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JPS62217667A - 半導体装置 - Google Patents

半導体装置

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JPS62217667A
JPS62217667A JP61061120A JP6112086A JPS62217667A JP S62217667 A JPS62217667 A JP S62217667A JP 61061120 A JP61061120 A JP 61061120A JP 6112086 A JP6112086 A JP 6112086A JP S62217667 A JPS62217667 A JP S62217667A
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JP
Japan
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region
semiconductor device
main surface
source
gate electrode
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JP61061120A
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Masashi Kuwabara
桑原　正志
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to US07/013,792 priority patent/US4764802A/en
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Priority to EP87103475A priority patent/EP0237932B1/en
Publication of JPS62217667A publication Critical patent/JPS62217667A/ja
Publication of JPH0758782B2 publication Critical patent/JPH0758782B2/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に関する。
（従来の技術） 従来ｓ　ＰｆｒＨＤＭｏｔｒ　ＦＥＴ　２よび伝導度変
調型Ｍｏ５ＦＥｉＴと称せられる半導体装置は、高速ス
イッチング特性に優れ、かつ、高入力インピーダンスで
あって入力損失の少ない半導体装置として知られている
。
第６図は、伝導度変調型Ｍｏ５ＦＥＴからなる半導体装
置のゲート金稿配線パターンを示す平面図である。図中
１は、半導体装置１ｏの主面側に設けられたΩソース電
極である。ＡノソースＮｌｆｍｌは。
υ’ｙ’−１を極ｚによって所定パターンにパターニン
グされている。Ａノゲート電極２によって区切られた所
定領域の下層部分には、ポリシリコンからなるグー）［
極３が形成されている。ゲートを極３は、半導体装置Ｉ
Ｑを構成するゲート領域上にゲート絶縁膜を介して積層
され、上述のＡノゲート電極２に接続している。パノソ
ース電極１は、半導体装置１ｏｆｔ栴成するソース領域
に接続している。
このような電極パターンの状態で相似的に半導体装置１
０が例えはチップＳ、　ＯＷａ口程度に犬さくなると、
ポリシリコンからなるゲート電極３の配線が極端に長く
なり、配線抵抗が無視できなくなるほどに壇犬すると共
に、入力容量も増大する。その結果、スイッチングスピ
ードが悪くな）、入力損失が大きくなってしまう。また
、配線抵抗および各音が大きくなることによって過渡的
にドレインｆ［流のバランスが崩れる。すなわち、動作
時にゲートをオフしようとしたときチップ内でドレイン
ｍ流が不均一になり、オフの遅れた部分に電流が集中し
てその部分が破壊される。その結果、伝導度変調ｆｉｌ
　Ｍｏａ　ＰＥＴでは、ラッチアップ電流の低下を引き
起こし、又ＤＭｏｓ　ＦＢ’Ｉ’では、ＶＤａｘ（Ｉｌ
ｕ、）能力の低下を引き起こし、モータドライブのよう
な所甜り負荷でのスイッチ時Ｑ破壊耐量の低下を招く。
（発明か解決しようとする問題点） 本発明は、スイッチオフ時にドレイン電流が切れるまで
の遅れ時間（所謂ｔｄ　（ｏｆｆ　）期間）を短くシ、
かつ、電流分布を均一にすることができると共に、スイ
ッチオフ時の破壊耐量を向上させることができる半導体
装置を提供することをその目的とするものである。
〔発明の構成〕
（問題点を解決するための手段） 本発明は、第一導電型の半導体基板からなるドレイン領
域と、該半導体基板の主面側に所定の深さで形成された
第二４電塑のベース領域と、該ベース領域内にその主面
から所定の深さで形成された第一４電型のソース領域と
、前記主面側に前記ソース領域と前記ドレイン領域にま
たがるようにして絶縁膜を介して形成されたゲート電極
とからなる半導体装置に２いて、ゲート電極上に形成し
た金属配線層によフソース領域上のソース電極が複数個
に分割されていることを特徴とする半導体装置である。
ここで５本発明の対象とする＃−導体装置は、二重拡散
絶縁ゲート献呈電界効果トランジスタ（所謂ＤＭＯＩＩ
　ＦＥＴ　）及びかかるＤＭｏｓ　ＦｎＴの基板の反対
側主面の部分にアノード領域を設けた伝導度変調盤Ｍｏ
　ｍ　ＦｋＴを包含し、主に大電力用に用いられるもの
である。
（作用） 本発明に係る半導体装置によれは、ソース電−がゲート
電極上の金属配線層により複数個に分割され、金属配線
層は夫々のソース電極の周囲に存在しているので下層に
存在するゲート￥ＪＬ極配線（一般的にはポリシリコン
抵抗配鈑）を短くして配線抵抗を下げることができる。
また、ソース電極が分割されているので、従来のように
ソースワイヤボンディング部近傍に集中することなくチ
ップ内でドレイン電流が均一になりスイッチオン時の破
壊耐量を向上させることができる。
（実施例） 以下１本発明を伝導度変調ｆｆｉ　ＭＯ！ｌ　ＦＥＴに
適用した場合の実施例について図面を参照して説明する
。第１図は１本発明の一実施例の素子の内部構造を示す
説明図である。図中１０は主面側にＮ領十 域１ノを有し、裏面側にＮ領域１２を有する半導体基板
からなるドレイン領域である。ドレイン領域１０（Ｄ＆
面側には、Ｐ型の半導体基板からなるアノード領域１３
が設けられている。Ｎ領域１）内には、その主面側から
所定の拡散深さでＰｆｆｉのベース領域１４．１４が形
成されている。夫々のベース領域１４．１４内には、そ
の主面から所定の拡散深さでＮ型のソース領域１５．１
５が形成されている。ベース領域１４．１４間ＯＮ領域
１１の主面には、夫々のベース領域１４．１４にまたが
るようにして絶縁）ｙＸ１６を介してゲート電極１７が
形成されている。ゲート電極１７は例えはポリシリコン
で形成されている。ソース領域１５．１５上には夫々の
領域にまたがるようにしてソース電極１８．１８か形成
されている。
このような素子の主面側の電極配線構造は第２図に示す
ようになっている。すなわち、ポリシリコンからなるゲ
ート電極１７に接続して例えはアルミニウムからなる金
属配線層（以下、アルミゲート電極１９と記す）が設け
られている。アルミゲート電極１９は、素子の略中心部
に存在し、かつ、その一部を素子の主面上の全域に亘っ
て格子状に配置している。この格子状に配置されている
アルミゲート電極１９及びその中心部分によって分割さ
れた領域内に例えばアルミニウムからなるソース電極１
８が存在している。そして、格子状の領域内のソース電
極１８の下層側にポリシリコンからなるグー）ＷＥ極１
７が多数本の筋状に存在している。
而して、このように構成された半導体装置２Ｑは１例え
ば第３図に示す如く、セラミック基板２１上のマウント
金属基板２２上に実装される。
マウント金属基板２２の両側部近傍には、中継金鳥板２
３．２４が設けられている。一方の中継金属板２３には
、ゲート外部リード２５が接続されている。他方の中継
金属板２４には、ノース外部リード２６が接続されてい
る。マウント金Ｂ４基叛２２には、ドレイン外部リード
２７が接続されている。半導体装置２０のアルミグーｔ
ＷＪ、＆１９の中心部と一方の中継金属板２３との間に
は、ボンディング線２８が架設されている。また１分割
された夫々のソース電極１８と他方の中継金属板２４間
には、ボンディング線２９が架設されている。
このようなボンディング線２８．２９の配置を取ること
により、実施例の半導体装置２０では。
同一チップサイズで能動領域を広くとることができる。
また、実施例の半導体装置２０では、ソース電極１８か
アルミゲート電極１９によって周囲を囲まれた状態で複
数個に分割されているので、下層側に存在するポリシリ
コンからなるグー）［極１７の配線長を短くしてゲート
の充放紙をチップ内で略均−にし、電流集中を少なくし
て破壊耐量を向上させることができる。
因みに、実施例の半導体装置２０では、ゲート内部抵抗
をｆ＝１μ比の条件で測定したところ〜２．０Ωであっ
たが、第６図に示した従来の半導体装置１０ではその約
２倍の〜４．０Ωであることが確認された。
′まだ、実施例の半導体装置２０をＲ負荷でスイッチさ
せたときのターンオフ波形を調べたところ第４図に特性
線（Ｉ）にて示す通シであった。これに対して第６図に
示した従来の半導体装置１０では第４図に特性＆！（１
１）にて併記した通フであった。同図から明らかなよう
に、実施例のものでは、ゲート電極の解除時点に対する
ドレイン電流の切７しるまでの遅れ時間（ｔｄ　（ｏｆ
ｆ　）　）が従来のものに比べて遥かに短くなっている
ことが判る。
また、同様に実施例Ｑ半導体装置２０と従来例の半導体
装置１−０について、所謂ＶＤＳＸ　（ｓｕｍ）モード
での破壊耐量を調べたところ、実施例のものでは第５図
に特性線印にて示した通シであ勺、従来のものでは特性
線α■にて示した通シであった。
同図から明かなように実施例のもＱでは、従来のものに
比べてドレイン−流に対する許容度、すなわち、大きな
電力に対する保持能力が改善されてお）、定格ドレイン
電流（ＩＤ）を高めても破壊確率を小さくできることが
判る。
〔発明の効果〕
以上説明した如く５本発明に係る半導体装置によれば、
スイッチオフ時にドレイン電流が切れるまでの遅れ時間
（所ｉ１　ｔｄ　（ｏｆｆ　）期間）を短くシ。
かつ、［流分布を均一にすることができると共に。
スイッチオフ時の破壊耐量を向上させることができるも
のであるつ
【図面の簡単な説明】
第１図は、本発明の一実施例の素子の内部構造を示す説
明図、第２図は、同実施例の要部の平面図、＠３図は、
同実施例の半導体装置を実装置した装置の斜視図、第４
．図は、グー）ｋ圧又はドレイン社流と降下時間との関
係を示−ｒ％性図、第１・羽は、破壊確率とドレイン屯
流値との関係を示す狩性図、第７１凶は、従来の半導体
装置の平面図である。 １０・・・ドレイン領域、１ノ・・・Ｎ領域、１２・・
・Ｎ＋領領域１３・・・アノード領域、１４・・・ベー
ス領域。 １５・・・ソース領域、１６・・・絶縁膜、１７・・・
ゲート電極、１８・・・ソース電極、１９・・・アルミ
ゲート電極、２０・・・牛専体装置。 出願人代理人　弁理士　　鈴　江　武　４第１図 第２図 第６図 第３図 鋒下吟関 第４図

Claims (4)

    【特許請求の範囲】
  1. （１）第一導電型の半導体基板からなるドレイン領域と
    、該半導体基板の主面側に所定の深さで形成された第二
    導電型のベース領域と、該ベース領域内にその主面から
    所定の深さで形成された第一導電型のソース領域と、前
    記主面側に前記ソース領域と前記ドレイン領域にまたが
    るようにして絶縁膜を介して形成されたゲート電極とか
    らなる半導体装置において、ゲート電極上に形成した金
    属配線層によりソース領域上のソース電極が複数個に分
    割されていることを特徴とする半導体装置。
  2. （２）ソース領域と反対側のドレイン領域上に第二導電
    型のアノード領域が形成されていることを特徴とする特
    許請求の範囲第１項記載の半導体装置。
  3. （３）分割されたソース電極の夫々がボンディングワイ
    ヤで接続されていることを特徴とする特許請求の範囲第
    １項記載の半導体装置。
  4. （４）ゲート電極が分割されたソース電極の対称中心に
    配置されていることを特徴とする特許請求の範囲第１項
    記載の半導体装置。
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