JPS62136026A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62136026A JPS62136026A JP27721185A JP27721185A JPS62136026A JP S62136026 A JPS62136026 A JP S62136026A JP 27721185 A JP27721185 A JP 27721185A JP 27721185 A JP27721185 A JP 27721185A JP S62136026 A JPS62136026 A JP S62136026A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon oxide
- semiconductor device
- patterning
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に微細なスリ
・ソトパターンを形成する工程を含む半導体装置の製造
方法に関する。
・ソトパターンを形成する工程を含む半導体装置の製造
方法に関する。
鉋来、パターニングの技術としては、パターニングを行
ないたい股上に、フォトレジストを塗布し、フォトマス
クを使い露光・現陀することによって所望の形状にフォ
トレジストを残し、それをマスクとして下層膜のパター
ニングを行っていた。
ないたい股上に、フォトレジストを塗布し、フォトマス
クを使い露光・現陀することによって所望の形状にフォ
トレジストを残し、それをマスクとして下層膜のパター
ニングを行っていた。
上述の従来のパターニング法は、フォトレジストを用い
た露光・現像によるパターニング技術であるので、パタ
ーニング可能な最小のパターン寸法は露光・現像技術に
よって制限され、現状では、サブミクロンのパターニン
グ、特にサブミクロンのスリットをあけることは非常に
困難であるという問題がある。
た露光・現像によるパターニング技術であるので、パタ
ーニング可能な最小のパターン寸法は露光・現像技術に
よって制限され、現状では、サブミクロンのパターニン
グ、特にサブミクロンのスリットをあけることは非常に
困難であるという問題がある。
本発明の目的は、従来のフォＩ−リソグラフィ技術を用
いてサブミクロン級のパターニングを行い、微細構造を
実現することのできる半導体装置の製造方法を提供する
ことにある。
いてサブミクロン級のパターニングを行い、微細構造を
実現することのできる半導体装置の製造方法を提供する
ことにある。
本発明の半導体装置の製造方法は、半導体装置上に耐酸
化性膜を堆積する工程と、該耐酸化性膜の」−に多結晶
シリコン膜を堆積する工程と、該多結晶シリコン膜を所
定の形状にパターニングする工程と、パターニングされ
た前記多結晶シリコン膜をシリコン酸化膜に変換する工
程と、該シリコン酸化膜をマスクとして前記耐酸化性膜
を異方性エツチングでパターニングする工程とを含んで
構成される。
化性膜を堆積する工程と、該耐酸化性膜の」−に多結晶
シリコン膜を堆積する工程と、該多結晶シリコン膜を所
定の形状にパターニングする工程と、パターニングされ
た前記多結晶シリコン膜をシリコン酸化膜に変換する工
程と、該シリコン酸化膜をマスクとして前記耐酸化性膜
を異方性エツチングでパターニングする工程とを含んで
構成される。
ε実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ＞は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である、 まず、第１図（ａ）に示すように、半導体基板１の上に
９００℃のＨ２−０２雰囲気中での酸化により厚さ５０
０人のシリコン酸化膜２を成長させる。次いで、通常の
ＣＶＤ法によりシリコン窒（ヒ膜３を１０００人の厚さ
に、多結晶シリコン膜４を３０００人の厚さに順次堆積
する。
めの工程順に示した半導体チップの断面図である、 まず、第１図（ａ）に示すように、半導体基板１の上に
９００℃のＨ２−０２雰囲気中での酸化により厚さ５０
０人のシリコン酸化膜２を成長させる。次いで、通常の
ＣＶＤ法によりシリコン窒（ヒ膜３を１０００人の厚さ
に、多結晶シリコン膜４を３０００人の厚さに順次堆積
する。
次に、第１図（１つ）に示すように、フォトレジスト−
膜５のマスクを設け、反応性イオンエ・・ｌチンク法に
より多結晶シリコン膜４をパターニングづ−る。
膜５のマスクを設け、反応性イオンエ・・ｌチンク法に
より多結晶シリコン膜４をパターニングづ−る。
次に、第１図＜Ｃ）に示すように、フォトレジスト１１
！５をＴ；１１離した後、１０００℃の）１２−０２雰
囲気中での加熱により多結晶シリコン膜４を完全に酸化
してシリコン酸化膜６にする。こグ）とき、多結晶シリ
コン膜４の下には耐酸化性を有するシリコン窒化膜３が
ある為、酸化は多結晶シリコン膜４を完全に酸化した時
点で止まり、それ以上は進まない。そしてシリコン酸化
膜６は体積を増し７、元の多結晶シリコン膜４のパター
ン（第１図＜ｃ）に点線で示す）より２だけ横方向にせ
り出す。
！５をＴ；１１離した後、１０００℃の）１２−０２雰
囲気中での加熱により多結晶シリコン膜４を完全に酸化
してシリコン酸化膜６にする。こグ）とき、多結晶シリ
コン膜４の下には耐酸化性を有するシリコン窒化膜３が
ある為、酸化は多結晶シリコン膜４を完全に酸化した時
点で止まり、それ以上は進まない。そしてシリコン酸化
膜６は体積を増し７、元の多結晶シリコン膜４のパター
ン（第１図＜ｃ）に点線で示す）より２だけ横方向にせ
り出す。
次に、第１図（ｄ）に示すように、このシリコン酸化膜
６企マスクとし、異方性の反応性イオンエツチングによ
りシリコン窒化膜３をエツチングする。このとき、シリ
コン窒化膜３のパターンはシリコン酸化１模６をマスク
としてエツチングされているので、体積増加によるせり
出し部分１２ ｆＳけパターン間隔は小さくなり、フォ
トレジスト膜５で決定されたパターン間の間隔をＬとす
れば、Ｌ−２ｇの間隔が実現される。ここで、本実施例
の条件でパターニングを行えば、ｅは］）、２μｍ程度
となる、２の値は多結晶シリコン膜厚を調整することで
、希望の大きさを取ることができる。、続いて、チャネ
ルス１〜・ソバとしてホウ素をＩＸＩ（１１３ｃｍ−２
のドーズ量でイオン注入する〈図示せず）。
６企マスクとし、異方性の反応性イオンエツチングによ
りシリコン窒化膜３をエツチングする。このとき、シリ
コン窒化膜３のパターンはシリコン酸化１模６をマスク
としてエツチングされているので、体積増加によるせり
出し部分１２ ｆＳけパターン間隔は小さくなり、フォ
トレジスト膜５で決定されたパターン間の間隔をＬとす
れば、Ｌ−２ｇの間隔が実現される。ここで、本実施例
の条件でパターニングを行えば、ｅは］）、２μｍ程度
となる、２の値は多結晶シリコン膜厚を調整することで
、希望の大きさを取ることができる。、続いて、チャネ
ルス１〜・ソバとしてホウ素をＩＸＩ（１１３ｃｍ−２
のドーズ量でイオン注入する〈図示せず）。
次に、第１図（ｅ）に示すように、シリコン酸化膜すを
ＨＦ系の工・ンチンク液で工・ソチング除去する 次に、第１図（ｆ）に示すように、１０００℃の１」２
０２雰囲気中での加熱により厚さ６００ （ｊへのフィ
ールド酸化膜７を成長させる。
ＨＦ系の工・ンチンク液で工・ソチング除去する 次に、第１図（ｆ）に示すように、１０００℃の１」２
０２雰囲気中での加熱により厚さ６００ （ｊへのフィ
ールド酸化膜７を成長させる。
以後、通常の連携酸化法を用いたＭＯ８ＦＥＴ作製のプ
ロセスにより、ｉＦ＆ ｉｔＪ構造を有する半導体装置
を得ることができる。
ロセスにより、ｉＦ＆ ｉｔＪ構造を有する半導体装置
を得ることができる。
ｒ発明の効果〕
以上説明したように、本発明は、フォトレジスト間隔の
パターニングが可能であるように製造工程を組合せ、さ
らに、ｅの大きさは、耐酸化性膜上に堆積する多結晶シ
リコン膜の膜厚によって一義的に決定され、多結晶シリ
コン膜の膜厚を調整することにより任意の大きさにする
ことができ、自在にパターン間隔を制御できるので、微
細構造の半導体装置を製造することができるという効果
かある。
パターニングが可能であるように製造工程を組合せ、さ
らに、ｅの大きさは、耐酸化性膜上に堆積する多結晶シ
リコン膜の膜厚によって一義的に決定され、多結晶シリ
コン膜の膜厚を調整することにより任意の大きさにする
ことができ、自在にパターン間隔を制御できるので、微
細構造の半導体装置を製造することができるという効果
かある。
第１図（ａ）〜（、 ｆ ）は本発明の一実施例を説明
するための工程順に示した半導体チップの断面図である
。 １・・・半導体基板、２・・・シリコン酸化膜、３・・
・シリコン窒化膜、４・・・多結晶シリコン膜、５・・
・フオトレジス）・膜、６・・・シリコン酸化膜、７・
・・フィールド酸化膜。
するための工程順に示した半導体チップの断面図である
。 １・・・半導体基板、２・・・シリコン酸化膜、３・・
・シリコン窒化膜、４・・・多結晶シリコン膜、５・・
・フオトレジス）・膜、６・・・シリコン酸化膜、７・
・・フィールド酸化膜。
Claims (1)
- 半導体基板上に耐酸化性膜を堆積する工程と、該耐酸化
性膜の上に多結晶シリコン膜を堆積する工程と、該多結
晶シリコン膜を所定の形状にパターニングする工程と、
パターニングされた前記多結晶シリコン膜をシリコン酸
化膜に変換する工程と、該シリコン酸化膜をマスクとし
て前記耐酸化性膜を異方性エッチングでパターニングす
る工程とを合むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27721185A JPS62136026A (ja) | 1985-12-09 | 1985-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27721185A JPS62136026A (ja) | 1985-12-09 | 1985-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136026A true JPS62136026A (ja) | 1987-06-19 |
Family
ID=17580357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27721185A Pending JPS62136026A (ja) | 1985-12-09 | 1985-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136026A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970053408A (ko) * | 1995-12-22 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
| KR100364124B1 (ko) * | 1995-12-22 | 2003-02-11 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
-
1985
- 1985-12-09 JP JP27721185A patent/JPS62136026A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970053408A (ko) * | 1995-12-22 | 1997-07-31 | 김주용 | 반도체소자의 소자분리막 제조방법 |
| KR100364124B1 (ko) * | 1995-12-22 | 2003-02-11 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
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