JPS61154155A - 導電率を増した組合せ横形ｍｏｓ／バイポーラトランジスタを有する半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、組合せ横形ＭＯＳ／バイポーラトランジスタ
を有し、このトランジスタは、第１導電型の半導体基板
と、第２導電型の半導体表面層と、この表面層内の第１
導電型の表面隣接チャネル領域と、このチャネル領域内
の第２導電型の表面隣接ソース領域と、前記の表面層内
にあって前記のチャネル領域より分離された第２導電型
の表面隣接ドレイン接点領域と、このドレイン接点領域
と前記のチャネル領域間の前記の表面層の一部より形成
された延長ドレイン領域と、トランジスタの表面にあり
、前記のソース領域と延長ドレイン領域の間に位置する
表面隣接チャネル領域の少なくとも第１の部分をおおう
絶縁層と、チャネル領域のこの第１の部分の上の絶縁層
上にあり、前記の表面層と絶縁されたゲート領域と、チ
ャネル領域の前記の第１の部分と離れた該チャネル領域
の第２の部分と接続されたベース極と、トランジスタの
ソース領域およびドレイン領域に夫々接続されたソース
およびドイレン電極とを有する半導体デバイスに関する
ものである。

このような半導体デバイスは［アイ・イー・イー・イー
　トランザクションズ　オン　エレクトロン　　デバイ
セス（Ｉ　Ｅ　Ｅ　Ｅ　　Ｔｒａｎｓａｃｔｉｏｎｓ　
ｏｎＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ）　　Ｊ　１９
７８年１１月Ｖｏ１．８０−２５１１号の１３２５頁の
ＰＯＣｈ＆氏その他の「トレードオフビトウィーン　ス
レショールド　ボルテージ　アンド　ブレークダウン　
イン　ハイーボルテージダブルーデコフユーズド　ＭＯ
Ｓ　　）ランジスターズ（Ｔｒａｄｅｏｆｆ　Ｂｅｔｗ
ｅｅｎ　Ｔｈｒｅｈｏｌｄ　Ｖｏｌｔａｇｅ　ａｎｄ　
ａｒｅａｋｄｏｗｎ　ｏｎ　Ｈｉｇｈ−Ｖｏｌｔａｇｅ
　Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ　ＭＯＳ　Ｔｒａｎ
ｓｉｓｔｏｒｓ）　Ｊという表題の論文に記載されてい
る。

このような従来の高電圧ＤＭＯＳ’　）ランジスタは、
前記の論文に記載されているように約２５０ボルトの降
伏電圧に対し２５−３０　ミクロン台の比較的厚い表面
層（代表的にはエピタキシャル層）を有する。

更に、そのエピタキシャル層厚に対するこのデバイスの
突抜け（ｐｕｎｃｈｔｈｒｏｕｇｈ）およびなだれ降伏
電圧特性は、このデバイスの高電圧を要する用途への有
効な利用を不適当なものにしている。

高電圧半導体デバイスの降伏は、「インターナショナル
　エレクトロニック　デバイセス　ミーティング　テク
ニカル　ダイジェスト（１’ｎｔｅｒｎａｔｉｏｎａｌ
　Ｂｌｅｃｔｒｏｎｉｃ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉ
ｎｇ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ）　　ｊ　１
９７９年１２月号、　２３８−２４０ページのＡｐｐｅ
ｌｓ氏外の「ハイボルテージ　シン　レーキ　デバイセ
ス（Ｈｉｇｈ　Ｖｏｌｔａｇｅ　Ｔｈ１ｎ　Ｌａｙｅｒ
　Ｄｅｖｉｃｅｓ）　ｊや米国特許第４．２９２．６４
２号に記載されているように、レゾニースト　サーフイ
ス　フィールド（ＲεｄｕｃｅｄＳＵＲｆａｃｅ　Ｆｉ
ｅｌｄ　　即ちＲＢＳｔｌＲＦ）技法を用いることによ
って改良することができることが見出されている。本質
的には、このＲＥＳＵＲＦ技法の改良された降伏特性は
、表面フィールドを低減するために薄いけれどもより高
濃度にドープされたエピタキシャル層を用いることによ
って得られる。

前記のＲＢＳＵＲＦ技法は、「アイ・イー・イー・イー
　エレクトロン　デバイス　レターズ（ＩＥＥＥ　　Ｂ
ｌｅｃｔｒｏｎ口ｅｖｉｃｅ　Ｌｅｔｔｅｒｓ）　ｊ　
１９８０年４月ｖ０１゜ＢＯＬ−１，５１−５３頁のＣ
ｏｌａｋ氏外の「ラテラルＤＭＯＳパワー　トランジス
タ　デザイン（Ｌａｔｅｒａｌ　ＤＭＯＳＰｏｅｗｒ　
Ｔｒａｎｓｉｓｔｏｒ口ｅｓｉｇｎ）　ｊおよび米国特
許第４、３００．１５０号に記載されているように、横
形２重拡散ＭＯＳ）ランジスタが用いられ、その結果は
、デバイス特性の著しい改良であった。高電圧ＤＭＯＳ
デバイスでは、比較的コンパクトなデバイス内で降伏電
圧レベルを増し、一方比較的コンパクトなデバイスで比
較的低いオン抵抗を維持するという目標で、常に降伏電
圧、オン抵抗およびデバイス寸法の間にかね合いがある
ということに留意すべきである。従来のＲＥＳＵＲＰ技
法を用い、参考のため一定の降伏電圧を約４００ボルト
であるとすると、通常の（厚いエピタキシャル層）　Ｄ
ＭＯＳデバイスと同寸法のデバイスにおいてオン抵抗の
極めて著しい改良（即ち低減）を得ることができる。

けれども、薄いエピタキシャル層をもつこのような従来
のＲＥＳｔｌＲＦデバイスは、ソースホロワまたはソー
スとドレインの両方が基板に対し高電位にある他の回路
に用いるには不適当である。このような用途に対しては
、このデバイスは著しく厚いエピタキシャル表面層を必
要とし、したがってＲＥＳｔｌＲＱ技法の主な利点を否
定し、デバイスの寸法およびコストを増すことになるか
、或いは低いエピタキシャルドーピングレベルを必要と
し、このため「オン」抵抗を増し、やはりＲＢＳＵＲＦ
技法の主な利点を否定することになろう。

ＲＥＳＵＲＦ技法の利点を維持しなが′らソースホロワ
に男いるのに適した横形２重拡散ＭＯＳ　　）ランジス
タは１９８４年８月１日に第１１４４３５号として公告
された欧州特許出願に開示されている。この欧州特許出
願に開示されたデバイスは３層の形を用ヤネル領域を形
成する半導体帯域は３層構造の最下層と接触されている
。このようなデバイスは従来のデバイスに対して著しい
改良ではあるが、依然としてＲＢＳＵＲＦ原理を垂直お
よび水平の両方向にその最も有効な高電圧の形で適用す
る必要があり、製造がより複雑で困難であり、得ること
のできる「オン」抵抗率の項が制限される。その上、こ
のような形では基板の漏洩が大きいため、バイポーラ導
電は不可能である。

したがって本発明の目的は、改良された「オン」抵抗率
特性と比較的普通の処理技法を用いてつくることのでき
る簡単な形を有し、ソース共通とソースホロワの両モー
ドで動作することのできる３層横形ＭＯＳ）ランジスタ
を得ることにある。

本発明の別の目的は、バイポーラモードにおいても導電
可能なトランジスタを得ることにある。

本発明は、冒頭に記載した半導体デバイスにおいて次の
ようにしたことを特徴とするとするものである、即ち、
第２導電型の半導体表面層は、大きくとも基板のドーピ
ングレベルと同じドーピングレベルを有する第１導電型
の第２半導体層上に設けられ、チャネル領域は前記の第
２半導体層によって浮動（ｆｌｏａｔｉｎｇ）半導体層
と分離される。

この浮動半導体層は、該層が比較的高い抵抗率を有する
第２半導体層によってデバイスのチャネル領域より分離
されているため浮動と呼ばれる。

この改良された３層構造はソース共通モードとソースホ
ロワモードの両方で動作することができ、同時に、改良
された「オン」抵抗率特性と簡単なデバイス構造を供す
る。

以下に本発明を図面の実施例によって説明する。

前に述べたように、普通の横形２重拡散形ＭＯＳトラン
ジスタは、ソースホロワ回路における突抜は降伏を避け
るため必要な比較的厚いエピタキシャル層のために、ソ
ースホロワ回路での有効な使用には適しない。この結果
不当に大きくまた製造費の高い装置となる。更に、薄い
エピタキシャル層を用いることのできる従来のＲＢＳＵ
ＲＰ技法は、同じ（高電圧降伏問題のためにソースホロ
ワには適しないデバイスとなる。更に特に、代表的なソ
ースホロワ用途では、デバイスの基板は普通接地され、
一方ドレイン、ソースおよびチャネル領域は、このデバ
イスが高電圧電源で作動される場合「オン」状態で高い
電圧レベルになる。このような条件下では、通常のＲＥ
ＳＵＲＦデバイスは突抜は降伏（チャネルから基板へ）
を受け、ソースホロワモードでの動作を初めから不可能
にする。

これに加え、ソース共通モードで動作するためには、デ
バイスは「オン」状態において基板に関しすべてのノー
ド（ｎｏｄｅ）で低電圧で働くこともできねばならない
。ソース共通モードとソースホロワモードの両方に対し
、「オフ」状態の特徴は、ドレインが高電圧で他のすべ
てのノードは実質的に接地されていることである。

２重モー１／（７一ス共通およびソースホロワ）動作に
、対するこれ等の条件は、基板上に浮動層を有する３層
構造を用いた図示の本発明のデバイスによって満足され
る。この図面は寸法通りのものではなく、特に垂直方向
の寸法は図面を見易くするために誇張しである。更に、
同じ導電型の半導体領域は同じ方向の斜線で示しである
。

図において、組合せ横形ＭＯＳ／バイポーラトランジス
タ１０は、第１導電型、ここではｐ型、の半導体基板１
２を有し、この上にデバイスが構成される。第１導電型
と反対の第２導電型、ここではｎ型、の第１浮動埋込半
導体層１４が前記の基板の第１主表面１２ａ上に位置し
、一方策１導電型の第２半導体層１６が前記の第１半導
体層１４上に位置する。このデバイスの基本的な層構造
は、前記の第２半導体層上に位置する第２導電型の第３
半導体層１８によって完成される。

本発明のデバイスは、第３半導体層内にｎ型材料の表面
隣接チャネル領域２０を設け、このｐ型領域２０の一部
にｎ型材料の表面隣接ソース領域２２を有するようにす
ることにより得られる。ｎ型材料の表面隣接ドレイン接
点領域２４が第３半導体層１８内に設けられ、前記のチ
ャネル領域２０より分離され、前記のドレイン接点領域
２４とチャネル領域２０間の第３半導体１８の一部は延
長ドレイン領域２４ａを形成する。同様に、チャネル領
域２０よりドレイン接点領域２４の下方に延在する第２
半導体層１６の部分は延長チャネル領域を形成する。

絶縁層２６がトランジスタの表面に第３半導体層をおお
って設けられ、少なくともソースとドレイン領域の間に
あるチャネル領域２０の部分を被覆する。前記の絶縁層
２６上には、ゲート電極３０がチャネル領域の前記の部
分をおおって設けられ、絶縁層２６によって第３半導体
層と絶縁される。ドレイン接点領域２４への電気接続は
ドレイン電極３２によって形成され、一方ソース電極２
８がソース領域２２との接触のために設けられる。更に
、ベース電極２９が、ゲート電極３０の下方に離れたチ
ャネル領域の部分と接続される。このデバイスの基本構
造は、基板１２の下部主表面１２ｂ上の基板電極３４に
よって完成される。

本発明と前述の欧州特許出願公告第１１４４３５号の横
形２重拡散形ＭＯＳ）ランジスタとの間には幾つかの主
な相違がある。本発明の第１半導体層１４は、チャネル
領域２０が下方に延長してこれと接触することがないの
で、本当の浮動層である。この場合、この浮動層はその
上下を比較的低導電率の基板１２と第２半導体層１６に
よって分離されている。

この分離を得るために、第２半導体層のドーピングレベ
ルは従来の３層デバイスの相当する層のそれよりも極め
て低くされる。最後に、バイポーラ動作に対し、本発明
のデバイスは、前に述べたようにチャネル領域２０の一
部と接続されたベース電極２９を有する。

本発明の形態は種々のデバイス構造に有利に使用するこ
とができるが、次の概略値の表は４００ボルトを越える
降伏電圧を有する代表的なデバイスの形を示すものであ
る。

領域（符号）　タイプ　　代表的なドーピング　　　代
表的な厚さ１２半導体層（１６）　　　Ｐ−４Ｘ１０′
４７クセブタ　　ａｔｏｍｓ／　　ａｍ’　　　　８　
μｍソース（２２）　　　　　　　　　　ｎ”１０”−
１０２０ドナー　ａｔｏｍｓ／ｃｍ３　　　　　２　ｐ
ｍドレイン接点（２４）　　　　　　　ｎ″″　　１ｏ
１８−ｉｏ２０　ドナー　ａｔｏｍｓ／ａｍ３　　　　
　２　ｔ−ｔｍチャネル（２０）　　　　　　　ｐ”１
ｏ１７−１０”　　アクセプタ　ａｔｏｍｓ／ｃｍ３　
　５１Ｊｍ基板　　　　（１２）　　　　　　　ｐ−５
ｘ１０１４アクセプタ　ａｔｏｍｓ／ａｍ’　　　　　
　　　−集積回路の形では、前述したこのタイプの個々
のデバイスを接合アイソレーションかまたは誘電体アイ
ソレーションによって分離することができる。接合アイ
ソレーションの場合には、トランジスタの能動面積（ａ
ｃｔｉｖｅ　ａｒｅａ）を完全に取囲むために通常の方
法でアイソレーション拡散を用いてもよい。代わりに、
第２と第３半導体層を部分的に食刻し、次いで、トラン
ジスタを、第１浮動半導体層迄下方に延在する誘電体ア
イソレーションによって取囲んでもよい。

以上述べたデバイスは普通の公知の技法を用いてつくる
ことができる。高抵抗ｐ型基板で出発し、第１半導体層
をイオン注入（ｉｏｎｉｍｐｌａｎｔａｔｉｏｎ）によ
って形成する。次いで第２半導体層をエピタキシャル生
長させ、第３半導体層をイオン注入によって形成する。

次いで、ソース、チャネルおよびドレイン接点領域をイ
オン注入または拡散によって形成する。

動作時、「オフ」状態において、第２半導体層はデプレ
ート（ｄｅｐｌａｔｅ）され、か（してＲＢＳｔｌＲＰ
動作を与える。第３半導体層も「オフ」状態ではＲＥＳ
ｔｌＲＦの原理に従ってデプレートされる。第３半導体
層（ドリフト領域）内にソース、ベースおよびドレイン
領域を設けることにより、組合せ横形ＭＯＳトランジス
タと横形バイポーラトランジスタが形成される。

更に特に、ゲート電極下方のチャネル領域部分から離れ
たチャネル領域２０の部分の一部にベース電極を設ける
ことによって、エミッタ帯域２２、ベース帯域およびコ
レクタ帯域１８を有する横形バイポーラトランジスタが
形成される。

この組合せＭＯＳ／バイポーラトランジスタでは、第１
半導体層１４は３つの主目的に役立つ。このトランジス
タはソースホロワモードで動作させることができるだけ
でなく、キャリヤを第２および第３半導体層に閉じ込め
、かくて横形バイポーラトランジスタ内のベース電流の
低減とスイッチング速度の増加をきたす。最後に、第１
半導体層はＭＯＳトランジスタの導電率変調状態におい
て埋込ドレインとして役立ち、かくして「オン」抵抗を
減少する。

唯一つのデバイス内でソース共通とソースホロワの両方
の能力を得るためには３つの条件が満足されねばならな
い。第１は、「オフ」状態（ソース共通とソースホロワ
の両動作モードに対して同じ）においては高電圧がドレ
インに現れ、一方性のすべてのノードは接地される。こ
の状態で、第２および第３半導体層は、基板の部分と一
緒に、ＲＢＳＵＲＦの原理に従ってデプレートされる。

この状態では、第１半導体層はフィールド制限リングと
して働く。第１半導体層１４への空乏層の突抜は現象に
伴って、ドレインとこの第１半導体層間の電圧はこの突
抜は電圧に拘束される。高電圧空乏層の残りはこの場合
基板によって引受けられる。

ソース共通「オン」状態では、ＭＯＳ動作がチャネル領
域２０を経て生じ、一方策３半導体層１８の延長ドレイ
ン領域はドリフトによって導通する。

これに加え、ベース電極２９に正電圧を加えてベースを
順方向にバイアスすることにより、バイポーラ導電が可
能になる。この状態の間、ホールはドリフト領域に注入
され、第３半導体層即ち表面半導体層１８の導電率を変
調する。同時に、電子が第２半導体層に注入され、そこ
の導電率を変調する。

接合バリヤが下げられるために、電子は第１半導体層に
も自由に流れ、この場合ここでドレイン接点領域にドリ
フトすることができる。この多重動作モードおよび多重
導電路の結果、「オン」状態では、著しく下げられる。

最後に、ソースホロワ「オン」状態では、第２および第
３半導体層は共に高電圧にある。しだがって、小さな空
乏層しか存在せず、ドリフト領域の突抜は現象は生じな
い。この状態では、第１半導体層の電位は第２半導体層
の電位近くの電圧２上がり、かくして基板に高電圧空乏
層が生じる。

この状態における構造の降伏電圧は、浮動ベースｐｎｐ
）ランジスタの降伏のそれにたとえることができる。前
述のドーピングレベルに対し、コンピュータ分析により
５００ボルトを越える理論的な降伏電圧を得ることがで
きることがわかった。このことは、低い「オン」抵抗率
を有する従来のデバイスで得ることのできる降伏電圧に
ついて著しい改良である。

上述した有利な動作モードの結果、本発明のデバイスは
、一方において同時に比較的普通の処理技法を用いなが
ら、従来のデバイスに対して著しい利点を有し、特に、
コンピュータ分析によると、１オーム・ｍｍ２より小さ
な標準的な「オン」抵抗率を有するデバイスに対し、４
００ボルトを充分に越えた降伏電圧を得ることができる
ことがわかった。このことは、従来のデバイスに対して
２０〇−４００％台の「オン」抵抗の改良を示す。

したがって、本発明により、浮動半導体層を有する改良
された３層構造を用いることによってソースホロワモー
ドとソース共通モードの両方において高電圧で働くこと
ができ、これと同時に、垂直方向にコンパクトで製造容
易な構造で低い標準的な「オン」抵抗を有する組合せ横
形ＭＯＳ／バイポーラトランジスタが得られる。

最後に、以上本発明を特に好ましい実施例を図によって
説明したが、本発明の要旨を逸脱しない範囲においてそ
の形状および詳細について種々の変更かあり得ることは
光強者にとって明らかなことである。

【図面の簡単な説明】

図は本発明の半導体デバイスの一実施例の垂直断面図を
示す図である。 １２・・・半導体基板　　　　１２ａ・・・第１主表面
１２ｂ・・・下部主表面 １４・・・第１半導体層（浮動半導体層）１６・・・第
２半導体層 １８・・・第３半導体層（半導体表面層）２０・・・表
面隣接チャネル領域 ２２・・・表面隣接ソース領域 ２４・・・表面隣接ドレイン接点領域 ２４＆・・・延長、ドレイン領域 ２６・・・絶縁層　　　　　　２８・・・ソース電極２
９・・・ベース電極　　　　３０・・・ゲート電極３２
・・・ドレイン電極　　　３４・・・基板電極　　　−
特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、組合せ横形ＭＯＳ／バイポーラトランジスタを有し
   、このトランジスタは、第１導電型の半導体基板と、第
   ２導電型の半導体表面層と、この表面層内の第１導電型
   の表面隣接チャネル領域と、このチャネル領域内の第２
   導電型の表面隣接ソース領域と、前記の表面層内にあっ
   て前記のチャネル領域より分離された第２導電型の表面
   隣接ドレイン接点領域と、このドレイン接点領域と前記
   のチャネル領域間の前記の表面層の一部より形成された
   延長ドレイン領域と、トランジスタの表面にあり、前記
   のソース領域と延長ドレイン領域の間に位置する表面隣
   接チャネル領域の少なくとも第１の部分をおおう絶縁層
   と、チャネル領域のこの第１の部分の上の絶縁層上にあ
   り、前記の表面層と絶縁されたゲート領域と、チャネル
   領域の前記の第１の部分と離れた該チャネル領域の第２
   の部分と接続されたベース極と、トランジスタのソース
   領域およびドレイン接点領域に夫々接続されたソースお
   よびドイレン電極とを有する半導体デバイスにおいて、
   前記の第２導電型の半導体表面層は、多くとも基板のド
   ーピングレベルと同じドーピングレベルを有する第１導
   電型の第２半導体層上に設けられ、この第２導電体層は
   前記の基板上にある第２導電型の浮動半導体層上に設け
   られ、前記のチャネル領域は前記の第２半導体層によっ
   て前記の浮動半導体層と分離されたことを特徴とする半
   導体デバイス。 ２、第２半導体層のドーピングレベルは基板のドーピン
   グレベルよりも低く、チャネル領域のドーピングレベル
   は前記の第２半導体層のドーピングレベルよりも大きい
   特許請求の範囲第１項記載の半導体デバイス。 ３、基板は約５×１０＾１＾４ａｔｏｍｓ／ｃｍ＾３の
   ドーピングレベルを有するｐ型半導体材料より成り、第
   ２半導体層は約４×１０＾１＾４ａｔｏｍｓ／ｃｍ＾３
   のドーピングレベルと約８μｍの厚さを有するｐ型半導
   体材料より成り、浮動半導体層は約１０＾１＾４〜１０
   ＾１＾５ａｔｏｍｓ／ｃｍ＾２の単位面積当りのドーピ
   ングと約４μｍの厚さを有するｎ型半導体材料より成る
   特許請求の範囲第２項記載の半導体デバイス。 ４、半導体表面層は約１０＾１＾２ａｔｏｍｓ／ｃｍ＾
   ２の単位面積当りのドーピングと約５μｍの厚さを有す
   るｎ型半導体材料より成る特許請求の範囲第３項記載の
   半導体デバイス。