JP3097092B2 - Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 - Google Patents
Ｂｉ―ＣＭＯＳ集積回路およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型NPNトランジスタ、横型PNPトランジス
タ、ＮチャネルMOS電界効果トランジスタ（以下Ｎ−MOS
FETという）、ＰチャネルMOS電界効果トランジスタ（以
下Ｐ−MOSFETという）をモノリシックに集積したBi−CM
OS集積回路に関するものである。
タ、ＮチャネルMOS電界効果トランジスタ（以下Ｎ−MOS
FETという）、ＰチャネルMOS電界効果トランジスタ（以
下Ｐ−MOSFETという）をモノリシックに集積したBi−CM
OS集積回路に関するものである。
Bi−CMOS集積回路は、バイポーラトランジスタである
縦型の二重拡散NPNトランジスタおよび横型のPNPトラン
ジスタとが、Ｎ−MOSFETおよびＰ−MOSFETと共に同一Ｐ
型シリコン基板上に形成されている。
縦型の二重拡散NPNトランジスタおよび横型のPNPトラン
ジスタとが、Ｎ−MOSFETおよびＰ−MOSFETと共に同一Ｐ
型シリコン基板上に形成されている。
Bi−CMOS集積回路はバイポーラトランジスタの高速動
作および大電流駆動と、Ｃ−MOSFETの低消費電力との両
方の長所を兼ね備えている。
作および大電流駆動と、Ｃ−MOSFETの低消費電力との両
方の長所を兼ね備えている。
バイポーラトランジスタにおいては、特に高速動作に
適した縦型NPNトランジスタを主体として、その構造と
製造工程が設計されているため、PNPトランジスタは縦
型トランジスタ構造になっている。
適した縦型NPNトランジスタを主体として、その構造と
製造工程が設計されているため、PNPトランジスタは縦
型トランジスタ構造になっている。
横型PNPトランジスタは、Ｎ型エピタキシャル層をベ
ースにし、Ｎ型エピタキシャル層の表面に拡散されたP+
型エミッタと、P+型エミッタを囲むP+型コレクタとから
構成されている。
ースにし、Ｎ型エピタキシャル層の表面に拡散されたP+
型エミッタと、P+型エミッタを囲むP+型コレクタとから
構成されている。
横型PNPトランジスタの動作速度を支配するベース幅
は、リソグラフィーによるエミッタ拡散層とコレクタ拡
散層との距離で決定される。横型PNPトランジスタの電
流容量を支配するエミッタ面積は、ベース拡散層に対面
しているエミッタ周囲長とエミッタ拡散深さとの積で決
定される。
は、リソグラフィーによるエミッタ拡散層とコレクタ拡
散層との距離で決定される。横型PNPトランジスタの電
流容量を支配するエミッタ面積は、ベース拡散層に対面
しているエミッタ周囲長とエミッタ拡散深さとの積で決
定される。
しかしながら従来Bi−CMOS集積回路は、期待されてい
るほどには高速動作および大電流駆動ができない。
るほどには高速動作および大電流駆動ができない。
従来技術によるBi−CMOS集積回路について、第２図
（ａ）〜（ｃ）を参照して説明する。
（ａ）〜（ｃ）を参照して説明する。
はじめに第２図（ａ）に示すように、Ｐ型シリコン基
板11にN+型埋込層12を形成し、次いでP+型埋込層13を形
成する。
板11にN+型埋込層12を形成し、次いでP+型埋込層13を形
成する。
つぎに全面にＮ型エピタキシャル層14を成長させたの
ち、Ｐウェル15、素子分離用Ｐ型層15aおよびＮウェル1
6を形成する。
ち、Ｐウェル15、素子分離用Ｐ型層15aおよびＮウェル1
6を形成する。
つぎに第２図（ｂ）に示すように、LOCOS選択酸化法
によりフィールド酸化膜17を形成する。
によりフィールド酸化膜17を形成する。
つぎにゲート酸化膜18を形成したのち、N+型コレクタ
19予定領域とN+型ベース19a予定領域との上のゲート酸
化膜18を選択エッチングしてからポリシリコンを堆積す
る。
19予定領域とN+型ベース19a予定領域との上のゲート酸
化膜18を選択エッチングしてからポリシリコンを堆積す
る。
つぎに燐拡散することによりNPNトランジスタ用N+型
コレクタ19および横型PNPトランジスタ用N+型ベース19a
を形成する。
コレクタ19および横型PNPトランジスタ用N+型ベース19a
を形成する。
つぎにポリシリコンを選択エッチングして、ポリシリ
コンからなるゲート電極20、NPNトランジスタ用コレク
タ電極20a、横型PNPトランジスタ用ベース電極20bを形
成する。
コンからなるゲート電極20、NPNトランジスタ用コレク
タ電極20a、横型PNPトランジスタ用ベース電極20bを形
成する。
つぎに第２図（ｃ）に示すように、NPNトランジスタ
用Ｐ型ベース22を形成したのち、NPNトランジスタ用N+
型エミッタ23、Ｎ−MOSFET用N+型ソース23aとドレイン2
3bとを同時に形成する。
用Ｐ型ベース22を形成したのち、NPNトランジスタ用N+
型エミッタ23、Ｎ−MOSFET用N+型ソース23aとドレイン2
3bとを同時に形成する。
つぎにNPNトランジスタ用P+型ベース24、横型PNPトラ
ンジスタ用P+型コレクタ24a、横型PNPトランジスタ用P+
型エミッタ24b、Ｐ−MOSFET用P+型ソース24cとドレイン
24dとを形成してBi−CMOS集積回路の素子部が完成す
る。
ンジスタ用P+型コレクタ24a、横型PNPトランジスタ用P+
型エミッタ24b、Ｐ−MOSFET用P+型ソース24cとドレイン
24dとを形成してBi−CMOS集積回路の素子部が完成す
る。
このBi−CMOS集積回路のPNPトランジスタは横型トラ
ンジスタである。
ンジスタである。
横型PNPトランジスタの動作速度を支配するベース幅
は、リソグラフィーによるエミッタ拡散層とコレクタ拡
散層との距離で決定されるが、短縮するのが難しいため
高速動作が困難である。
は、リソグラフィーによるエミッタ拡散層とコレクタ拡
散層との距離で決定されるが、短縮するのが難しいため
高速動作が困難である。
横型PNPトランジスタの電流容量を支配するエミッタ
面積は、ベース拡散層に対面するエミッタ周囲長とエミ
ッタ拡散深さとの積で決定されるので大電流駆動が困難
である。
面積は、ベース拡散層に対面するエミッタ周囲長とエミ
ッタ拡散深さとの積で決定されるので大電流駆動が困難
である。
本発明の目的は、高速動作に適したBi−CMOS集積回路
を提供することにある。
を提供することにある。
本発明の他の目的は、大電流駆動に適したBi−CMOS集
積回路を提供することにある。
積回路を提供することにある。
本発明のBi−CMOS集積回路において、横型PNPトラン
ジスタは、Ｐ型シリコン基板の上に形成されたＮ型エピ
タキシャル層の表面に形成されている。Ｎ型エピタキシ
ャル層の表面に形成されたＰウェルをコレクタとし、Ｐ
ウェルとＮ型エピタキシャル層とにまたがるＮ型拡散層
をベースとし、Ｎ型拡散層に形成されたP+型拡散層をエ
ミッタとしている。
ジスタは、Ｐ型シリコン基板の上に形成されたＮ型エピ
タキシャル層の表面に形成されている。Ｎ型エピタキシ
ャル層の表面に形成されたＰウェルをコレクタとし、Ｐ
ウェルとＮ型エピタキシャル層とにまたがるＮ型拡散層
をベースとし、Ｎ型拡散層に形成されたP+型拡散層をエ
ミッタとしている。
ベースを構成しているＮ型拡散層とエミッタを構成し
ているP+型拡散層とは、ポリシリコンをマスクとした自
己整合構造となっている。好ましくはNPNトランジスタ
のP+型ベースおよびＰ−MOSFETのソース−ドレインとな
るP+型拡散層の形成と同時に、Ｐウェルコレクタにコレ
クタコンタクト用のP+型拡散層を形成する。
ているP+型拡散層とは、ポリシリコンをマスクとした自
己整合構造となっている。好ましくはNPNトランジスタ
のP+型ベースおよびＰ−MOSFETのソース−ドレインとな
るP+型拡散層の形成と同時に、Ｐウェルコレクタにコレ
クタコンタクト用のP+型拡散層を形成する。
本発明の実施例について、第１図（ａ）〜（ｆ）を参
照して説明する。
照して説明する。
はじめに第１図（ａ）に示すように、Ｐ型シリコン基
板11にN+型埋込層12を形成し、次いでＰ型埋込層13を形
成する。Ｐ型埋込層13は不純物として硼素を用いている
ので、N+型埋込層12よりも上下により大きく拡散する。
板11にN+型埋込層12を形成し、次いでＰ型埋込層13を形
成する。Ｐ型埋込層13は不純物として硼素を用いている
ので、N+型埋込層12よりも上下により大きく拡散する。
つぎに全面に厚さ２〜５μｍのＮ型エピタキシャル層
14を成長させてから、このＮ型エピタキシャル層14内
に、Ｐウェル15、素子分離用Ｐ型層15a、横型PNPトラン
ジスタ用のＰ型コレクタ15bを同時に選択拡散で形成
し、次いでＮウェル16を選択拡散で形成する。Ｐ型埋込
層13はN+型埋込層12よりは高く拡散しているので、Ｐウ
ェル15および素子分離用Ｐ型層15aはＰ型埋込層13と合
体するが、Ｐ型コレクタ15bはN+型埋込層12とは離れて
いる。
14を成長させてから、このＮ型エピタキシャル層14内
に、Ｐウェル15、素子分離用Ｐ型層15a、横型PNPトラン
ジスタ用のＰ型コレクタ15bを同時に選択拡散で形成
し、次いでＮウェル16を選択拡散で形成する。Ｐ型埋込
層13はN+型埋込層12よりは高く拡散しているので、Ｐウ
ェル15および素子分離用Ｐ型層15aはＰ型埋込層13と合
体するが、Ｐ型コレクタ15bはN+型埋込層12とは離れて
いる。
つぎに第１図（ｂ）に示すように、LOCOS選択酸化法
により厚さ0.6〜1.0μｍのフィールド酸化膜17を形成す
る。つぎにフィールド酸化膜の設けられていない部分の
表面に、厚さ300Åのゲート酸化膜18を形成し、N+型コ
レクタ19予定領域とN+型ベース19a予定領域との上のゲ
ート酸化膜18を選択エッチングしてから厚さ4000〜6000
Åのポリシリコン20を堆積する。
により厚さ0.6〜1.0μｍのフィールド酸化膜17を形成す
る。つぎにフィールド酸化膜の設けられていない部分の
表面に、厚さ300Åのゲート酸化膜18を形成し、N+型コ
レクタ19予定領域とN+型ベース19a予定領域との上のゲ
ート酸化膜18を選択エッチングしてから厚さ4000〜6000
Åのポリシリコン20を堆積する。
つぎにこのポリシリコンを通して900〜920℃で燐をポ
リシリコンが直接コンタクトしている部分に拡散して、
NPNトランジスタ用N+型コレクタ19および横型PNPトラン
ジスタ用N+型ベース19aを形成する。
リシリコンが直接コンタクトしている部分に拡散して、
NPNトランジスタ用N+型コレクタ19および横型PNPトラン
ジスタ用N+型ベース19aを形成する。
つぎにポリシリコンを選択エッチングすることによ
り、ポリシリコンからなるゲート電極20、NPNトランジ
スタ用コレクタ電極20a、横型PNPトランジスタ用ベース
電極20b、横型PNPトランジスタ用拡散マスク20cを同時
に形成する。次いでこの残されたポリシリコン20、20
a、20b、20cをマスクとして、ゲート酸化膜を選択エッ
チングして、第１図（ｂ）に示すように領域14、15、15
b、16の表面を露出する。
り、ポリシリコンからなるゲート電極20、NPNトランジ
スタ用コレクタ電極20a、横型PNPトランジスタ用ベース
電極20b、横型PNPトランジスタ用拡散マスク20cを同時
に形成する。次いでこの残されたポリシリコン20、20
a、20b、20cをマスクとして、ゲート酸化膜を選択エッ
チングして、第１図（ｂ）に示すように領域14、15、15
b、16の表面を露出する。
つぎに第１図（ｃ）に示すように、横型PNPトランジ
スタ領域のエピタキシャル層14上を除いて他の露出部分
をマスク材30で覆い、燐を加速エネルギー100〜150ke
V、注入量（ドース）５×1012〜５×1014cm-2の条件で
イオン注入して横型PNPトランジスタのＮ型ベース21を
エピタキシャル層14からＰ型コレクタ15bの一部に重な
るように形成する。
スタ領域のエピタキシャル層14上を除いて他の露出部分
をマスク材30で覆い、燐を加速エネルギー100〜150ke
V、注入量（ドース）５×1012〜５×1014cm-2の条件で
イオン注入して横型PNPトランジスタのＮ型ベース21を
エピタキシャル層14からＰ型コレクタ15bの一部に重な
るように形成する。
つぎにマスク材30を除去し、第１図（ｃ）に示すエピ
タキシャル層14のNPNトランジスタ予定領域22aを露出さ
せて、他を別のマスク（図示せず）で覆い、硼素を加速
エネルギー10から30keV、注入量（ドース）１×1015〜
５×1015cm-2の条件でイオン注入して、この部分22aにN
PNトランジスタ用Ｐ型ベース22（第１図（ｄ）参照）を
形成し、図示していないマスクを除去する。
タキシャル層14のNPNトランジスタ予定領域22aを露出さ
せて、他を別のマスク（図示せず）で覆い、硼素を加速
エネルギー10から30keV、注入量（ドース）１×1015〜
５×1015cm-2の条件でイオン注入して、この部分22aにN
PNトランジスタ用Ｐ型ベース22（第１図（ｄ）参照）を
形成し、図示していないマスクを除去する。
つぎにＰ型ベース22の一部およびＮ−MOS予定領域の
表面を露出するようにマスク（図示せず）を設け、砒素
を加速エネルギー70keV、注入量（ドース）３×1015〜
５×1015cm-2の条件で露出部分に注入して、第１図
（ｄ）に示すように、NPNトランジスタ用N+型エミッタ2
3、Ｎ−MOSFET用N+型ソース23aおよびドレイン23bを形
成する。図示していないマスクはその後除去する。
表面を露出するようにマスク（図示せず）を設け、砒素
を加速エネルギー70keV、注入量（ドース）３×1015〜
５×1015cm-2の条件で露出部分に注入して、第１図
（ｄ）に示すように、NPNトランジスタ用N+型エミッタ2
3、Ｎ−MOSFET用N+型ソース23aおよびドレイン23bを形
成する。図示していないマスクはその後除去する。
つぎに第１図（ｄ）に示すように、Ｐ型ベース22の一
部、ラテラルPNPトランジスタ予定領域およびＰ−MOSFE
T予定領域を露出させるようにマスク材31を設け、硼素
を加速エネルギー10〜30keV、注入量（ドース）、１×1
015〜５×1015cm-2の条件でイオン注入して、NPNトラン
ジスタ用Ｐ型ベース22内にP+型ベースコンタクト領域24
を、PNPトランジスタ予定領域においてＰ型コレクタ15b
内に用P+型コレクタコンタクト領域24aを、Ｎ型ベース2
1内にP+型エミッタ24bを、Ｐ−MOSFET予定領域のＮウェ
ル16内にP+型ソース24cおよびP+型ドレイン24dを同時に
形成する。
部、ラテラルPNPトランジスタ予定領域およびＰ−MOSFE
T予定領域を露出させるようにマスク材31を設け、硼素
を加速エネルギー10〜30keV、注入量（ドース）、１×1
015〜５×1015cm-2の条件でイオン注入して、NPNトラン
ジスタ用Ｐ型ベース22内にP+型ベースコンタクト領域24
を、PNPトランジスタ予定領域においてＰ型コレクタ15b
内に用P+型コレクタコンタクト領域24aを、Ｎ型ベース2
1内にP+型エミッタ24bを、Ｐ−MOSFET予定領域のＮウェ
ル16内にP+型ソース24cおよびP+型ドレイン24dを同時に
形成する。
つぎに第１図（ｅ）に示すように、全面に厚さ0.6〜
１μｍのBPSG膜（Boro−Phospho−Silicate Glass Fil
m）25を堆積して熱処理することにより、表面を平坦化
し、アルミニウム電極（後述）との接続部に開口を設け
る。
１μｍのBPSG膜（Boro−Phospho−Silicate Glass Fil
m）25を堆積して熱処理することにより、表面を平坦化
し、アルミニウム電極（後述）との接続部に開口を設け
る。
つぎにアルミニウム層を表面に形成し、不要部をエッ
チング除去して、第１図（ｆ）に示すように、アルミニ
ウムによるNPNトランジスタのエミッタ電極26a、ベース
電極26b、コレクタ電極26c、横型PNPトランジスタのエ
ミッタ電極27a、ベース電極27b、コレクタ電極27C、Ｎ
−MOSFETのソース電極28a、ドレイン電極28b、Ｐ−MOSF
ETのソース電極29a、ドレイン電極29bを形成して、Bi−
CMOS集積回路の素子部が完成する。
チング除去して、第１図（ｆ）に示すように、アルミニ
ウムによるNPNトランジスタのエミッタ電極26a、ベース
電極26b、コレクタ電極26c、横型PNPトランジスタのエ
ミッタ電極27a、ベース電極27b、コレクタ電極27C、Ｎ
−MOSFETのソース電極28a、ドレイン電極28b、Ｐ−MOSF
ETのソース電極29a、ドレイン電極29bを形成して、Bi−
CMOS集積回路の素子部が完成する。
前述のように本実施例の横型PNPトランジスタは、他
のＰウェル15と同時に拡散されたＰ型コレクタ15bと、
拡散マスクとしてのポリシリコン20cを他のマスク材3
0、31と共に用いてイオン注入により自己整合的に形成
されたＮ型ベース21およびP+型エミッタ24bとから構成
されている。Ｎ型ベース21の拡散深さとP+型エミッタ24
bの拡散深さとの差でベース幅が決まるので、ベース幅
を再現性良く短縮することが可能になる。ベース幅を短
縮してキャリア走行時間を短縮することにより、横型PN
Pトランジスタの高速動作が可能になった。
のＰウェル15と同時に拡散されたＰ型コレクタ15bと、
拡散マスクとしてのポリシリコン20cを他のマスク材3
0、31と共に用いてイオン注入により自己整合的に形成
されたＮ型ベース21およびP+型エミッタ24bとから構成
されている。Ｎ型ベース21の拡散深さとP+型エミッタ24
bの拡散深さとの差でベース幅が決まるので、ベース幅
を再現性良く短縮することが可能になる。ベース幅を短
縮してキャリア走行時間を短縮することにより、横型PN
Pトランジスタの高速動作が可能になった。
さらにＰ型コレクタに対向するエミッタ−ベース接合
面の広い範囲にわたって、Ｎ型拡散層の拡散深さとP+型
拡散層の拡散深さとの差で決まるベース幅が一定に保た
れているため、Ｎ型ベースに対面する実効的なP+型エミ
ッタのエミッタ面積が拡大されて大電流駆動が可能にな
った。なおコレクタコンタクト領域24aは、マスク用の
ポリシリコン20cをマスクとしてエミッタ24bと同時にセ
ルフアラインで形成される。
面の広い範囲にわたって、Ｎ型拡散層の拡散深さとP+型
拡散層の拡散深さとの差で決まるベース幅が一定に保た
れているため、Ｎ型ベースに対面する実効的なP+型エミ
ッタのエミッタ面積が拡大されて大電流駆動が可能にな
った。なおコレクタコンタクト領域24aは、マスク用の
ポリシリコン20cをマスクとしてエミッタ24bと同時にセ
ルフアラインで形成される。
エミッタ−ベース接合面の大部分にわたって、Ｎ型拡
散層の拡散深さとP+型拡散層の拡散深さとの差で決まる
ベース幅を一定に保つことが容易である。
散層の拡散深さとP+型拡散層の拡散深さとの差で決まる
ベース幅を一定に保つことが容易である。
この横型PNPトランジスタは、キャリア走行時間を支
配するベース幅を小さくできるので、高速動作に適す
る。また実効的なエミッタ面積を大きくとることができ
るので、大電流駆動に適する。
配するベース幅を小さくできるので、高速動作に適す
る。また実効的なエミッタ面積を大きくとることができ
るので、大電流駆動に適する。
この横型PNPトランジスタを用いることにより、バイ
ポーラトランジスタの高速動作、大電流駆動とCMOSの低
消費電力との両方の長所を兼ね備えたBi−CMOS集積回路
を実現することができた。
ポーラトランジスタの高速動作、大電流駆動とCMOSの低
消費電力との両方の長所を兼ね備えたBi−CMOS集積回路
を実現することができた。
第１図（ａ）〜（ｆ）は本発明によるBi−CMOS集積回路
を製造工程順に示す断面図、第２図（ａ）〜（ｃ）は従
来技術によるBi−CMOS集積回路を製造工程順に示す断面
図である。 11……Ｐ型シリコン基板、12……N+型埋込層、13……Ｐ
型埋込層、14……Ｎ型エピタキシャル層、15……Ｐウェ
ル、15a……素子分離用Ｐ型層、15b……横型PNPトラン
ジスタ用Ｐ型コレクタ、16……Ｎウェル、17……フィー
ルド酸化膜、18……ゲート酸化膜、19……N+型コレク
タ、19a……N+型ベース、20……ゲート電極、20a……NP
Nトランジスタ用コレクタ電極、20b……横型PNPトラン
ジスタ用ベース電極、20c……横型PNPトランジスタ用拡
散マスク、21……横型PNPトランジスタ用Ｎ型ベース、2
2……NPNトランジスタ用Ｐ型ベース、22a……エピタキ
シャル層のNPNトランジスタ予定領域、23……NPNトラン
ジスタ用N+型エミッタ、23a……Ｎ−MOSFET用N+型ソー
ス23a、23b……ドレイン23b、24……NPNトランジスタ用
P+型ベース、24a……横型PNPトランジスタ用P+型コレク
タ、24b……横型PNPトランジスタ用P+型エミッタ、24c
……Ｐ−MOSFET用P+型ソース、24d……ドレイン、25…
…BPSG膜、26a……NPNトランジスタ用エミッタ電極、26
b……ベース電極、26c……コレクタ電極、27a……横型P
NPトランジスタのエミッタ電極、27b……ベース電極、2
7c……コレクタ電極、28a……Ｎ−MOSFETのソース電
極、28b……ドレイン電極、29a……Ｐ−MOSFETのソース
電極、29b……ドレイン電極、30,31……マスク材。
を製造工程順に示す断面図、第２図（ａ）〜（ｃ）は従
来技術によるBi−CMOS集積回路を製造工程順に示す断面
図である。 11……Ｐ型シリコン基板、12……N+型埋込層、13……Ｐ
型埋込層、14……Ｎ型エピタキシャル層、15……Ｐウェ
ル、15a……素子分離用Ｐ型層、15b……横型PNPトラン
ジスタ用Ｐ型コレクタ、16……Ｎウェル、17……フィー
ルド酸化膜、18……ゲート酸化膜、19……N+型コレク
タ、19a……N+型ベース、20……ゲート電極、20a……NP
Nトランジスタ用コレクタ電極、20b……横型PNPトラン
ジスタ用ベース電極、20c……横型PNPトランジスタ用拡
散マスク、21……横型PNPトランジスタ用Ｎ型ベース、2
2……NPNトランジスタ用Ｐ型ベース、22a……エピタキ
シャル層のNPNトランジスタ予定領域、23……NPNトラン
ジスタ用N+型エミッタ、23a……Ｎ−MOSFET用N+型ソー
ス23a、23b……ドレイン23b、24……NPNトランジスタ用
P+型ベース、24a……横型PNPトランジスタ用P+型コレク
タ、24b……横型PNPトランジスタ用P+型エミッタ、24c
……Ｐ−MOSFET用P+型ソース、24d……ドレイン、25…
…BPSG膜、26a……NPNトランジスタ用エミッタ電極、26
b……ベース電極、26c……コレクタ電極、27a……横型P
NPトランジスタのエミッタ電極、27b……ベース電極、2
7c……コレクタ電極、28a……Ｎ−MOSFETのソース電
極、28b……ドレイン電極、29a……Ｐ−MOSFETのソース
電極、29b……ドレイン電極、30,31……マスク材。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/8249 H01L 21/8222 H01L 29/73 H01L 21/331
Claims (7)
- 【請求項１】半導体基板上にバイポーラトランジスタと
CMOSトランジスタを備えるBi−CMOS集積回路の製造方法
において、 前記半導体基板の前記バイポーラトランジスタが形成さ
れるべき領域上に形成された一導電型の第１の半導体層
中にコレクタとなる第二導電型の第２の半導体層を形成
するコレクタ形成工程と、前記第二導電型半導体層上に
選択的にマスクを形成するマスク形成工程と、前記マス
クを用いて前記第１の半導体層中に前記第２の半導体層
と接し前記一導電型のベースとなる第３の半導体層を形
成するベース形成工程と、前記マスクを用いて前記第３
の半導体層中に第二導電型のエミッタとなる第４の半導
体層を形成するエミッタ形成工程とを備え、前記マスク
形成工程は、前記CMOSトランジスタのゲート電極形成工
程であり、前記マスクと前記CMOSトランジスタのゲート
電極とは同一工程によって形成されることを特徴とする
Bi−CMOS集積回路の製造方法。 - 【請求項２】半導体基板上にバイポーラトランジスタと
CMOSトランジスタとを備えるBi−CMOS集積回路の製造方
法において、 前記半導体基板の前記バイポーラトランジスタが形成さ
れるべき領域上に形成された一導電型の第１の半導体層
中にコレクタとなる第二導電型の第２の半導体層を形成
するコレクタ形成工程と、前記第二導電型半導体層上に
選択的にマスクを形成するマスク形成工程と、前記マス
クを用いて前記第１の半導体層中に前記第２の半導体層
と接し前記一導電型のベースとなる第３の半導体層を形
成するベース形成工程と、前記マスクを用いて前記第３
の半導体層中に第二導電型のエミッタとなる第４の半導
体層を形成するエミッタ形成工程とを備え、前記エミッ
タ形成工程は、前記CMOSトランジスタのソースドレイン
形成工程をかねていることを特徴とするBi−CMOS集積回
路の製造方法。 - 【請求項３】前記エミッタ形成工程は、前記マスクを用
いて前記第２の半導体層に前記第２の半導体層よりも高
濃度の第二導電型の第５の半導体層を形成する工程をか
ねていることを特徴とする請求項１または２記載のBi−
CMOS集積回路の製造方法。 - 【請求項４】前記マスクの上面及び側面を覆い前記第４
及び第５の半導体層の表面を露出するように設けられた
絶縁膜を設ける絶縁膜形成工程をさらに備えることを特
徴とする請求項１または２記載のBi−CMOS集積回路の製
造方法。 - 【請求項５】前記マスクはゲート酸化膜とポリシリコン
から形成されていることを特徴とする請求項１記載のBi
−CMOS集積回路装置の製造方法。 - 【請求項６】前記コレクタ形成工程は、前記バイポーラ
トランジスタを分離するための前記一導電型の第５の半
導体層を形成する工程を兼ねていることを特徴とする請
求項１または２記載のBi−CMOS集積回路装置の製造方
法。 - 【請求項７】Ｐ型シリコン基板上のNPNトランジスタ形
成領域、PNPトランジスタ形成領域及びＰチャネル電界
効果トランジスタ形成領域上に第一、第二及び第三のＮ
＋型埋め込み層をそれぞれ形成し、Ｎチャネル電界効果
トランジスタ形成領域上にＰ型埋め込み層を形成する工
程と、 前記第一、第二及び第三のＮ＋型埋め込み層ならびに前
記Ｐ型埋め込み層を覆うように前記Ｐ型シリコン基板の
上にＮ型半導体層を形成する工程と、 前記第一のＮ＋型埋め込み層上の前記半導体層と第二の
Ｎ＋型埋め込み層上の前記半導体層との境界に素子分離
用Ｐ型層を形成し、前記第二のＮ＋型埋め込み層上の前
記半導体層にＰ型コレクタを形成し、前記Ｐ型埋め込み
層上の前記半導体層にＰウェルを形成する工程と、 前記第三のＮ＋型埋め込み層上の前記半導体層にＮウェ
ル層を形成する工程と、 前記第二のＮ＋型埋め込み層上の前記半導体層に、マス
クによって選択的に前記Ｐ型コレクタにまたがるＮ型ベ
ース層を形成する工程と、 前記第一のＮ＋型埋め込み層上の前記半導体層の上にＰ
型ベース層を形成する工程と、 前記Ｐ型ベース層にＮ＋型エミッタ層を形成し、前記Ｐ
ウェル層にＮ＋型のソース及びドレインを形成する工程
と、 前記Ｐ型ベース層にＰ＋型ベース層を形成し、前記マス
クによって選択的に前記Ｎ型ベース層に第１のエミッタ
層と前記Ｐ型コレクタ層にＰ＋型コレクタ層とを形成
し、前記Ｎウェル層にＰ＋型のソース及びドレインを形
成する工程とを含むBi−CMOS集積回路の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-102427 | 1989-04-21 | ||
| JP10242789 | 1989-04-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=14327161
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02104969A Expired - Fee Related JP3097092B2 (ja) | 1989-04-21 | 1990-04-20 | Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5045912A (ja) |
| EP (1) | EP0396948B1 (ja) |
| JP (1) | JP3097092B2 (ja) |
| DE (1) | DE69031846T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1068556C (zh) * | 1996-05-17 | 2001-07-18 | 索尼公司 | 容纳箱 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2509412B2 (ja) * | 1991-05-09 | 1996-06-19 | サムスン エレクトロニクス カンパニー リミテッド | 半導体装置の製造方法 |
| JP2965783B2 (ja) * | 1991-07-17 | 1999-10-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR940007466B1 (ko) * | 1991-11-14 | 1994-08-18 | 삼성전자 주식회사 | BiCMOS 소자의 제조방법 |
| EP0613181A1 (en) * | 1993-02-26 | 1994-08-31 | STMicroelectronics S.r.l. | Bipolar transistor compatible with CMOS processes |
| US5455189A (en) * | 1994-02-28 | 1995-10-03 | National Semiconductor Corporation | Method of forming BICMOS structures |
| US6350640B1 (en) * | 1994-07-18 | 2002-02-26 | Intersil Americas Inc. | CMOS integrated circuit architecture incorporating deep implanted emitter region to form auxiliary bipolar transistor |
| US5646055A (en) * | 1996-05-01 | 1997-07-08 | Motorola, Inc. | Method for making bipolar transistor |
| US6020614A (en) * | 1998-03-25 | 2000-02-01 | Worley; Eugene Robert | Method of reducing substrate noise coupling in mixed signal integrated circuits |
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
| US8921194B2 (en) * | 2011-11-11 | 2014-12-30 | International Business Machines Corporation | PNP bipolar junction transistor fabrication using selective epitaxy |
Family Cites Families (10)
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|---|---|---|---|---|
| DE3361832D1 (en) * | 1982-04-19 | 1986-02-27 | Matsushita Electric Ind Co Ltd | Semiconductor ic and method of making the same |
| US4729008A (en) * | 1982-12-08 | 1988-03-01 | Harris Corporation | High voltage IC bipolar transistors operable to BVCBO and method of fabrication |
| GB2143082B (en) * | 1983-07-06 | 1987-06-17 | Standard Telephones Cables Ltd | Bipolar lateral transistor |
| US4510676A (en) * | 1983-12-06 | 1985-04-16 | International Business Machines, Corporation | Method of fabricating a lateral PNP transistor |
| US4609929A (en) * | 1984-12-21 | 1986-09-02 | North American Philips Corporation | Conductivity-enhanced combined lateral MOS/bipolar transistor |
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| JPS63219164A (ja) * | 1986-10-17 | 1988-09-12 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS63219163A (ja) * | 1986-10-17 | 1988-09-12 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2513474B2 (ja) * | 1986-10-17 | 1996-07-03 | 三洋電機株式会社 | 半導体集積回路 |
| JPS6441267A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1990
- 1990-04-20 JP JP02104969A patent/JP3097092B2/ja not_active Expired - Fee Related
- 1990-04-20 DE DE69031846T patent/DE69031846T2/de not_active Expired - Fee Related
- 1990-04-20 EP EP90107572A patent/EP0396948B1/en not_active Expired - Lifetime
- 1990-04-23 US US07/513,463 patent/US5045912A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1068556C (zh) * | 1996-05-17 | 2001-07-18 | 索尼公司 | 容纳箱 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69031846D1 (de) | 1998-02-05 |
| US5045912A (en) | 1991-09-03 |
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| JPH0348458A (ja) | 1991-03-01 |
| EP0396948B1 (en) | 1997-12-29 |
| DE69031846T2 (de) | 1998-07-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |