JPS60214601A - マイクロ波集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はマイクロ波集積回路に関する。

〔発明の技術的背景とその問題点〕

一般にマイクロ波集積回路はテフロングラス。

ガラスエポキシ、アルミナ等に代表される高周波特性の
良好な誘電体基板の一方の面上に接地導体を被着し、他
方の面上にストリップ線路および抵抗器、コンデンサ、
半導体素子等を有して形成される。このとき誘電体基板
としてアルミナ基板を用いた場合には抵抗器は印刷によ
シ形成され得るが、テフロングラス、ガラスエポキシ等
の基板においては、印刷形成が不可能なため、上記抵抗
器はチップ型抵抗として用意される。また、コンデンサ
も抵抗器と同様にチップ型コンデンサが用いられるのが
一般的である。

第１図は上述のチップ型素子を有する従来のマイクロ波
集積回路の斜視図である。接地導体（６）が被着されて
なる誘電体基板（５）上に形成されたストリップ線路ｆ
２）　、　（３）はチップ型素子（１）を介し接続され
ている。またス）　ＩＪツブ線路（２）ｉ３）とチップ
型素子（１）とは半田（４）により結合されている。こ
こでストリップ線路ｆ２）、（３）の特性インピーダン
スがそれぞれ２．．２．であるとし１両者を接続するチ
ップ型素子（１）はチップ型抵抗であるとすると、理想
的には線路（２）、（３）は抵抗成分のみで接続され整
合がとられる。

しかしながら実際には上記チップ型抵抗（１）と接地導
体（６）間に浮遊容量Ｃ１が発生し、所望の理想状態か
らずれることになる。第２図は浮遊容量ＣＩが発生した
状態における第１図に示したマイクロ波集積回路の等価
回路を示すもので、浮遊容量Ｃ１の容量値Ｃ８は、チッ
プ型抵抗（１）の底面積をＳ、誘電体基板（５）の誘電
率、厚さをそれぞれε、ｔとすると下式で表わされる。

Ｃ，＝−８・・・・・・・（１） このように従来マイクロ波集積回路をチップ型抵抗（１
）を用いて構成した場合、線路（２）　、　（３）を抵
抗（１）のみを介して接続したのにもかかわらず、浮遊
容量Ｃ１が抵抗成分Ｒに対し並列に挿入されてし１い、
特に高周波領域においてはこの浮遊容量ＣＩの影響が著
しく所望の回路特性を得るのが困難に々っていた。上述
の問題はチップ型コンデンサを用いた場合にも同様に発
生し、やはシ浮遊容量Ｃ１の発生が避は得ないものであ
った。

〔発明の目的〕

本発明は上述の問題点に鑑み成されたもので。

マイクロ波集積回路にチップ型素子を塔載した場合に発
生する浮遊容量を軽減し、より高い周波数において所望
の回路特性を保証し得るマイクロ波集積回路を提供する
ことを目的とする。

〔発明の概要〕

本発明はチップ型素子直下に従来存在していた誘電体基
板および接地導体を欠落せしめたことを特徴とするマイ
クロ波集積回路を提供するものである。

〔発明の実施例〕

以下図面を用い本発明の一実施例を説明する。

第３図は本発明の一実施例に係るマイクロ波集積回路（
至）の斜視図である。マイクロ波集積回路（至）の特徴
は同図（ａ）に示す如く、チップ型素子（１）によシ接
続されるストリップ線路（２）、（３１１間の誘電体基
板（５）ならびに接地導体（６）を穿孔し、空孔（力を
設けた点にある。チップ型素子（］）は同図山）に示す
ように上記空孔（７）上に載置されると共に半田（４）
により線路（２）、（３）に接続される。したがって、
チップ型素子（１）の直下には空孔（７）が存在し、誘
電体基板（５）および接地導体（６）は欠落した状態と
なっている。

第３図の実施例でけ空孔（力の形状を円としたが。

任意の形状とすることは何ら差し支えなく、線路（２）
　、　（３）間に位置するものであれば空孔（７）の形
状は適宜に選択し得るものである。

〔発明の他の実施例〕

第４図は本発明の他の実施例を示すもので、異なる基板
を用いてそれぞれユニット化して構成されたマイクロ波
集積回路同士を容量接続する例を示すものである。

第４図（ａ）は従来の容量接続例を示すもので、接地導
体（６）が被着された誘電体基板（５ａ）、　（５ｂ）
のそれぞれには各別に例えば増幅回路（図示せず）が形
成されており、ユニット化された両増幅回路をチップ型
コンデンサ００）を介して容量結合している状態を示す
。従来ユニット化された回路同士を接続する場合には、
第４図（ａ）の如く、誘電体基板（５ａ）、　（５ｂ）
を密着させ銅箔（４１を側基板（５ａ）、　（５ｂ）上
にそれぞれ形成されるストリップ線路（１２ａ）、　（
１２ｂ）上に被着し、基板（５ｂ）側にて前記線路（１
２ｂ）と基板（５ｂ）上に形成されるストリップ線路α
■とをチップ型コンデンサ（１０１によシ接続する。前
記線路（１２ａ　）は基板（５ａ）上に形成されている
増幅回路に接続されておシ、前記ス）　ＩＪツブ線路０
３）は基板（５ｂ）上に形成される増幅回路に接続され
ている。したがって線路（１２ａ）が銅箔（４１）を介
して線路（１２ｂ）に接続され、この線路（１２ｂ）と
線路（＋３）がチップ型コンデンサＱ〔により接続され
ているため１両増幅回路は。

チップ型コンデンサ００）によ多容量結合されることに
なる。

第４図中）は本発明の他の実施例を示すもので。

上記両増幅回路を容量結合するに際し、増幅回路が各々
形成されている誘電体基板（５ａ）、　（５ｂ）を離隔
し、この離隔された側基板（５ａ）、　（５ｂ）をチッ
プ型コンデンサ←０）によシ恰も橋絡するものである。

ここでチップ型コンデンサ（１（１）は基板（５ａ）、
　（５ｂ）上に各々形成されているストリップ線路（社
）、（ハ）を接続しており、各ストリップ線路（２２）
、（２３１はそれぞれ基板（５ａ）、　（５ｂ）上に形
成された増幅回路に接続されている。よって、基板（５
Ｂ）、　（５ｂ）にそれぞれユニット化して設けられた
増幅回路同士はチップ型コンデンサ鵠により容量結合さ
れることになる。

ことでチップ型コンデンサ（Ｈ）は測置電体基板（５ａ
）、　’（５ｂ）を離隔して設けられた空隙（７０）上
に載置されており、チップ型コンデンサ（２）の直下に
は〔発明の効果〕 第５図は本発明を実施した場合の効果を示すスミスチャ
ートである。同図は５０Ωの特性インピーダンスを有す
るストリップ線路（６２）、　（６３）間に５０Ωのチ
ップ型抵抗（６１）を直列に接続し、出力を５０Ωで終
端したマイクロ波回路の周波数２〜１．０ＧＨｚにおけ
る入力の反射係数を示すものである。このとき第６図に
示す如くチップ型抵抗（６１）の直下には直径２，０闘
の空孔（６７）が穿孔して設けられている。

なお、上記マイクロ波回路が形成される誘電体基板は誘
電率ε＝　２．５　、厚さｔ＝９．３ｓ＋ｉのテフロン
グラス基板を使用している。

第５図において（Ａ）に示す曲線が第６図に示す如く本
考案を実施した場合の反射係数特性でちり。

（Ｂ）の曲線は空孔（６７）が設けられていない従来の
ものにおける反射係数特性を示す。−見して明らかなよ
うに特性曲線（Ａ）は特性曲線（Ｂ）に比べ右方に位置
しており、より容量性が低いことが分る。

すなわち１本考案によれば、チップ型素子によシス）　
ＩＪツブ線路間を接続した場合に発生する浮遊　□容量
を軽減することができるのである。

また、第３図に示した本発明の一実施例の如く。

チップ型素子（１）の直下の誘電体基板（５）ならびに
接地導体（６）を欠落せしめるために空孔（力を設ける
場合には、前記空孔（力は通常プレス加工により穿孔し
て設けられる。このとき第７図に示すように空孔（７）
の周縁部（７２）は、プレスの影響によｐ歪むことにな
る。したがって、ストリップ線路（２）、（３）間をチ
ップ型素子（１）によυ接続するに際して、空孔（７）
上にチップ型素子（１）を載置した場合には、素子（１
）と空孔（７）の周縁部（７２）間には空隙（７１）が
発生することになる。よって、チップ型素子（１）を線
路（２）。

（３）上に半田（４）により接着固定する場合、半田（
４）が上記空隙（７１）内に侵入し、より強固な接着が
可能となる。

さらに、第４図中）に示した他の実施例においては、従
来（第４図（ａ））は銅箔（４１）を測置電体基板（５
ａ）、　（５ｂ）に跨って被着させねばならなかったが
。

との銅箔（４［）を用いる必要がなく、銅箔（４０を被
着させる手間が省かれる。すなわち、チップ型素子（１
０１によυ接続されるストリップ線路？２１．（２３）
は、各々の基板（５ａ）、　（５ｂ）上に他のマイクロ
波回路を構成する際にエツチング等の手法によシ設けら
れる線路（図示せず）と同時に形成することができ１作
業工程上の手間を省くことができるのである。

【図面の簡単な説明】

第１図は従来のマイクロ波集積回路の構成を示す斜視図
、第２図は第１図に示したマイクロ波集積回路の等価回
路図、第３図は本発明の一実施例に係るマイクロ波集積
回路の構成を示す斜視図。 第４図は本発明の他の実施例に係るマイクロ波集積回路
の構成を示す斜視図、第５図は本発明の詳細な説明する
ためのスミスチャート、第６図は第５図に示したスミス
チャートに表わされた特性を得るに際して用いられた本
発明のマイクロ波集積回路の平面図、第７図は第３図に
示した本発明の一実施例に係るマイクロ波集積回路の断
面図である。 （１）、　（１０）、　（６１）・・・チップ型素子。 （２）、　（３）、　（２２）、　（２３）、　（６２
）、　（６３）・・・ストリップ線路。 （４）−・・半田、　（５）、　（５ａ）、　（５ｂ）
　−・・誘電体基板、（６）・・・接地導体、　（７）
、（６７）・・・空孔、（７０）・・・空隙。 代理人ヂ理士則近憲佑 第１図 第２図 ７１　キＣＩ　Ｚ２ 第３図

Claims (3)

【特許請求の範囲】
1. （１）誘電体基板の一方の面上に接地導体が被着され他
   方の面上にストリップ線路およびこのストリップ線路相
   互間を結合するチップ型素子を有してなるマイクロ波集
   積回路において、前記チップ型素子直下の前記誘電体基
   板ならびに前記接地導体が欠落せしめられていることを
   特徴とするマイクロ波集積回路。
2. （２）誘電体基板ならびに接地導体を穿孔することによ
   シチップ型素子直下の誘電体基板および接地導体が欠落
   せしめられていることを特徴とする特許請求の範囲第１
   項記載のマイクロ波集積回路。
3. （３）チップ型素子としてチップ型コンデンサを用い、
   複数の誘電体基板上に各々形成されたストリップ線路相
   互間を前記チップ型コンデンサにより容量結合するに際
   し、前記複数の誘電体基板相互を離隔させることにより
   前記チップ型コンデンサ直下の誘電体基板および接地導
   体が欠落せしめられているととを特徴とする特許請求の
   範囲第１項記載のマイクロ波集積回路。