JP2004129053A

JP2004129053A - Ｄｃブロック回路および通信装置

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Publication number: JP2004129053A
Application number: JP2002292479A
Authority: JP
Inventors: Minoru Tajima; 田島　実
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-10-04
Filing date: 2002-10-04
Publication date: 2004-04-22

Abstract

【課題】従来、マイクロストリップ線路（ＭＳＬ）上のギャップにチップ型素子を装荷していたが、チップ型素子の横側面からの浮遊容量のため使用周波数帯が高くなる程、並列Ｃ成分によるインピーダンス不整合が増大していた。
【解決手段】誘電体基板と、誘電体基板の一方の面に実装され一対の第１の差動ＭＳＬと、差動から単相に変換する第１の差動単相変換部を介し、第１の差動ＭＳＬの一方の線路に夫々接続され、第１の差動ＭＳＬより広い線路幅を有して、夫々の線路に所定間隔のギャップを有し、夫々の線路同士が所定間隔で互いに離隔して配設される第１、第２の単相ＭＳＬと、第１、第２の単相ＭＳＬのギャップ部に装荷されるチップキャパシタと、単相から差動に変換する第２の差動単相変換部を介し、第１、第２の単相ＭＳＬに夫々接続される一対の第２の差動ＭＳＬと、誘電体基板のもう一方の面に地導体を備えたＤＣブロック回路とした。
【選択図】　　　　　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、異なるバイアス電源電圧をそれぞれ有する２つの電気回路の間を接続し、一方の電気回路から他方の電気回路へのバイアス電源電圧の干渉を防止するＤＣブロック回路に係わるものであり、また、この発明は、ＤＣブロック回路を適用した通信装置に関するものである。
【０００２】
【従来の技術】
光送受信器内で使われる多重回路、分離回路、ドライバおよびプリアンプなどは、一般にＩＣ化されているが、これらのＩＣは異なるプロセスで作られることがある。例えば、４０Ｇｂｉｔ／ｓ光送受信器の場合、多重回路ＩＣや分離回路ＩＣのように集積度の高いものは、消費電力や歩留りの点で有利なＳｉＧｅプロセスが採用されることが多く、ドライバＩＣやプリアンプＩＣのように高速化を優先するものはＩｎＰまたはＧａＡｓプロセスが多い。
【０００３】
これらのＩＣは、電源電圧も異なることが通常であり、ＩＣ同士の接続においては電源電圧の干渉を避けるため、接続ＩＣ間にＤＣ成分を遮断するＤＣブロック回路を設ける必要が生じる。従って、ＤＣブロック回路にはＤＣ成分を遮断し、かつ、所定のビットレートを有する高周波信号を低損失で通過させることが要求される。
【０００４】
従来のＤＣブロック回路は、単相マイクロストリップ線路に所定の間隔を有するギャップを設け、このギャップの上から例えばチップ型素子であるチップキャパシタ（以下、キャパシタ）を装荷する形態とすることにより、ＤＣ阻止機能を実現してきた。
ところで、この従来のＤＣブロック回路においては、キャパシタの側面と地導体（ＧＮＤパターン）間で生じる浮遊容量は、キャパシタを装荷する前のマイクロストリップ線路のエッジ近傍で生じる浮遊容量より大きいことが分かっている。（例えば、非特許文献１参照）
【０００５】
また、別の従来のＤＣブロック回路では、明細書本文および第３図にもある様に、キャパシタのようなチップ型素子の直下に存在していた誘電体基板および接地導体（ＧＮＤパターン）部分に対して、例えば円状または任意の形状に連通して欠落させた構造としていた。このため、本来、適正量ならば有った方が良いであろう対向電極間の容量まで減殺してしまうため、インピーダンスの整合は困難であった。本来、直下は電界の強い箇所であり、穴あけ部分を設けたことによりこの箇所の電磁界が不連続となり、却ってインピーダンスの不整合が起き易い（例えば、特許文献１参照）。
【０００６】
なお、最近のＤＣブロック回路について、差動ＭＳＬを用いる事例も散見されるが、ＩＣとチップ間を接続する際の具体的なＤＣ遮断の構造については、何ら開示されていない。
【０００７】
【非特許文献１】
Ｆｒｅｄ　Ｅ．ＧＡＲＤＩＯＬ著「ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏＭＩＣＲＯＷＡＶＥＳ」ａｒｔｅｃｈ　ｈｏｕｓｅ、１９８３．６、Ｐ３１１−Ｐ３１２、Ｆｉｇ．６．８１）
【特許文献１】
特開昭６０−２１４６０１号公報（第２頁、第３図）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の従来例では、チップ型素子の横側面すなわちマイクロストリップ線路面に対する直立面から地導体（ＧＮＤパターン）に対して発生する浮遊容量のため、あるいは、２個のチップ型素子における相互の結合による浮遊容量のため、使用周波数帯が高くなるほど並列Ｃ成分によるインピーダンス不整合が増大するという課題があった。
特に、４０Ｇｂｐｓのような高速の信号伝送では、このインピーダンス不整合による反射のため、伝送する信号波形の品質劣化が問題となっていた。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、チップ型素子の横側面から発生する浮遊容量によるインピーダンス不整合を低減させることにより、反射特性と通過損失特性を良好にすることが可能なＤＣブロック回路を提供することを目的とする。
【００１０】
また、この発明は、異なるバイアス電源電圧を持った複数の電気回路で構成された場合にも、高速の伝送ビットレートに対応可能な通信装置を構成することを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係るＤＣブロック回路は、誘電体基板と、この誘電体基板の一方の面に実装され、一対の第１の差動マイクロストリップ線路と、差動から単相に変換する第１の差動単相変換部を介して、第１の差動マイクロストリップ線路の一方の線路に夫々接続され、第１の差動マイクロストリップ線路より広い線路幅を有して、夫々の線路途中に所定の間隔のギャップ部を有し、夫々の線路同士が所定の間隔で互いに離隔して配設される、第１、第２の単相マイクロストリップ線路と、この第１、第２の単相マイクロストリップ線路のギャップ部を跨ぐように装荷されるチップキャパシタと、単相から差動に変換する第２の差動単相変換部を介して、第１、第２の単相マイクロストリップ線路に夫々接続される、一対の第２の差動マイクロストリップ線路と、誘電体基板のもう一方の面に実装される地導体とを備えたものである。
【００１２】
【発明の実施の形態】
実施の形態１．
図１は、この発明に係る実施の形態１の構成を示す図である。また、図１（ａ）は、実施の形態１の上面図、図１（ｂ）は、上面図のＡ−Ａ’における断面図、図１（ｃ）はキャパシタを外した上面図である。
図において、単層の誘電体基板１の裏面側（図１（ｂ）上では下側）には地導体（ＧＮＤパターン）２、表面側（図１（ｂ）上では上側）にはマイクロストリップ線路（以下、ＭＳＬ）が配設されている。このＭＳＬは、一対の結合された差動マイクロストリップ線路（以下、結合ＭＳＬ）３が信号入出力側の夫々と、所定の間隔のギャップを有する単相マイクロストリップ線路（以下、単相ＭＳＬ）４の２本と、から成っている。
【００１３】
結合ＭＳＬ３（第１の差動マイクロストリップ線路に該当）は、差動から単相にあるいは単相から差動に変換を行う差動単相変換部５を介して、夫々がおよそ９０度程度の角度を成して反対方向に分岐され、単相ＭＳＬ４（第１、第２の単相マイクロストリップ線路に該当）と接続されている。
また、単相ＭＳＬ４の線路は、線路長の途中に所定の間隔のギャップ６を備えており、このギャップ６を跨ぐ様にして、結合ＭＳＬ３の線路幅より大きな幅のチップキャパシタ７が装荷されている。
この単相ＭＳＬ４が再び差動単相変換部５を介して、結合ＭＳＬ３（第２の差動マイクロストリップ線路に該当）に接続されている。
【００１４】
ここで、単相ＭＳＬ４の線路幅は、結合ＭＳＬ３の線路幅より広く、また、単相ＭＳＬ４同士の線路間隔は、結合ＭＳＬ３同士の線路間隔よりも広い間隔を有して、お互いに離隔している。
なお、図示したとおり、差動ＭＳＬ３から夫々の単相ＭＳＬ４を介して次の差動ＭＳＬ３に至る、ＭＳＬ系の２本の線路長は同じである。
以上から，ＤＣブロック回路８が構成されている。
【００１５】
すなわち、チップキャパシタ７の幅が結合ＭＳＬ３の幅よりも大きい場合における実施の形態であり、結合ＭＳＬ３の線路を２本の単相ＭＳＬ４の線路に変換後、分岐させた単相ＭＳＬ４の線路のギャップ６にチップキャパシタ７を装荷し、再び、結合ＭＳＬ３に変換するという形態である。
【００１６】
図２は、この発明の実施の形態１によるＤＣブロック回路に係わる比較例を示す図である。また、図２（ａ）は、比較例の上面図、図２（ｂ）は、上面図のＡ−Ａ’における断面図、図２（ｃ）は、上面図のＢ−Ｂ’における断面図、図２（ｄ）は、キャパシタを外した上面図である。図において、図１と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００１７】
この比較例では、従来の一般的な結合ＭＳＬ３の線路上にギャップ６を設け、このギャップ６の上からキャパシタ７を２個並列に装荷しており、キャパシタ７の幅は結合ＭＳＬ３の線路幅と同等としている。この場合、キャパシタ７の側面と地導体（ＧＮＤパターン）２間の浮遊容量による並列Ｃ成分の増加に加え、並列に配置した２個のキャパシタ７間で生じる並列Ｃ成分によってインピーダンス不整合が起こる。
【００１８】
この比較例では、使用周波数帯が高くなるほど、並列Ｃ成分によるインピーダンス不整合が増大する。特に、４０Ｇｂｐｓのような高速の信号伝送では、上記インピーダンス不整合による反射のため、伝送する信号波形の品質劣化が問題となる。
従って、図１の実施の形態１に示した様に、差動から単相に変換し単相ＭＳＬ同士間を離隔させ、単相ＭＳＬ上のギャップ部にチップキャパシタを装荷して、再度、単相から差動に戻すＭＳＬのパターン形態が導出される。
【００１９】
続いて、この実施の形態１によるＤＣブロック回路を用いた通信装置の構成の一例について説明する。
図３は、この発明の実施の形態１による通信装置の構成例を示す図である。図において、図１と同一または相当部分には同一符号を付してあるので、説明は省略する。
図３は、ＤＣブロック回路８を用いて構成した４０Ｇｂｉｔ／ｓ光送信装置を表している。
【００２０】
図３において、９は連続波の光信号を出力するＬＤ（レーザダイオード）、１０は例えば４０Ｇｂｉｔ／ｓパルス波の差動電気信号を出力する多重回路ＩＣパッケージである。この多重回路ＩＣパッケージ１０には、不図示の多重回路ＩＣ（第１の電気回路）が内包される。１１はＬＤ９からの光信号を例えば４０Ｇｂｉｔ／ｓなどの強度変調光信号に変調するドライバ内蔵ＥＡ変調器である。このドライバ内蔵ＥＡ変調器１１には、不図示のドライバ（第２の電気回路）が内包される。８は図１に示したＤＣブロック回路、１２はドライバ内蔵ＥＡ変調器１１，多重回路ＩＣパッケージ１０とＤＣブロック回路８とを接続するワイヤやリボンなどの接続部である。
【００２１】
なお、ドライバ内蔵ＥＡ変調器１１は、内部に収納されたドライバと外部とを電気的に導通するフィードスルー１２ａを有する。同様に、多重回路ＩＣパッケージ１０も、内部に収納された多重回路ＩＣと外部とを電気的に導通するフィードスルー１２ｂを有する。ＤＣブロック回路８を成す誘電体基板１は、両端において、フィードスルー１２ａ、１２ｂとそれぞれ接続される（接続部１２）。
【００２２】
その結果、多重回路ＩＣとドライバとはＤＣブロック回路８によって接続される。ここでは、ＤＣブロック回路８をなす誘電体基板１の裏面に地導体（ＧＮＤパターン）２を備えた差動線路を想定しており、多重回路ＩＣパッケージ１０とドライバ内蔵ＥＡ変調器１１との間の２本の信号線にギャップ６とチップキャパシタ７とを併設することで構成している。
【００２３】
次に、動作について説明する。
ＬＤ９から出力された光信号は、ドライバ内蔵ＥＡ変調器１１へと入力される。一方、多重回路ＩＣパッケージ１０は、高速の差動電気信号を出力しており、ＤＣブロック回路８を介して差動電気信号をドライバ内蔵ＥＡ変調器１１へ与え、ドライバ内蔵ＥＡ変調器１１を駆動している。ドライバ内蔵ＥＡ変調器１１は、差動電気信号にしたがって光信号を変調し、高速の強度変調光信号として出力する。
【００２４】
ドライバ内蔵ＥＡ変調器１１内部のドライバと多重回路ＩＣパッケージ１０内部の多重回路ＩＣとは、例えば前者がＩｎＰ，ＧａＡｓ，後者がＳｉＧｅなどのように、そのプロセスの違いによってバイアス電源電圧に差が生じている。これらの異なるバイアス電源電圧が互いに他へ流入しないように、ドライバ内蔵ＥＡ変調器１１と多重回路ＩＣパッケージ１０との間にＤＣブロック回路８を設けてＤＣ成分を遮断している。
多重回路ＩＣパッケージ１０からの差動電気信号はＤＣブロック回路８を介してドライバ内蔵ＥＡ変調器１１へ与えられている。この実施の形態１によるＤＣブロック回路８は、低周波から高周波まで良好な反射特性・通過損失特性を有しているので、４０Ｇｂｉｔ／ｓという広帯域の差動電気信号に充分対応することができる。
【００２５】
なお、図３では、ドライバ内蔵ＥＡ変調器１１、多重回路ＩＣパッケージ１０とＤＣブロック回路８とを接続部１２によって接続して使用しているが、この発明のＤＣブロック回路および通信装置はこれに限定されるものではない。例えば、約２０ＧＨｚまで対応するＳＭＡコネクタ（登録商標）や、約４０ＧＨｚまで対応するＫコネクタ（登録商標）、約６５ＧＨｚまで対応するＶコネクタ（登録商標）などの高周波用のコネクタをＤＣブロック回路８の結合ＭＳＬ３線路の入力・出力両端にそれぞれ実装して使用することも可能である。高周波コネクタをＤＣブロック回路８に実装することで、同一の高周波コネクタを実装した任意の第１の電気回路、第２の電気回路と簡単に接続できるようになり、ＤＣブロック回路８の汎用性を高くすることが可能になる。
【００２６】
また、図３では、第１の電気回路として多重回路ＩＣパッケージ１０内部の多重回路ＩＣ，第２の電気回路としてドライバ内蔵ＥＡ変調器１１内部のドライバを用いているが、ＤＣブロック回路８を介して接続される第１の電気回路、第２の電気回路はこれらに限定されるものではない。例えば、高速の強度変調光信号を受光して高速の振幅変調電気信号に変換するプリアンプ内蔵ＰＤ（フォトダイオード）と、振幅変調電気信号を分離処理するＤＥＭＵＸ（デマルチプレクサ）との間をＤＣブロック回路８で接続した光受信器としての通信装置などのように、バイアス電源電圧に違いを有する２種類の電気回路であれば良い。ここで第１の電気回路と第２の電気回路との他の接続例も以下（Ａ）〜（Ｃ）に挙げておく。
【００２７】
（Ａ）　ＬＤまたはＰＤなどの光素子と、この光素子用のプリアンプまたはドライバとの間をＤＣブロック回路８で接続したＬＤ／ＰＤモジュールとしての通信装置。
（Ｂ）　ＬＤまたはＰＤなどの光素子と、この光素子用のプリアンプまたはドライバとをともに備えたＬＤ／ＰＤモジュール（上記（Ａ）のＬＤ／ＰＤモジュールも含む）と、ＭＵＸ（マルチプレクサ）、ＤＥＭＵＸなどのＩＣ回路との間をＤＣブロック回路８で接続した光送受信器としての通信装置。
（Ｃ）　ＬＤまたはＰＤなどの光素子と、この光素子用のプリアンプまたはドライバとをともに備えたＬＤ／ＰＤモジュール（上記（Ａ）のＬＤ／ＰＤモジュールも含む）同士の間をＤＣブロック回路８で接続した光送／受信器としての通信装置。
【００２８】
上記の説明では、図１に示したＤＣブロック回路８を用いているが、この実施の形態１の通信装置はこれに限定されるものではなく、後述する実施の形態２乃至１９のＤＣブロック回路を適用することも勿論可能である。
また、この実施の形態１では、全て単相ＭＳＬ上のチップキャパシタを１個である場合について説明したが、単相ＭＳＬを構成する誘電体基板の法線方向すなわち縦方向あるいは線路幅方向すなわち横方向に対して、２個以上のチップキャパシタを積層した場合でも、効果は同様である。さらに、例えばチップキャパシタ２個の場合に夫々高周波用、低周波用とすることも可能であり、後述する実施の形態２乃至１９の夫々のＤＣブロック回路に適用することも当然可能である。
【００２９】
以上のように、この実施の形態１によれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路と結合ＭＳＬのインピーダンス不整合を低減することができるという効果が得られる。
【００３０】
また、この実施の形態１によれば、単相ＭＳＬの線路幅と、チップキャパシタ７の幅とを略同一に形成するようにしたので、特性インピーダンスの乱れを低く抑制することができ、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができるという効果が得られる。
【００３１】
さらに、この実施の形態１によれば、結合ＭＳＬは、電気信号の入力端側および出力端側に電気信号を入出力する高周波用のコネクタをそれぞれ備えるようにしたので、汎用性の高いＤＣブロック回路を提供できるという効果が得られる。
【００３２】
さらに、この実施の形態１によれば、ＤＣブロック回路８と、第１のバイアス電源電圧を有する第１の電気回路と、第１のバイアス電源電圧と異なる第２のバイアス電源電圧を有し、第１の電気回路とＤＣブロック回路８を介して電気的に接続される第２の電気回路とを備えるようにしたので、異なるバイアス電源電圧を持った複数の電気回路で構成して、高速の伝送ビットレートに対応できるという効果が得られる。
【００３３】
さらに、この実施の形態１によれば、ドライブ用の電気信号をＤＣブロック回路８へ出力する多重回路ＩＣを第１の電気回路として備えるとともに、ＤＣブロック回路８から入力される電気信号にしたがって、ＬＤ９からの連続波光信号を強度変調光信号として出力するドライバを第２の電気回路として備えるようにしたので、異なるバイアス電源電圧を持った複数の電気回路で構成して、高速の伝送ビットレートに対応できるという効果が得られる。
なお、この実施の形態１では、ＥＡ変調器内部にドライバが内包される場合について説明したが、この発明はこれに限定されるものではなく、ＥＡ変調器の外部にドライバが存在しても良い。
【００３４】
さらに、この実施の形態１によれば、強度変調光信号を受光して振幅変調電気信号に光−電気変換するプリアンプ内蔵フォトダイオードを第１の電気回路として備えると共に、振幅変調電気信号を分離処理するデマルチプレクサを第２の電気回路として備えるようにしたので、異なるバイアス電源電圧を持った複数の電気回路で構成して、高速の伝送ビットレートに対応できるという効果が得られる。
【００３５】
実施の形態２．
図４は、この発明の実施の形態２によるＤＣブロック回路の構成例を示す図である。また、図４（ａ）は、実施の形態２の上面図、図４（ｂ）は、上面図のＡ−Ａ’における断面図、図４（ｃ）はキャパシタを外した上面図、図４（ｄ）は、キャパシタを外した上面図のＢ−Ｂ’における断面図である。図において、実施の形態１と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００３６】
この実施の形態２は、単層の誘電体基板１上の結合ＭＳＬ３の線路上に一対のチップキャパシタ７を装荷し、チップキャパシタ７と結合ＭＳＬ３の線路幅が同程度の場合における発明の実施の形態を示すものであり、チップキャパシタ７の装荷部は、結合ＭＳＬ３の線路の間隔を所定量だけ大きくして、結合ＭＳＬ３の線路間の結合を弱めることにより、チップキャパシタ７の側面間の浮遊容量を相殺するように設定する。
【００３７】
この実施の形態２によれば、チップキャパシタ側面間の浮遊容量を相殺するように設定したので、反射特性と通過損失特性とを広帯域に渡って良好にすることができ、ＤＣブロック回路と結合ＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００３８】
実施の形態３．
図５は、この発明の実施の形態１によるＤＣブロック回路の単相ＭＳＬ４の一部を例示する、単相ＭＳＬ接続によるＤＣブロック例を示す図である。また、図５（ａ）は、例示例の上面図、図５（ｂ）は、上面図のＡ−Ａ’における断面図、図５（ｃ）は、キャパシタを外した上面図、図５（ｄ）は、キャパシタを外した上面図のＢ−Ｂ’における断面図である。図において、実施の形態１または２と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００３９】
この例示例では、単相ＭＳＬ４にギャップ６を設け、このギャップ６の上からチップキャパシタ７をハンダ付け等で装荷している。この例示例では、チップキャパシタ７の幅を単相ＭＳＬ４の幅と同等としているので、チップキャパシタ７の装荷前後において、地導体（ＧＮＤパターン）２とチップキャパシタ７の底面間の容量はほとんど変化せず、この点においてはインピーダンス不整合が生じない。
【００４０】
しかしながら、断面図で示すように地導体（ＧＮＤパターン）２とチップキャパシタ７間で生じる浮遊容量は、チップキャパシタ７の装荷前の単相ＭＳＬ４のエッジ近傍で生じる浮遊容量より大きいため、周波数が高くなるほど並列Ｃによるインピーダンス不整合が増大するという問題があった。
【００４１】
この例示例では、以上のように構成されているため、使用周波数帯が高くなるほど、並列Ｃ成分によるインピーダンス不整合が増大する。特に、４０Ｇｂｐｓのような高速の信号伝送では、上記インピーダンス不整合による反射のため、伝送する信号波形の品質劣化が問題となる。
【００４２】
図６は、図５の例示例の問題に着目して導出された、この発明の実施の形態３によるＤＣブロック回路の構成例を示す図である。また、図６（ａ）は、実施の形態３の上面図、図６（ｂ）は、上面図のＡ−Ａ’における断面図、図６（ｃ）は、キャパシタを外した上面図、図６（ｄ）は、基板裏面のＧＮＤパターン図である。図において、実施の形態１または２と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００４３】
この実施の形態３は、単層の誘電体基板１上の単相ＭＳＬ４上にチップキャパシタ７を装荷する場合における発明の実施の形態を示すものであり、図６に示した様に、チップキャパシタ７の両脇の裏面にある地導体（ＧＮＤパターン）２において、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設けている。
この切り欠き１３を両側裏面に設けたことにより、チップキャパシタ７の側面から地導体（ＧＮＤパターン）２に対して発生する浮遊容量の電界成分が低減される。
【００４４】
この実施の形態３によれば、チップキャパシタ側面と地導体（ＧＮＤパターン）間で発生する浮遊容量を低減できるので、反射特性と通過損失特性とを広帯域に渡って良好にすることができ、ＤＣブロック回路とＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００４５】
実施の形態４．
図７は、この発明の実施の形態４によるＤＣブロック回路の構成例を示す図である。また、図７（ａ）は、実施の形態４の上面図、図７（ｂ）は、上面図のＡ−Ａ’における断面図、図７（ｃ）は、上面図のＢ−Ｂ’における断面図、図７（ｄ）は、キャパシタを外した上面図である。図において、実施の形態１乃至３と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００４６】
この実施の形態４は、単層の誘電体基板１上の単相コプレーナ線路１４上にチップキャパシタ７を装荷する場合における発明の実施の形態を示すものであり、図７に示した様にチップキャパシタ７の両脇の表層ＧＮＤパターン１５に所定量の切り欠き１３を設けている。
【００４７】
この実施の形態４によれば、チップキャパシタ７の側面と表層ＧＮＤパターン１５間で発生する浮遊容量を低減できるので、ＤＣブロック回路とコプレーナ線路のインピーダンス整合を図ることができるという効果が得られる。
【００４８】
実施の形態５．
図８は、この発明の実施の形態５によるＤＣブロック回路の構成例を示す図である。また、図８（ａ）は、実施の形態５の上面図、図８（ｂ）は、上面図のＡ−Ａ’における断面図、図８（ｃ）は、上面図のＢ−Ｂ’における断面図、図８（ｄ）は、キャパシタを外した上面図である。図において、実施の形態１乃至４と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００４９】
この実施の形態５は、単層の誘電体基板１上の単相グラウンデッドコプレーナ（以下、ＧＣＰＷ）１６の線路上のギャップ６上にチップキャパシタ７を装荷し、ＧＣＰＷ１６の信号線路と表層ＧＮＤパターン１５の結合が比較的強い場合における発明の実施の形態を示すものであり、図８に示した様にチップキャパシタ７の両脇の表層ＧＮＤパターン１５に所定量の切り欠き１３を設けている。なお、表層ＧＮＤパターン１５と裏面ＧＮＤパターン２間は、図示の様にスルーホール１７で接続されている。
【００５０】
この実施の形態５によれば、チップキャパシタの側面とＧＮＤパターン間で発生する浮遊容量を低減できるので、ＤＣブロック回路とＧＣＰＷ１４の線路のインピーダンス整合をより強く図ることができるという効果が得られる。
【００５１】
実施の形態６．
図９は、この発明の実施の形態６によるＤＣブロック回路の構成例を示す図である。また、図９（ａ）は、実施の形態６の上面図、図９（ｂ）は、上面図のＡ−Ａ’における断面図、図９（ｃ）は、上面図のＢ−Ｂ’における断面図、図９（ｄ）は、キャパシタを外した上面図、図９（ｅ）は、基板裏面のＧＮＤパターン図である。図において、実施の形態１乃至５と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００５２】
この実施の形態６は、単層の誘電体基板１上のＧＣＰＷ１６の線路上にチップキャパシタ７を装荷し、ＧＣＰＷ１６の信号線路と表層ＧＮＤパターン１５の結合が比較的弱い場合における発明の実施の形態を示すものであり、図９に示した様にチップキャパシタ７の両脇の裏面ＧＮＤパターン２において、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設けている。
【００５３】
この実施の形態６によれば、チップキャパシタの側面とＧＮＤパターン間で発生する浮遊容量を低減できるので、ＤＣブロック回路とＧＣＰＷ１４線路のインピーダンス整合をより強く図ることができるという効果が得られる。
【００５４】
実施の形態７．
図１０は、この発明の実施の形態７によるＤＣブロック回路の構成例を示す図である。また、図１０（ａ）は、実施の形態７の上面図、図１０（ｂ）は、上面図のＡ−Ａ’における断面図、図１０（ｃ）は、キャパシタを外した上面図、図１０（ｄ）は、基板裏面のＧＮＤパターン図である。図において、実施の形態１乃至６と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００５５】
この実施の形態７は、基板の裏面ＧＮＤパターン２の面が金属シャシ１８と接する単層の誘電体基板１上のＧＣＰＷ１６の線路上にチップキャパシタ７を装荷し、ＧＣＰＷ１６の信号線路と表層ＧＮＤパターン１５の結合が比較的弱い場合における発明の実施の形態を示すものであり、図１０に示した様にチップキャパシタ７の両脇の裏面ＧＮＤパターン２に所定量の切り欠き１３を設け、さらに、この切り欠き１３と同形状でかつ所定の深さの彫り込みを裏面ＧＮＤパターン２の切り欠き１３と同位置に設けているものである。
【００５６】
この実施の形態７によれば、チップキャパシタの側面とＧＮＤパターン間で発生する浮遊容量を低減できるので、ＤＣブロック回路とＧＣＰＷ線路のインピーダンス整合をより強く図ることができるという効果が得られる。
【００５７】
実施の形態８．
図１１は、この発明の実施の形態８によるＤＣブロック回路の構成例を示す図である。また、図１１（ａ）は、実施の形態８の上面図、図１１（ｂ）は、上面図のＡ−Ａ’における断面図、図１１（ｃ）は、キャパシタを外した上面図、図１１（ｄ）は、基板裏面のＧＮＤパターン図である。図において、実施の形態１乃至７と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００５８】
この実施の形態８は、基板の裏面ＧＮＤパターン２の面が金属シャシ１８と接する単層の誘電体基板１上の単相ＭＳＬ４の線路上にチップキャパシタ７を装荷する場合における発明の実施の形態を示すものであり、図１１に示した様にチップキャパシタ７の両脇の裏面ＧＮＤパターン２において、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設け、さらに、この切り欠き１３と同形状でかつ所定の深さの彫り込み１９を裏面ＧＮＤパターン２の切り欠き１３と同位置に設けているものである。
【００５９】
この実施の形態８によれば、チップキャパシタの側面とＧＮＤパターン間で発生する浮遊容量を低減できるので、ＤＣブロック回路とＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００６０】
実施の形態９．
図１２は、この発明の実施の形態９によるＤＣブロック回路の構成例を示す図である。また、図１２（ａ）は、実施の形態８の上面図、図１２（ｂ）は、上面図のＡ−Ａ’における断面図、図１２（ｃ）は、キャパシタを外した上面図、図１２（ｄ）は、基板裏面のＧＮＤパターン図である。図において、実施の形態１乃至８と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００６１】
この実施の形態９は、単層の誘電体基板１上の単相ＭＳＬ４の線路上にチップキャパシタ７を装荷する場合における発明の実施の形態を示すものであり、図１２に示した様にチップキャパシタ７の両脇のＭＳＬを構成する複数の内層のＧＮＤパターンにおいて、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設けている。
【００６２】
この実施の形態９によれば、チップキャパシタの側面とＧＮＤパターン間で発生する浮遊容量を低減できるので、ＤＣブロック回路とＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００６３】
実施の形態１０．
図１３は、この発明の実施の形態９によるＤＣブロック回路の構成例を示す図である。また、図１３（ａ）は、実施の形態８の上面図、図１３（ｂ）は、上面図のＡ−Ａ’における断面図、図１３（ｃ）は、キャパシタを外した上面図、図１３（ｄ）は、基板裏面のＧＮＤパターン図である。図において、実施の形態１乃至９と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００６４】
この実施の形態１０は、単層の誘電体基板１上の単相ＭＳＬ４の線路上にチップキャパシタ７を装荷する場合における発明の実施の形態を示すものであり、図１３に示した様にチップキャパシタ７の両脇のＭＳＬを構成する複数の内層において最上層（図１３（ｂ）での上側）のＧＮＤパターンのみに、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設けているものである。
【００６５】
この実施の形態１０によれば、チップキャパシタの側面とＧＮＤパターン間で発生する浮遊容量を低減できるので、ＤＣブロック回路とＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００６６】
実施の形態１１．
図１４は、この発明の実施の形態１１によるＤＣブロック回路の構成例を示す図である。また、図１４（ａ）は、実施の形態８の上面図、図１４（ｂ）は、上面図のＡ−Ａ’における断面図、図１４（ｃ）は、キャパシタを外した上面図である。図において、実施の形態１乃至１０と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００６７】
この実施の形態１１は、実施の形態１に示した構成例において、図１４に示した様に、単層の誘電体基板１上に装荷した各々のチップキャパシタ７の両脇の裏面ＧＮＤパターン２において、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設け、チップキャパシタ７の側面とＧＮＤパターン２間で発生する浮遊容量を低減するものである。
【００６８】
この実施の形態１１によれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路と結合ＭＳＬのインピーダンス整合を図ることができるという効果が得られる。
【００６９】
実施の形態１２．
図１５は、この発明の実施の形態１２によるＤＣブロック回路の構成例を示す図である。また、図１５（ａ）は、実施の形態８の上面図、図１５（ｂ）は、上面図のＡ−Ａ’における断面図、図１５（ｃ）は、キャパシタを外した上面図である。図において、実施の形態１乃至１１と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００７０】
この実施の形態１２は、実施の形態１に示した構成例において、基板裏面のＧＮＤパターン２が金属シャシ１８と接している場合、図１５に示した様に単層ＳＭＬ４の線路上に装荷した各々のチップキャパシタ７の両脇の裏面ＧＮＤパターン２において、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設け、さらに、この切り欠き１３と同形状でかつ所定の深さの彫り込み１９を上記裏面ＧＮＤパターン２の切り欠き１３と同位置に設けて、チップキャパシタ７の側面とＧＮＤパターン２間で発生する浮遊容量を低減するものである。
【００７１】
この実施の形態１２によれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路と結合差動ＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００７２】
実施の形態１３．
図１６は、この発明の実施の形態１３によるＤＣブロック回路の構成例を示す図である。また、図１６（ａ）は、実施の形態８の上面図、図１６（ｂ）は、上面図のＡ−Ａ’における断面図、図１６（ｃ）は、キャパシタを外した上面図である。図において、実施の形態１乃至１２と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００７３】
この実施の形態１３は、実施の形態１に示した構成例において、多層基板２０上に結合ＭＳＬの線路が構成されている場合、図１６に示した様に単層ＳＭＬ４の線路上に装荷した各々のチップキャパシタ７の両脇の内層ＧＮＤパターン２において、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設け、チップキャパシタ７の側面とＧＮＤパターン２間で発生する浮遊容量を低減するものである。
【００７４】
この実施の形態１３によれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路と結合差動ＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００７５】
実施の形態１４．
図１７は、この発明の実施の形態１４によるＤＣブロック回路の構成例を示す図である。また、図１７（ａ）は、実施の形態１４の上面図、図１７（ｂ）は、上面図のＡ−Ａ’における断面図、図１７（ｃ）は、キャパシタを外した上面図である。図において、実施の形態１乃至１３と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００７６】
この実施の形態１４は、実施の形態１３に示した構成例において、図１７に示した様に多層基板２０上に結合ＭＳＬの線路が構成されている場合、単層ＳＭＬ４の線路上に装荷した各々のチップキャパシタ７の両脇の内層の最上位層（図１７（ｂ）での上側）のＧＮＤパターン２のみに、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設け、チップキャパシタ７の側面とＧＮＤパターン２間で発生する浮遊容量を低減するものである。
【００７７】
この実施の形態１４によれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路と結合差動ＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００７８】
実施の形態１５．
図１８は、この発明の実施の形態１４によるＤＣブロック回路の構成例を示す図である。また、図１８（ａ）は、実施の形態１４の上面図、図１８（ｂ）は、上面図のＡ−Ａ’における断面図、図１８（ｃ）は、キャパシタを外した上面図である。図において、実施の形態１乃至１４と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００７９】
この実施の形態１５は、実施の形態１に示した構成例において、結合ＭＳＬ３の線路を単相ＭＳＬ４の線路へ変換した後、この単相ＭＳＬ４の線路幅がチップキャパシタ７の幅の２倍程度以上ある場合における発明の実施の形態を示すものであり、各々の単相ＭＳＬ４の線路上に複数個のチップキャパシタを装荷した構成として、チップキャパシタ７の容量を大きくすることが可能としている。
このチップキャパシタ７については、前述したとおり、単相ＭＳＬ４を構成する誘電体基板の法線方向すなわち縦方向あるいは線路幅方向すなわち横方向に対して、２個以上のチップキャパシタを積層した場合でも構わない。また、チップキャパシタ７を２個の場合に、夫々高周波用および低周波用として使用することも可能である。
【００８０】
すなわち、チップキャパシタを２個並列に装荷したことにより、容量倍増による低周波領域での通過特性が改善されると共に、直列インダクタ（Ｌ）成分の半減による高周波領域での通過特性も改善される。
この実施の形態１５によれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路の高周波特性を改善することができるという効果が得られる。
【００８１】
実施の形態１６．
図１９は、この発明の実施の形態１５によるＤＣブロック回路の構成例を示す図である。また、図１９（ａ）は、実施の形態１４の上面図、図１９（ｂ）は、上面図のＡ−Ａ’における断面図、図１９（ｃ）は、キャパシタを外した上面図である。図において、実施の形態１乃至１５と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００８２】
この実施の形態１６は、実施の形態１５に示した構成例において、図１９に示した様に単相ＭＳＬ４の線路上に装荷した各々のチップキャパシタ７の両脇の裏面ＧＮＤパターン２において、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設け、チップキャパシタ７の側面とＧＮＤパターン２間で発生する浮遊容量を低減するものである。
【００８３】
この実施の形態１６によれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路と結合差動ＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００８４】
実施の形態１７．
図２０は、この発明の実施の形態１７によるＤＣブロック回路の構成例を示す図である。また、図２０（ａ）は、実施の形態１７の上面図、図２０（ｂ）は、上面図のＡ−Ａ’における断面図、図２０（ｃ）は、キャパシタを外した上面図である。図において、実施の形態１乃至１６と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００８５】
この実施の形態１７は、実施の形態１６に示した構成例において、図２０に示した様に基板裏面のＧＮＤパターン２が金属シャシ１８と接している場合、単相ＭＳＬ４の線路上に装荷した各々のチップキャパシタ７の両脇の裏面ＧＮＤパターン２において、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設け、さらに、この切り欠き１３と同形状でかつ所定の深さの彫り込み１９を上記裏面ＧＮＤパターン２の切り欠き１３と同位置に設けて、チップキャパシタ７の側面とＧＮＤパターン２間で発生する浮遊容量を低減するものである。
【００８６】
この実施の形態１７によれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路と結合差動ＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００８７】
実施の形態１８．
図２１は、この発明の実施の形態１８によるＤＣブロック回路の構成例を示す図である。また、図２１（ａ）は、実施の形態１７の上面図、図２１（ｂ）は、上面図のＡ−Ａ’における断面図、図２１（ｃ）は、キャパシタを外した上面図である。図において、実施の形態１乃至１７と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００８８】
この実施の形態１８は、実施の形態１６に示した構成例において、多層基板２０上に結合差動線路が構成されている場合、図２１に示した様に単相ＭＳＬ４の線路上に装荷した各々のチップキャパシタ７の両脇の内層ＧＮＤパターン２において、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設け、チップキャパシタ７の側面とＧＮＤパターン２間で発生する浮遊容量を低減する。
【００８９】
この実施の形態１８によれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路と結合差動ＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００９０】
実施の形態１９．
図２２は、この発明の実施の形態１９によるＤＣブロック回路の構成例を示す図である。また、図２２（ａ）は、実施の形態１７の上面図、図２２（ｂ）は、上面図のＡ−Ａ’における断面図、図２２（ｃ）は、キャパシタを外した上面図である。図において、実施の形態１乃至１８と同一または相当部分には同一符号を付してあるので、説明は省略する。
【００９１】
この実施の形態１９は、実施の形態１８に示した構成例において、多層基板２０上に結合差動線路が構成されている場合、図２２に示した様に単相ＭＳＬ４の線路上に装荷した各々のチップキャパシタ７の両脇の内層の最上位層（図２２（ｂ）での上側）のＧＮＤパターン２のみに、単相ＭＳＬ４の投影面を挟む領域でかつチップキャパシタ７の投影面に近接するように、所定量の切り欠き１３を設け、チップキャパシタ７の側面とＧＮＤパターン２間で発生する浮遊容量を低減するものである。
【００９２】
この実施の形態１９よれば、反射特性と通過損失特性とをともに広帯域に渡って良好にすることができ、ＤＣブロック回路と結合差動ＭＳＬ線路のインピーダンス整合を図ることができるという効果が得られる。
【００９３】
【発明の効果】
この発明は、反射特性と通過損失特性を良好にすることができ、ＤＣブロック回路と結合ＭＳＬのインピーダンス不整合を低減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤＣブロック回路の構成例を示す図である。
【図２】この発明の実施の形態１によるＤＣブロック回路に係わる比較例を示す図である。
【図３】この発明の実施の形態１による通信装置の構成例を示す図である。
【図４】この発明の実施の形態２によるＤＣブロック回路に係わる比較例を示す図である。
【図５】この発明のＤＣブロック回路の単相ＭＳＬの一部を例示例を示す図である。
【図６】この発明の実施の形態３によるＤＣブロック回路の構成例を示す図である。
【図７】この発明の実施の形態４によるＤＣブロック回路の構成例を示す図である。
【図８】この発明の実施の形態５によるＤＣブロック回路の構成例を示す図である。
【図９】この発明の実施の形態６によるＤＣブロック回路の構成例を示す図である。
【図１０】この発明の実施の形態７によるＤＣブロック回路の構成例を示す図である。
【図１１】この発明の実施の形態８によるＤＣブロック回路の構成例を示す図である。
【図１２】この発明の実施の形態９によるＤＣブロック回路の構成例を示す図である。
【図１３】この発明の実施の形態１０によるＤＣブロック回路の構成例を示す図である。
【図１４】この発明の実施の形態１１によるＤＣブロック回路の構成例を示す図である。
【図１５】この発明の実施の形態１２によるＤＣブロック回路の構成例を示す図である。
【図１６】この発明の実施の形態１３によるＤＣブロック回路の構成例を示す図である。
【図１７】この発明の実施の形態１４によるＤＣブロック回路の構成例を示す図である。
【図１８】この発明の実施の形態１５によるＤＣブロック回路の構成例を示す図である。
【図１９】この発明の実施の形態１６によるＤＣブロック回路の構成例を示す図である。
【図２０】この発明の実施の形態１７によるＤＣブロック回路の構成例を示す図である。
【図２１】この発明の実施の形態１８によるＤＣブロック回路の構成例を示す図である。
【図２２】この発明の実施の形態１９によるＤＣブロック回路の構成例を示す図である。
【符号の説明】
１　誘電体基板、２　地導体（ＧＮＤパターン）、
３　差動マイクロストリップ線路（結合ＭＳＬ）、
４　単相マイクロストリップ線路（単相ＭＳＬ）、５　差動単相変換部、
６　ギャップ、７　チップキャパシタ、８　ＤＣブロック回路、
９　ＬＤ（レーザダイオード）、１０　多重回路ＩＣパッケージ、
１１　ドライバ内蔵ＥＡ変調器、１２　接続部、
１２ａ、１２ｂ　フィードスルー、１３　切り欠き、１４　コプレーナ線路、
１５　表層ＧＮＤパターン、１６　グランデッドコプレーナ線路（ＧＣＰＷ）、
１７　スルーホール、１８　金属シャシ、１９　彫り込み、２０　多層基板

Claims

誘電体基板と、
この誘電体基板の一方の面に実装された、一対の第１の差動マイクロストリップ線路と、
差動から単相に変換する第１の差動単相変換部を介して、上記第１の差動マイクロストリップ線路の一方の線路に夫々接続され、上記第１の差動マイクロストリップ線路より広い線路幅を有して、夫々の線路途中に所定の間隔のギャップ部を有し、夫々の線路同士が所定の間隔で互いに離隔して配設される、第１、第２の単相マイクロストリップ線路と、
この第１、第２の単相マイクロストリップ線路のギャップ部を跨ぐように装荷されるチップキャパシタと、
単相から差動に変換する第２の差動単相変換部を介して、上記第１、第２の単相マイクロストリップ線路に夫々接続される、一対の第２の差動マイクロストリップ線路と、
上記誘電体基板のもう一方の面に実装される地導体と、
を備えたことを特徴とするＤＣブロック回路。
上記第１、第２の単相マイクロストリップ線路同士の間隔は、上記第１、第２の差動マイクロストリップ線路同士の間隔よりも離隔幅が大きく、上記第１の差動マイクロストリップ線路から上記第１の単相マイクロストリップ線路または上記第２の単相マイクロストリップ線路を介して上記第２の差動マイクロストリップ線路に至る、マイクロストリップ線路系の２つの線路長が略同一であることを特徴とする、請求項１に記載のＤＣブロック回路。
上記第１、第２の単相マイクロストリップ線路の投影面を挟む領域でかつ上記チップキャパシタの投影面に近接するように、上記地導体に所定の大きさを有する切り欠き部を設けたことを特徴とする、請求項１または請求項２に記載のＤＣブロック回路。
上記地導体を挟むようにして、上記誘電体基板の反対面に金属シャシを実装すると共に、
この金属シャシに上記切り欠き部と略同形状で、所定の深さを有する彫り込み部を上記切り欠き部と略同一箇所に設けたことを特徴とする、請求項１乃至請求項３のいずれか１項に記載のＤＣブロック回路。
上記誘電体基板と上記切り欠き部を有する上記地導体の一組を複数段に重畳するようにした多層構造とすることを特徴とする、請求項１乃至請求項４のいずれか１項に記載のＤＣブロック回路。
上記多層構造のうち、上記単相マイクロストリップ線路側にある上記誘電体基板と上記切り欠き部を有する上記地導体の一組のみに上記切り欠き部を設けたことを特徴とする、請求項５に記載のＤＣブロック回路。
誘電体基板と、
この誘電体基板の一方の面に実装された、線路途中に所定の間隔のギャップ部を有し、一対の差動マイクロストリップ線路と、
この一対の差動マイクロストリップ線路のギャップ部を跨ぐように装荷されるチップキャパシタと、
上記誘電体基板のもう一方の面に実装される地導体と、
を備え、
上記ギャップ部同士の離隔間隔が上記差動マイクロストリップ線路同士の離隔間隔よりも大きいことを特徴とするＤＣブロック回路。
誘電体基板と、
この誘電体基板の一方の面に実装された、線路途中に所定の間隔のギャップ部を有する単相マイクロストリップ線路と、
この単相マイクロストリップ線路のギャップ部を跨ぐように装荷されるチップキャパシタと、
上記誘電体基板のもう一方の面に実装される地導体と、
を備え、
上記単相マイクロストリップ線路の投影面を挟む領域でかつ上記チップキャパシタの投影面に近接するように、上記地導体に所定の大きさを有する切り欠き部を設けたことを特徴とするＤＣブロック回路。
上記地導体を挟むようにして、上記誘電体基板の反対面に金属シャシを実装すると共に、
この金属シャシに上記切り欠き部と略同形状で、所定の深さを有する彫り込み部を上記切り欠き部と略同一箇所に設けたことを特徴とする、請求項８に記載のＤＣブロック回路。
上記誘電体基板と上記切り欠き部を有する上記地導体の一組を複数段に重畳するようにした多層構造とすることを特徴とする、請求項８または請求項９に記載のＤＣブロック回路。
上記多層構造のうち、上記単相マイクロストリップ線路側にある上記誘電体基板と上記切り欠き部を有する上記地導体の一組のみに上記切り欠き部を設けたことを特徴とする、請求項８乃至請求項１０のいずれか１項に記載のＤＣブロック回路。
誘電体基板と、
この誘電体基板の一方の面に実装された、線路途中に所定の間隔のギャップ部を有する単相マイクロストリップ線路と、
この単相マイクロストリップ線路のギャップ部を跨ぐように装荷されるチップキャパシタと、
上記誘電体基板において上記単相マイクロストリップ線路と同一面側に実装され、上記単相マイクロストリップ線路の両側に所定の間隔で離隔する地導体と、を備え、
上記チップキャパシタの両側面に近接するように、上記地導体に所定の大きさを有する切り欠き部を設けたことを特徴とするＤＣブロック回路。
上記誘電体基板において上記単相マイクロストリップ線路と反対面側に実装され、上記地導体と複数のスルーホールを介して接続される新たな地導体を設けたことを特徴とする、請求項１２に記載のＤＣブロック回路。
上記単相マイクロストリップ線路の投影面を挟む領域でかつ上記チップキャパシタの投影面に近接するように、上記新たな地導体に所定の大きさを有する切り欠き部を設けたことを特徴とする、請求項１２または請求項１３に記載のＤＣブロック回路。
上記新たな地導体において、上記誘電体基板とは反対面に金属シャシを実装すると共に、
この金属シャシに上記切り欠き部と略同形状で、所定の深さを有する彫り込み部を上記切り欠き部と略同一箇所に設けたことを特徴とする、請求項１２乃至請求項１４のいずれか１項に記載のＤＣブロック回路。
上記単相マイクロストリップ線路の線路幅が略２倍である、請求項１乃至請求項１５のいずれか１項に記載のＤＣブロック回路。
上記略２倍の単相マイクロストリップ線路上に装荷するチップキャパシタが２個である、請求項１乃至請求項１６のいずれか１項に記載のＤＣブロック回路。
上記略２倍の単相マイクロストリップ線路上に装荷する２個のチップキャパシタが上記略２倍の単相マイクロストリップ線路の線路長に対して、並列または直列に接続される、請求項１乃至請求項１７のいずれか１項に記載のＤＣブロック回路。
結合の弱い箇所に上記チップキャパシタまたはチップ型素子を設けることを特徴とする、請求項１乃至請求項１８のいずれか１項に記載のＤＣブロック回路。
請求項１乃至請求項１９のいずれか１項に記載のＤＣブロック回路と、
このＤＣブロック回路の一端に設けられた第１の電気回路と、
上記ＤＣブロック回路の他端に設けられた第２の電気回路を有し、
この第２の電気回路は上記第１の電気回路とは異なるバイアス電源電圧を有することを特徴とする通信装置。