JPH1186547A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 データアクセス／データホールドタイムのデ
ータサイクル依存性のない出力制御信号のタイミング制
御を容易にしたデータ出力回路を有する半導体集積回路
装置を提供する。 【解決手段】 この出力回路は、データが入力される第
１のデータ転送回路１４と、データバースト中はこの第
１のデータ転送回路の出力が入力され、バースト終了後
はＨｉＺデータが入力されるイコライズ回路１５と、イ
コライズ回路に接続される第２のデータ転送回路１６
と、第２のデータ転送回路の出力が入力され出力バッフ
ァ１３とからなる。これは、“０”、“１”、“ＨｉＺ
の各データがすべてアウトクロックＯＵＴＣＬＫ（ＢＯ
ＵＴＣＬＫ）を受けて出力されるため“ＨｉＺ”出力時
はデータ転送パスをイコライズする。つまりすべてのデ
ータがアウトクロックに同期して出力される。
ータサイクル依存性のない出力制御信号のタイミング制
御を容易にしたデータ出力回路を有する半導体集積回路
装置を提供する。 【解決手段】 この出力回路は、データが入力される第
１のデータ転送回路１４と、データバースト中はこの第
１のデータ転送回路の出力が入力され、バースト終了後
はＨｉＺデータが入力されるイコライズ回路１５と、イ
コライズ回路に接続される第２のデータ転送回路１６
と、第２のデータ転送回路の出力が入力され出力バッフ
ァ１３とからなる。これは、“０”、“１”、“ＨｉＺ
の各データがすべてアウトクロックＯＵＴＣＬＫ（ＢＯ
ＵＴＣＬＫ）を受けて出力されるため“ＨｉＺ”出力時
はデータ転送パスをイコライズする。つまりすべてのデ
ータがアウトクロックに同期して出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、とくに出力制御信号のタイミング制御を容易
にするＤＲＡＭやクロック同期型ＤＲＡＭなどの半導体
メモリに関するものである。
置に係り、とくに出力制御信号のタイミング制御を容易
にするＤＲＡＭやクロック同期型ＤＲＡＭなどの半導体
メモリに関するものである。
【０００２】
【従来の技術】半導体基板に形成された半導体集積回路
装置、例えば、半導体メモリは、記憶の最小単位メモリ
セルを中心に構成されている。メモリセル部３は、図１
８にも示されているようにマトリックス状に配置されて
メモリセルアレイを構成しており、行方向のメモリセル
を選択するワード線及び列方向のメモリセルを選択する
ビット線を備えている。半導体メモリには、さらに、行
アドレス入力信号を受けてワード線を選択する行デコー
ダ（ローデコーダ）及び列アドレス入力信号を受けてビ
ット線を選択する列デコーダ（カラムデコーダ）が接続
されている。その他にビット線に転送されたアクセスさ
れたメモリセルの情報を増幅するセンスアンプを備えて
おり、半導体メモリは、これらを基本構成としている。
ＤＲＡＭやクロック同期型ＤＲＡＭの信号の流れは、ア
ドレス信号を行と列の選択信号に同期して入力端子から
時分割的に入力し、それぞれ行アドレスバッファ、列ア
ドレスバッファのアドレスバッファにラッチする。行デ
コーダでワード線を選択駆動してメモリセルをアクセス
する。アクセスされたメモリセルの情報は、ビット線
（データ線）に転送され、これをセンスアンプで増幅す
ると同時にメモリセルへ情報の再書き込みを行う。次
に、列デコーダでセンスアンプの出力を選択し、この選
択された情報がビット線を経て出力回路へ転送される。
これら一連の動作は、メモリセル情報の破壊を防ぐため
に、内部同期信号で制御され、定められた順序、タイミ
ングで実行される。
装置、例えば、半導体メモリは、記憶の最小単位メモリ
セルを中心に構成されている。メモリセル部３は、図１
８にも示されているようにマトリックス状に配置されて
メモリセルアレイを構成しており、行方向のメモリセル
を選択するワード線及び列方向のメモリセルを選択する
ビット線を備えている。半導体メモリには、さらに、行
アドレス入力信号を受けてワード線を選択する行デコー
ダ（ローデコーダ）及び列アドレス入力信号を受けてビ
ット線を選択する列デコーダ（カラムデコーダ）が接続
されている。その他にビット線に転送されたアクセスさ
れたメモリセルの情報を増幅するセンスアンプを備えて
おり、半導体メモリは、これらを基本構成としている。
ＤＲＡＭやクロック同期型ＤＲＡＭの信号の流れは、ア
ドレス信号を行と列の選択信号に同期して入力端子から
時分割的に入力し、それぞれ行アドレスバッファ、列ア
ドレスバッファのアドレスバッファにラッチする。行デ
コーダでワード線を選択駆動してメモリセルをアクセス
する。アクセスされたメモリセルの情報は、ビット線
（データ線）に転送され、これをセンスアンプで増幅す
ると同時にメモリセルへ情報の再書き込みを行う。次
に、列デコーダでセンスアンプの出力を選択し、この選
択された情報がビット線を経て出力回路へ転送される。
これら一連の動作は、メモリセル情報の破壊を防ぐため
に、内部同期信号で制御され、定められた順序、タイミ
ングで実行される。
【０００３】図１８は、従来の半導体メモリ（クロック
同期型ＤＲＡＭ）のシステムブロック図である。半導体
メモリは、前述した基本構成（メモリセル部）３の他
に、外部からの入力信号を受け入れる入力受信部１、制
御回路部２及びデータ出力回路部４を備えている。デー
タ出力回路部４のデータ出力回路に入力されるデータ
は、制御回路部２から供給される制御信号によりデータ
転送され、出力端子ＤＱを通って外部に出力される。次
に、従来のデータ出力回路について説明する。図１３
は、従来技術によるシンクロナスＤＲＡＭのデータ出力
回路、図１４は、Ｌａｔｅｎｃｙ（以下、ＣＬという）
＝３、バースト長（以下、ＢＬという）＝４、データパ
ターン“０１０１”の場合における図１３のデータ出力
回路の動作波形である。従来のデータ出力回路は、ソー
スが電源電圧に接続されたＰＭＯＳトランジスタ５及び
ソースが接地され、ドレインが前記ＰＭＯＳトランジス
タ５のドレインに接続されたＮＭＯＳトランジスタ６か
らなる出力バッファを有している。ＰＭＯＳトランジス
タ５のドレインとＮＭＯＳトランジスタ６のドレインと
は出力端子ＤＱに繋がっている。
同期型ＤＲＡＭ）のシステムブロック図である。半導体
メモリは、前述した基本構成（メモリセル部）３の他
に、外部からの入力信号を受け入れる入力受信部１、制
御回路部２及びデータ出力回路部４を備えている。デー
タ出力回路部４のデータ出力回路に入力されるデータ
は、制御回路部２から供給される制御信号によりデータ
転送され、出力端子ＤＱを通って外部に出力される。次
に、従来のデータ出力回路について説明する。図１３
は、従来技術によるシンクロナスＤＲＡＭのデータ出力
回路、図１４は、Ｌａｔｅｎｃｙ（以下、ＣＬという）
＝３、バースト長（以下、ＢＬという）＝４、データパ
ターン“０１０１”の場合における図１３のデータ出力
回路の動作波形である。従来のデータ出力回路は、ソー
スが電源電圧に接続されたＰＭＯＳトランジスタ５及び
ソースが接地され、ドレインが前記ＰＭＯＳトランジス
タ５のドレインに接続されたＮＭＯＳトランジスタ６か
らなる出力バッファを有している。ＰＭＯＳトランジス
タ５のドレインとＮＭＯＳトランジスタ６のドレインと
は出力端子ＤＱに繋がっている。
【０００４】ＰＭＯＳトランジスタ５のゲートにはイン
バータ２２の出力が接続されており、インバータ２２の
入力は、クロックインバータ４１の出力に接続されてい
る。クロックインバータ４１の入力は、インバータ２４
の出力に接続されている。インバータ２４にはリード信
号ＲＤが入力される。インバータ２２とＰＭＯＳトラン
ジスタ５のゲート間のノード＃３にＰＭＯＳトランジス
タ９のドレインが接続されている。ＰＭＯＳトランジス
タ９のソースは電源に接続され、ゲートはインバータ２
１の出力に接続されている。インバータ２１にはイコラ
イズ信号ＥＱが入力される。クロックインバータは、図
１５に示すようにクロックＣＬＫ及びその逆相信号ＢＣ
ＬＫで駆動される１対のＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタがインバータに付加された構成になっ
ている。ＮＭＯＳトランジスタ６のゲートにはインバー
タ２３の出力が接続されており、インバータ２３の入力
は、クロックインバータ４１の出力に接続されている。
インバータ２３とＮＭＯＳトランジスタ６のゲート間の
ノード＃４にＮＭＯＳトランジスタ１０のドレインが接
続されている。ＮＭＯＳトランジスタ１０のソースは接
地され、ゲートにはイコライズ信号ＥＱが入力されされ
る。
バータ２２の出力が接続されており、インバータ２２の
入力は、クロックインバータ４１の出力に接続されてい
る。クロックインバータ４１の入力は、インバータ２４
の出力に接続されている。インバータ２４にはリード信
号ＲＤが入力される。インバータ２２とＰＭＯＳトラン
ジスタ５のゲート間のノード＃３にＰＭＯＳトランジス
タ９のドレインが接続されている。ＰＭＯＳトランジス
タ９のソースは電源に接続され、ゲートはインバータ２
１の出力に接続されている。インバータ２１にはイコラ
イズ信号ＥＱが入力される。クロックインバータは、図
１５に示すようにクロックＣＬＫ及びその逆相信号ＢＣ
ＬＫで駆動される１対のＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタがインバータに付加された構成になっ
ている。ＮＭＯＳトランジスタ６のゲートにはインバー
タ２３の出力が接続されており、インバータ２３の入力
は、クロックインバータ４１の出力に接続されている。
インバータ２３とＮＭＯＳトランジスタ６のゲート間の
ノード＃４にＮＭＯＳトランジスタ１０のドレインが接
続されている。ＮＭＯＳトランジスタ１０のソースは接
地され、ゲートにはイコライズ信号ＥＱが入力されされ
る。
【０００５】以上のように従来のデータ出力回路は、図
１３に示す回路構成を有しているが、機能的に説明すれ
ば図１７に示すブロック図のような構成になっている。
データ出力回路は、リード信号を伝送するＲＤ線と出力
端子ＤＱ間に配置され、リード信号ＲＤを受け入れるデ
ータ転送回路１１、データ転送回路１１の出力が入力さ
れるイコライズ回路１２、イコライズ回路１２の出力が
入力される出力バッファ１３を備えている。各構成要素
１１〜１３の回路構成は、図１３に示した通りである。
このデータ出力回路に使われるデータ転送回路は、ＲＤ
線に準備されたデータを出力クロック（アウトクロッ
ク）ＯＵＴＣＬＫにより転送する回路、イコライズ回路
は、バースト時以外はデータ転送パスのインバータをオ
フさせ、データパスをイコライズする回路、出力バッフ
ァは、出力クロックＯＵＴＣＬＫあるいはイコライズ信
号ＥＱにより転送されたデータに応じて出力端子ＤＱを
“Ｈ”、“Ｌ”、“ＨｉＺ”のいずれかに駆動する回路
である。
１３に示す回路構成を有しているが、機能的に説明すれ
ば図１７に示すブロック図のような構成になっている。
データ出力回路は、リード信号を伝送するＲＤ線と出力
端子ＤＱ間に配置され、リード信号ＲＤを受け入れるデ
ータ転送回路１１、データ転送回路１１の出力が入力さ
れるイコライズ回路１２、イコライズ回路１２の出力が
入力される出力バッファ１３を備えている。各構成要素
１１〜１３の回路構成は、図１３に示した通りである。
このデータ出力回路に使われるデータ転送回路は、ＲＤ
線に準備されたデータを出力クロック（アウトクロッ
ク）ＯＵＴＣＬＫにより転送する回路、イコライズ回路
は、バースト時以外はデータ転送パスのインバータをオ
フさせ、データパスをイコライズする回路、出力バッフ
ァは、出力クロックＯＵＴＣＬＫあるいはイコライズ信
号ＥＱにより転送されたデータに応じて出力端子ＤＱを
“Ｈ”、“Ｌ”、“ＨｉＺ”のいずれかに駆動する回路
である。
【０００６】次に、図１３及び図１４を用いて従来の出
力回路の動作を説明する。リード（Ｒｅａｄ）動作時以
外は、イコライズ信号ＥＱは、“Ｈ”（ハイレベル）で
ある。この時インバータ２２、２３はオフ、トランジス
タ９、１０はオンしているので、ＰＭＯＳトランジスタ
５のゲートとインバータ２２間のノード＃３は“Ｈ”、
ＮＭＯＳトランジスタ６のゲートとインバータ２３間の
ノード＃４は“Ｌ”（ロウレベル）となり、ＰＭＯＳト
ランジスタ５とＮＭＯＳトランジスタ６がそれぞれオフ
となるので出力端子ＤＱにはＨｉＺが出力される。外部
クロックの第１のサイクルＣＬＫでリードコマンド
（Ｒｅａｄ Ｃｏｍｍａｎｄ）信号が検知されると、次
の第２のサイクルＣＬＫを受けてＲＤ及びインバータ
２４とクロックインバータ４１間のノード＃１に出力デ
ータが読み出される。この時出力クロックＯＵＴＣＬＫ
は“Ｌ”、出力クロックＯＵＴＣＬＫの逆相信号ＢＯＵ
ＴＯＵＴは“Ｈ”であり、クロックインバータ４１はオ
フ状態にある。次にＣＬＫを受けて出力クロックＯＵ
ＴＣＬＫが“Ｈ”になると、クロックインバータ４１が
オンし、ノード＃１のデータがクロックインバータ４１
とインバータ２２及びインバータ２３間のノード＃２に
転送される。一方、リードコマンド信号を受けると、イ
コライズ信号ＥＱは、ＣＬ、ＢＬに応じてデータが出力
される期間“Ｌ”になる。この間は、インバータ２２、
２３がオンし、トランジスタ９、１０はオフになるの
で、ノード＃２のデータがノード＃３及びノード＃４に
転送され、出力端子ＤＱにデータが出力される。ＢＬ分
のデータが出力されると、イコライズ信号ＥＱは“Ｈ”
に戻り、再びインバータ２２、２３はオフになり、トラ
ンジスタ９、１０はオンして、“ＨｉＺ”が出力端子Ｄ
Ｑに出力される。
力回路の動作を説明する。リード（Ｒｅａｄ）動作時以
外は、イコライズ信号ＥＱは、“Ｈ”（ハイレベル）で
ある。この時インバータ２２、２３はオフ、トランジス
タ９、１０はオンしているので、ＰＭＯＳトランジスタ
５のゲートとインバータ２２間のノード＃３は“Ｈ”、
ＮＭＯＳトランジスタ６のゲートとインバータ２３間の
ノード＃４は“Ｌ”（ロウレベル）となり、ＰＭＯＳト
ランジスタ５とＮＭＯＳトランジスタ６がそれぞれオフ
となるので出力端子ＤＱにはＨｉＺが出力される。外部
クロックの第１のサイクルＣＬＫでリードコマンド
（Ｒｅａｄ Ｃｏｍｍａｎｄ）信号が検知されると、次
の第２のサイクルＣＬＫを受けてＲＤ及びインバータ
２４とクロックインバータ４１間のノード＃１に出力デ
ータが読み出される。この時出力クロックＯＵＴＣＬＫ
は“Ｌ”、出力クロックＯＵＴＣＬＫの逆相信号ＢＯＵ
ＴＯＵＴは“Ｈ”であり、クロックインバータ４１はオ
フ状態にある。次にＣＬＫを受けて出力クロックＯＵ
ＴＣＬＫが“Ｈ”になると、クロックインバータ４１が
オンし、ノード＃１のデータがクロックインバータ４１
とインバータ２２及びインバータ２３間のノード＃２に
転送される。一方、リードコマンド信号を受けると、イ
コライズ信号ＥＱは、ＣＬ、ＢＬに応じてデータが出力
される期間“Ｌ”になる。この間は、インバータ２２、
２３がオンし、トランジスタ９、１０はオフになるの
で、ノード＃２のデータがノード＃３及びノード＃４に
転送され、出力端子ＤＱにデータが出力される。ＢＬ分
のデータが出力されると、イコライズ信号ＥＱは“Ｈ”
に戻り、再びインバータ２２、２３はオフになり、トラ
ンジスタ９、１０はオンして、“ＨｉＺ”が出力端子Ｄ
Ｑに出力される。
【０００７】
【発明が解決しようとする課題】以上説明した従来のデ
ータ出力回路には、次のような問題がある。まず第１に
データアクセスタイムｔＡＣとデータホールドタイムｔ
ＯＨが、データ／サイクルにより異なる。データアクセ
スタイムｔＡＣについて見ると、データＤ１はイコライ
ズ信号ＥＱが“Ｌ”になるのを受けて出力されるので、
データアクセスタイムｔＡＣはイコライズ信号ＥＱに律
則される。ところが、データＤ２以降は出力クロックＯ
ＵＴＣＬＫが“Ｈ”になるのを受けて出力されるので、
データアクセスタイムｔＡＣは出力クロックＯＵＴＣＬ
Ｋに律則される。従って、従来の出力回路では、データ
アクセスタイムｔＡＣがデータにより異なる。データホ
ールドタイムｔＯＨについても同様である。データＤ４
出力後、イコライズ信号ＥＱが“Ｈ”に戻ることによっ
て、出力端子ＤＱはＨｉＺを出力するので、データＤ４
のデータホールドタイムｔＯＨはイコライズ信号ＥＱに
律則される。ところが、データＤ４までは、出力クロッ
クＯＵＴＣＬＫが“Ｈ”になることにより出力されるの
で、データＤ３以前のデータのデータホールドタイムｔ
ＯＨは出力ＯＵＴＣＬＫに律則されることになり、サイ
クルによりデータホールドタイムｔＯＨにばらつきを生
じる。
ータ出力回路には、次のような問題がある。まず第１に
データアクセスタイムｔＡＣとデータホールドタイムｔ
ＯＨが、データ／サイクルにより異なる。データアクセ
スタイムｔＡＣについて見ると、データＤ１はイコライ
ズ信号ＥＱが“Ｌ”になるのを受けて出力されるので、
データアクセスタイムｔＡＣはイコライズ信号ＥＱに律
則される。ところが、データＤ２以降は出力クロックＯ
ＵＴＣＬＫが“Ｈ”になるのを受けて出力されるので、
データアクセスタイムｔＡＣは出力クロックＯＵＴＣＬ
Ｋに律則される。従って、従来の出力回路では、データ
アクセスタイムｔＡＣがデータにより異なる。データホ
ールドタイムｔＯＨについても同様である。データＤ４
出力後、イコライズ信号ＥＱが“Ｈ”に戻ることによっ
て、出力端子ＤＱはＨｉＺを出力するので、データＤ４
のデータホールドタイムｔＯＨはイコライズ信号ＥＱに
律則される。ところが、データＤ４までは、出力クロッ
クＯＵＴＣＬＫが“Ｈ”になることにより出力されるの
で、データＤ３以前のデータのデータホールドタイムｔ
ＯＨは出力ＯＵＴＣＬＫに律則されることになり、サイ
クルによりデータホールドタイムｔＯＨにばらつきを生
じる。
【０００８】第２に、従来の出力回路では、各制御信号
のタイミングを合わせる必要が有るため制御が難しくな
る。図１６に、イコライズ信号ＥＱ及び出力クロックＯ
ＵＴＣＬＫのタイミングがずれた場合の動作波形の例を
示す。図１４に示した正常動作に対し、イコライズ信号
ＥＱが“Ｌ”に落ちるタイミングが早くなると、出力ク
ロックＯＵＴＣＬＫが“Ｈ”になりノード＃２にデータ
Ｄ１が転送される前にインバータ２２、２３がオンして
インバリットなデータが出力されるようになる。これを
防ぐためには出力クロックＯＵＴＣＬＫが“Ｈ”になっ
てからイコライズ信号ＥＱが“Ｌ”になるようにすれば
良いが、マージンを取り過ぎるとデータＤ１のデータア
クセスタイムｔＡＣが遅くなるため、各信号のタイミン
グ制御が難しくなる。以下、図において、出力回路を転
送するデータは、Ｄ１、Ｄ２、Ｄ３、・・・と表示す
る。本発明は、このような事情によりなされたものであ
り、データアクセスタイム／データホールドタイムのデ
ータサイクル依存性のない出力制御信号のタイミング制
御を容易にする出力回路を有する半導体集積回路装置を
提供する。
のタイミングを合わせる必要が有るため制御が難しくな
る。図１６に、イコライズ信号ＥＱ及び出力クロックＯ
ＵＴＣＬＫのタイミングがずれた場合の動作波形の例を
示す。図１４に示した正常動作に対し、イコライズ信号
ＥＱが“Ｌ”に落ちるタイミングが早くなると、出力ク
ロックＯＵＴＣＬＫが“Ｈ”になりノード＃２にデータ
Ｄ１が転送される前にインバータ２２、２３がオンして
インバリットなデータが出力されるようになる。これを
防ぐためには出力クロックＯＵＴＣＬＫが“Ｈ”になっ
てからイコライズ信号ＥＱが“Ｌ”になるようにすれば
良いが、マージンを取り過ぎるとデータＤ１のデータア
クセスタイムｔＡＣが遅くなるため、各信号のタイミン
グ制御が難しくなる。以下、図において、出力回路を転
送するデータは、Ｄ１、Ｄ２、Ｄ３、・・・と表示す
る。本発明は、このような事情によりなされたものであ
り、データアクセスタイム／データホールドタイムのデ
ータサイクル依存性のない出力制御信号のタイミング制
御を容易にする出力回路を有する半導体集積回路装置を
提供する。
【０００９】
【課題を解決するための手段】シンクロナスＤＲＡＭの
出力回路において、“０”、“１”、“ＨｉＺ”の各デ
ータがすべて出力クロックを受けて出力されるようにす
るため“ＨｉＺ”出力時はデータ転送パスをイコライズ
する。つまり、すべてのデータが出力クロック（アウト
クロック）に同期して出力される。これによりデータア
クセスタイム／データホールドタイムのデータサイクル
依存性を無くし、出力制御信号のタイミング制御を容易
にすることができる。すなわち、本発明の半導体集積回
路装置は、メモリセルから読み出されたデータを外部に
出力するデータ出力回路と、前記データ出力回路のデー
タ転送を制御する信号を供給する手段とを備え、すべて
のデータが前記制御信号の１つであるアウトクロックに
同期して前記データ出力回路から出力されることを特徴
としている。
出力回路において、“０”、“１”、“ＨｉＺ”の各デ
ータがすべて出力クロックを受けて出力されるようにす
るため“ＨｉＺ”出力時はデータ転送パスをイコライズ
する。つまり、すべてのデータが出力クロック（アウト
クロック）に同期して出力される。これによりデータア
クセスタイム／データホールドタイムのデータサイクル
依存性を無くし、出力制御信号のタイミング制御を容易
にすることができる。すなわち、本発明の半導体集積回
路装置は、メモリセルから読み出されたデータを外部に
出力するデータ出力回路と、前記データ出力回路のデー
タ転送を制御する信号を供給する手段とを備え、すべて
のデータが前記制御信号の１つであるアウトクロックに
同期して前記データ出力回路から出力されることを特徴
としている。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。本発明の半導体集積回路装置は、以
下の実施例において図１８に示すシンクロナスＤＲＡＭ
を例にして説明する。また、各実施例の回路動作を説明
するための波形は、いずれもＣＬ＝３、ＢＬ＝４、デー
タパターン“０１０１”の場合である。以下の実施例に
おいて、出力端子ＤＱは、チップ内にあり、チップ外部
で一定電位に終端されているものとする。まず、図１乃
至図５を参照して第１の実施例を説明する。図１は、シ
ンクロナスＤＲＡＭのデータ出力回路を機能的に説明す
るブロック図、図２は、図１のデータ出力回路を示す回
路図、図３は、図２のデータ出力回路の動作を説明する
波形図である。データ出力回路は、リード信号ＲＤを伝
送するＲＤ線及びリード信号の逆相信号ＢＲＤを伝送す
るＢＲＤ線からなるＲＤ線対と出力端子ＤＱ間に配置さ
れ、リード信号ＲＤ及びその逆相信号ＢＲＤを受け入れ
る第１のデータ転送回路１４、第１のデータ転送回路１
４の出力が入力されるイコライズ回路１５、イコライズ
回路１５の出力が入力される第２のデータ転送回路１
６、第２のデータ転送回路の出力が入力される出力バッ
ファ１３を備えている。各構成要素１３〜１６の回路構
成は、図２に示した通りである。
の形態を説明する。本発明の半導体集積回路装置は、以
下の実施例において図１８に示すシンクロナスＤＲＡＭ
を例にして説明する。また、各実施例の回路動作を説明
するための波形は、いずれもＣＬ＝３、ＢＬ＝４、デー
タパターン“０１０１”の場合である。以下の実施例に
おいて、出力端子ＤＱは、チップ内にあり、チップ外部
で一定電位に終端されているものとする。まず、図１乃
至図５を参照して第１の実施例を説明する。図１は、シ
ンクロナスＤＲＡＭのデータ出力回路を機能的に説明す
るブロック図、図２は、図１のデータ出力回路を示す回
路図、図３は、図２のデータ出力回路の動作を説明する
波形図である。データ出力回路は、リード信号ＲＤを伝
送するＲＤ線及びリード信号の逆相信号ＢＲＤを伝送す
るＢＲＤ線からなるＲＤ線対と出力端子ＤＱ間に配置さ
れ、リード信号ＲＤ及びその逆相信号ＢＲＤを受け入れ
る第１のデータ転送回路１４、第１のデータ転送回路１
４の出力が入力されるイコライズ回路１５、イコライズ
回路１５の出力が入力される第２のデータ転送回路１
６、第２のデータ転送回路の出力が入力される出力バッ
ファ１３を備えている。各構成要素１３〜１６の回路構
成は、図２に示した通りである。
【００１１】このデータ出力回路に使われる第１のデー
タ転送回路１４は、ＲＤ線に準備された次サイクルのデ
ータを内部クロックＣＬＫ１（ＢＣＬＫ１）により転送
する回路、イコライズ回路１５は、ファイナル・データ
の次のサイクルで“ＨｉＺ”データをデータパスに準備
する回路、第２のデータ転送回路１６は、イコライズ信
号ＥＱにより準備されたデータを出力クロックＯＵＴＣ
ＬＫ（ＢＯＵＴＣＬＫ）により転送する回路、出力バッ
ファ１３は、出力クロックＯＵＴＣＬＫにより転送され
たデータに応じて出力端子ＤＱを“Ｈ”、“Ｌ”、“Ｈ
ｉＺ”のいずれかに駆動する回路である 前述の各回路の詳細は図２に示されている。出力バッフ
ァ１３は、ソースが電源電圧に接続されたＰＭＯＳトラ
ンジスタ５及びソースが接地され、ドレインが前記ＰＭ
ＯＳトランジスタ５のドレインに接続されたＮＭＯＳト
ランジスタ６から構成されている。
タ転送回路１４は、ＲＤ線に準備された次サイクルのデ
ータを内部クロックＣＬＫ１（ＢＣＬＫ１）により転送
する回路、イコライズ回路１５は、ファイナル・データ
の次のサイクルで“ＨｉＺ”データをデータパスに準備
する回路、第２のデータ転送回路１６は、イコライズ信
号ＥＱにより準備されたデータを出力クロックＯＵＴＣ
ＬＫ（ＢＯＵＴＣＬＫ）により転送する回路、出力バッ
ファ１３は、出力クロックＯＵＴＣＬＫにより転送され
たデータに応じて出力端子ＤＱを“Ｈ”、“Ｌ”、“Ｈ
ｉＺ”のいずれかに駆動する回路である 前述の各回路の詳細は図２に示されている。出力バッフ
ァ１３は、ソースが電源電圧に接続されたＰＭＯＳトラ
ンジスタ５及びソースが接地され、ドレインが前記ＰＭ
ＯＳトランジスタ５のドレインに接続されたＮＭＯＳト
ランジスタ６から構成されている。
【００１２】第１のデータ転送回路１４は、内部クロッ
クＣＬＫ１により駆動されるデータ転送手段からなり、
例えば、クロックインバータ４２、４３から構成されて
いる。クロックインバータ４２にはリード信号の逆相信
号ＢＲＤが入力され、クロックインバータ４３にはリー
ド信号ＲＤが接続される。クロックインバータ４２、４
３の出力は、イコライズ回路１５に接続されている。イ
コライズ回路１５は、イコライズ信号ＥＱに応じて駆動
し、イコライズを行う際にノード＃１１、＃１２を固定
電位にするもので、例えば、ＮＭＯＳトランジスタ１
９、２０及びインバータ２５、２６から構成されてい
る。イコライズ信号ＥＱは、ＮＭＯＳトランジスタ１
９、２０のゲートに接続されている。ＮＭＯＳトランジ
スタ１９のソースは接地され、ドレインはクロックイン
バータ４２の出力に接続されている。ＮＭＯＳトランジ
スタ２０のソースは接地され、ドレインはクロックイン
バータ４３の出力に接続されている。第２のデータ転送
回路１６は、アウトクロックＯＵＴＣＬＫにより駆動さ
れ、イコライズ回路１５からの転送信号を反転させて出
力させるもの及び同相の信号を出力するものからなり、
例えば、直列に接続されたクロックインバータ４４−イ
ンバータ２９と直列に接続されたインバータ２７−クロ
ックインバータ４５−インバータ２８とから構成されて
いる。クロックインバータの接続場所はどこでも良く、
上段が奇数、下段が偶数で構成されていれば良い。イン
バータ２５は、クロックインバータ４２の出力とＮＭＯ
Ｓトランジスタ１９のドレインに接続されている。イン
バータ２６は、クロックインバータ４３の出力とＮＭＯ
Ｓトランジスタ２０のドレインに接続されている。イン
バータ２９の出力はＰＭＯＳトランジスタ５のゲートに
接続され、インバータ２８の出力はＮＭＯＳトランジス
タ６のゲートに接続されている。
クＣＬＫ１により駆動されるデータ転送手段からなり、
例えば、クロックインバータ４２、４３から構成されて
いる。クロックインバータ４２にはリード信号の逆相信
号ＢＲＤが入力され、クロックインバータ４３にはリー
ド信号ＲＤが接続される。クロックインバータ４２、４
３の出力は、イコライズ回路１５に接続されている。イ
コライズ回路１５は、イコライズ信号ＥＱに応じて駆動
し、イコライズを行う際にノード＃１１、＃１２を固定
電位にするもので、例えば、ＮＭＯＳトランジスタ１
９、２０及びインバータ２５、２６から構成されてい
る。イコライズ信号ＥＱは、ＮＭＯＳトランジスタ１
９、２０のゲートに接続されている。ＮＭＯＳトランジ
スタ１９のソースは接地され、ドレインはクロックイン
バータ４２の出力に接続されている。ＮＭＯＳトランジ
スタ２０のソースは接地され、ドレインはクロックイン
バータ４３の出力に接続されている。第２のデータ転送
回路１６は、アウトクロックＯＵＴＣＬＫにより駆動さ
れ、イコライズ回路１５からの転送信号を反転させて出
力させるもの及び同相の信号を出力するものからなり、
例えば、直列に接続されたクロックインバータ４４−イ
ンバータ２９と直列に接続されたインバータ２７−クロ
ックインバータ４５−インバータ２８とから構成されて
いる。クロックインバータの接続場所はどこでも良く、
上段が奇数、下段が偶数で構成されていれば良い。イン
バータ２５は、クロックインバータ４２の出力とＮＭＯ
Ｓトランジスタ１９のドレインに接続されている。イン
バータ２６は、クロックインバータ４３の出力とＮＭＯ
Ｓトランジスタ２０のドレインに接続されている。イン
バータ２９の出力はＰＭＯＳトランジスタ５のゲートに
接続され、インバータ２８の出力はＮＭＯＳトランジス
タ６のゲートに接続されている。
【００１３】出力バッファ１３は、ノイズ対策として、
インバータに接続される電源電圧ラインとは異なる電源
電圧線と接地端子間に直列接続されたＰＭＯＳトランジ
スタ５及びＮＭＯＳトランジスタ６から構成され、第２
のデータ転送回路から転送されるデータを受ける。その
転送されたデータは、共通ノードから出力端子ＤＱに転
送される。さらに、出力端子ＤＱと外部の装置（例え
ば、マイコンなどのデータ処理する装置）との間には
“ＨｉＺ”とするために終端抵抗を介して終端電位（例
えば、１．４Ｖ）を供給する。次に、図４及び図５を参
照してデータ出力回路を制御する各制御信号について説
明する。図４は、出力クロック（アウトクロック）ＯＵ
ＴＣＬＫ（ＢＯＵＴＣＬＫ）、内部クロックＣＬＫ１及
びイコライズ信号ＥＱなどの制御信号を生成する回路
図、図５は、図４の入出力波形図である。クロック信号
ＣＯＬＣＬＫは、外部クロックＣＬＫから作られる内部
クロック信号である。信号ＣＳＬＡＣＴは、リード時の
カラムの活性化を表わす信号である。ここではバースト
長＝４であるので、信号ＣＳＬＡＣＴは、ＣＬＫを受
けて“Ｈ”になり、４サイクル後のＣＬＫを受けて
“Ｌ”に戻る信号となる。ＣＯＬＣＬＫ、ＣＳＬＡＣＴ
は、従来のデータ出力回路でも用いられる。本発明のデ
ータ出力回路は、ＯＵＴＣＬＫ、ＣＬＫ１、ＥＱの３つ
の信号を用いて制御されている。
インバータに接続される電源電圧ラインとは異なる電源
電圧線と接地端子間に直列接続されたＰＭＯＳトランジ
スタ５及びＮＭＯＳトランジスタ６から構成され、第２
のデータ転送回路から転送されるデータを受ける。その
転送されたデータは、共通ノードから出力端子ＤＱに転
送される。さらに、出力端子ＤＱと外部の装置（例え
ば、マイコンなどのデータ処理する装置）との間には
“ＨｉＺ”とするために終端抵抗を介して終端電位（例
えば、１．４Ｖ）を供給する。次に、図４及び図５を参
照してデータ出力回路を制御する各制御信号について説
明する。図４は、出力クロック（アウトクロック）ＯＵ
ＴＣＬＫ（ＢＯＵＴＣＬＫ）、内部クロックＣＬＫ１及
びイコライズ信号ＥＱなどの制御信号を生成する回路
図、図５は、図４の入出力波形図である。クロック信号
ＣＯＬＣＬＫは、外部クロックＣＬＫから作られる内部
クロック信号である。信号ＣＳＬＡＣＴは、リード時の
カラムの活性化を表わす信号である。ここではバースト
長＝４であるので、信号ＣＳＬＡＣＴは、ＣＬＫを受
けて“Ｈ”になり、４サイクル後のＣＬＫを受けて
“Ｌ”に戻る信号となる。ＣＯＬＣＬＫ、ＣＳＬＡＣＴ
は、従来のデータ出力回路でも用いられる。本発明のデ
ータ出力回路は、ＯＵＴＣＬＫ、ＣＬＫ１、ＥＱの３つ
の信号を用いて制御されている。
【００１４】出力クロック（アウトクロック）ＯＵＴＣ
ＬＫは、内部クロック信号ＣＯＬＣＬＫに遅延をかけて
作られる信号であり、従来の出力クロックＯＵＴＣＬＫ
と同じである。本発明では内部クロックＣＬＫ１によっ
て前サイクルで準備されたデータを転送し、出力クロッ
クＯＵＴＣＬＫによって出力回路最終段の出力バッファ
のトランジスタを駆動する。内部クロックＣＬＫ１は、
ＣＯＬＣＬＫ及びＣＳＬＡＣＴから作られる信号でバー
スト長分のパルスを発生する。出力クロックＯＵＴＣＬ
Ｋが“Ｈ”になることでデータが出力され、“Ｌ”に戻
った後にＣＬＫ１パルスで次のデータを転送する。この
ため外部クロックＣＬＫから内部クロックＣＬＫ１の遅
延量は、外部クロックＣＬＫから出力クロックＯＵＴＣ
ＬＫの遅延量より大きくなるように設計されている（τ
ａ＜τｂ）。イコライズ信号ＥＱは、ＣＳＬＡＣＴから
作られ、内部クロックＣＬＫ１の最後のパルスが発生し
た次のサイクルで発生する単パルスであり、外部クロッ
クＣＬＫからの遅延時間が内部クロックＣＬＫ１と等し
くなるように遅延をかけている（τｂ＝τｃ）。このた
め“ＨｉＺ”データもバースト中のデータと同じタイミ
ングで準備されることになる。なお、ＣＬＫ１とＥＱ
は、タイミングが同じであれば、パルス幅が異なっても
問題ない。
ＬＫは、内部クロック信号ＣＯＬＣＬＫに遅延をかけて
作られる信号であり、従来の出力クロックＯＵＴＣＬＫ
と同じである。本発明では内部クロックＣＬＫ１によっ
て前サイクルで準備されたデータを転送し、出力クロッ
クＯＵＴＣＬＫによって出力回路最終段の出力バッファ
のトランジスタを駆動する。内部クロックＣＬＫ１は、
ＣＯＬＣＬＫ及びＣＳＬＡＣＴから作られる信号でバー
スト長分のパルスを発生する。出力クロックＯＵＴＣＬ
Ｋが“Ｈ”になることでデータが出力され、“Ｌ”に戻
った後にＣＬＫ１パルスで次のデータを転送する。この
ため外部クロックＣＬＫから内部クロックＣＬＫ１の遅
延量は、外部クロックＣＬＫから出力クロックＯＵＴＣ
ＬＫの遅延量より大きくなるように設計されている（τ
ａ＜τｂ）。イコライズ信号ＥＱは、ＣＳＬＡＣＴから
作られ、内部クロックＣＬＫ１の最後のパルスが発生し
た次のサイクルで発生する単パルスであり、外部クロッ
クＣＬＫからの遅延時間が内部クロックＣＬＫ１と等し
くなるように遅延をかけている（τｂ＝τｃ）。このた
め“ＨｉＺ”データもバースト中のデータと同じタイミ
ングで準備されることになる。なお、ＣＬＫ１とＥＱ
は、タイミングが同じであれば、パルス幅が異なっても
問題ない。
【００１５】図４に示すように、ＣＯＬＣＬＫ及びＣＳ
ＬＡＣＴを基に、遅延回路６０及びインバータ３０から
ＯＵＴＣＬＫ（ＢＯＵＴＣＬＫ）が生成され、ＮＡＮＤ
回路７０、遅延回路６１及びインバータ３１からＣＬＫ
１が生成され、クロックインバータ４０、４６、インバ
ータ３３〜３５、キャパシタ７２、７３、ＮＯＲ回路７
１及び遅延回路６２からイコライズ信号ＥＱがそれぞれ
生成される。次に、図２に示すデータ出力回路の動作を
説明する。まず、イコライズ信号ＥＱは、イコライズ開
始信号であり、イコライズ開始時間以外は“Ｌ”であ
る。ＢＬ分のデータが出力されると、次サイクルの外部
クロックＣＬＫを受けてパルスを発生する。内部クロッ
クＣＬＫ１は、リード信号ＲＤ及び逆相信号ＢＲＤに読
み出されたデータをそれぞれクロックインバータ４２と
ＮＭＯＳトランジスタ１９間及びクロックインバータ４
３とＮＭＯＳトランジスタ２０間のノード＃５、＃６に
転送するための信号であり、リードコマンド信号（Ｒｅ
ａｄ Ｃｏｍｍａｎｄ）を受けると、ＣＬに応じてＢＬ
分のパルスを生じる。ＣＬ＝３、ＢＬ＝４の場合には、
外部クロックＣＬＫ〜を受けて４個のパルスが発生
する。出力クロックＯＵＴＣＬＫは、インバータ２７と
クロックインバータ４５間及びインバータ２５とクロッ
クインバータ４４間のノード＃７、＃８のデータを出力
端子ＤＱに出力するための信号である。
ＬＡＣＴを基に、遅延回路６０及びインバータ３０から
ＯＵＴＣＬＫ（ＢＯＵＴＣＬＫ）が生成され、ＮＡＮＤ
回路７０、遅延回路６１及びインバータ３１からＣＬＫ
１が生成され、クロックインバータ４０、４６、インバ
ータ３３〜３５、キャパシタ７２、７３、ＮＯＲ回路７
１及び遅延回路６２からイコライズ信号ＥＱがそれぞれ
生成される。次に、図２に示すデータ出力回路の動作を
説明する。まず、イコライズ信号ＥＱは、イコライズ開
始信号であり、イコライズ開始時間以外は“Ｌ”であ
る。ＢＬ分のデータが出力されると、次サイクルの外部
クロックＣＬＫを受けてパルスを発生する。内部クロッ
クＣＬＫ１は、リード信号ＲＤ及び逆相信号ＢＲＤに読
み出されたデータをそれぞれクロックインバータ４２と
ＮＭＯＳトランジスタ１９間及びクロックインバータ４
３とＮＭＯＳトランジスタ２０間のノード＃５、＃６に
転送するための信号であり、リードコマンド信号（Ｒｅ
ａｄ Ｃｏｍｍａｎｄ）を受けると、ＣＬに応じてＢＬ
分のパルスを生じる。ＣＬ＝３、ＢＬ＝４の場合には、
外部クロックＣＬＫ〜を受けて４個のパルスが発生
する。出力クロックＯＵＴＣＬＫは、インバータ２７と
クロックインバータ４５間及びインバータ２５とクロッ
クインバータ４４間のノード＃７、＃８のデータを出力
端子ＤＱに出力するための信号である。
【００１６】次に、回路動作について説明する。イコラ
イズ開始時間以外は、イコライズ信号ＥＱは“Ｌ”であ
り、トランジスタ１９、２０はオフになっている。外部
クロックＣＬＫでリードコマンドが入力されると、Ｃ
ＬＫを受けてリード信号ＲＤ及びＲＤの逆相信号ＢＲ
Ｄにデータが読み出される。この時、内部クロックＣＬ
Ｋ１は“Ｌ”、逆相信号ＢＣＬＫ１は“Ｈ”であり、イ
ンバータ４２、４３はオフになっている。次に、ＣＬＫ
１が“Ｈ”になると、クロックインバータ４２、４３が
オンしてリード信号ＲＤ及び逆相信号ＢＲＤのデータは
それぞれノード＃５から＃７、ノード＃６から＃８に転
送される。この時、ＯＵＴＣＬＫは“Ｌ”、その逆相信
号ＢＯＵＴＣＬＫは“Ｈ”であり、インバータ４４、４
５はオフになっている。次に、ＣＬＫを受けて、出力
クロックＯＵＴＣＬＫが“Ｈ”になると、インバータ４
４、４５はオンになり、ノード＃７及び＃８のデータは
転送されて出力端子ＤＱにデータが出力される。ＢＬ分
のデータが出力されると、次サイクルのＣＬＫを受け
てイコライズ信号ＥＱにパルスが発生する。この間、ト
ランジスタ１９、２０はオンになり、ノード＃５及び＃
６、＃７は“Ｌ”に、ノード＃８は“Ｈ”になる。次
に、ＣＬＫを受けて出力クロックＯＵＴＣＬＫが
“Ｈ”になると、ノード＃７及び＃８のデータが転送さ
れ、ノード＃９は“Ｌ”に、ノード＃１０は“Ｈ”にな
って、出力端子ＤＱにはＨｉＺが出力される。以上の実
施例により、図３に示すように、サイクルによりデータ
アクセスタイムｔＡＣ及びデータホールドタイムｔＯＨ
にばらつきが生じないので、データアクセスタイム／デ
ータホールドタイムのデータサイクル依存性を無くし、
出力制御信号のタイミング制御を容易にすることができ
る。
イズ開始時間以外は、イコライズ信号ＥＱは“Ｌ”であ
り、トランジスタ１９、２０はオフになっている。外部
クロックＣＬＫでリードコマンドが入力されると、Ｃ
ＬＫを受けてリード信号ＲＤ及びＲＤの逆相信号ＢＲ
Ｄにデータが読み出される。この時、内部クロックＣＬ
Ｋ１は“Ｌ”、逆相信号ＢＣＬＫ１は“Ｈ”であり、イ
ンバータ４２、４３はオフになっている。次に、ＣＬＫ
１が“Ｈ”になると、クロックインバータ４２、４３が
オンしてリード信号ＲＤ及び逆相信号ＢＲＤのデータは
それぞれノード＃５から＃７、ノード＃６から＃８に転
送される。この時、ＯＵＴＣＬＫは“Ｌ”、その逆相信
号ＢＯＵＴＣＬＫは“Ｈ”であり、インバータ４４、４
５はオフになっている。次に、ＣＬＫを受けて、出力
クロックＯＵＴＣＬＫが“Ｈ”になると、インバータ４
４、４５はオンになり、ノード＃７及び＃８のデータは
転送されて出力端子ＤＱにデータが出力される。ＢＬ分
のデータが出力されると、次サイクルのＣＬＫを受け
てイコライズ信号ＥＱにパルスが発生する。この間、ト
ランジスタ１９、２０はオンになり、ノード＃５及び＃
６、＃７は“Ｌ”に、ノード＃８は“Ｈ”になる。次
に、ＣＬＫを受けて出力クロックＯＵＴＣＬＫが
“Ｈ”になると、ノード＃７及び＃８のデータが転送さ
れ、ノード＃９は“Ｌ”に、ノード＃１０は“Ｈ”にな
って、出力端子ＤＱにはＨｉＺが出力される。以上の実
施例により、図３に示すように、サイクルによりデータ
アクセスタイムｔＡＣ及びデータホールドタイムｔＯＨ
にばらつきが生じないので、データアクセスタイム／デ
ータホールドタイムのデータサイクル依存性を無くし、
出力制御信号のタイミング制御を容易にすることができ
る。
【００１７】次に、図６及び図７を参照して第２の実施
例を説明する。図６は、本発明によるシンクロナスＤＲ
ＡＭのデータ出力回路図、図７は図６の動作を説明する
波形図である。このデータ出力回路の機能的な構成ブロ
ック図は、図１に示される。このデータ出力回路は、イ
コライズ回路１５及び第２のデータ転送回路１６の回路
構成が図２に示されたデータ出力回路とは相違してい
る。このデータ出力回路のイコライズ回路は、ＮＭＯＳ
トランジスタ１９とインバータ２５に代えて互いに逆並
列に接続したインバータ３７とＮＡＮＤ７４を用い、Ｎ
ＭＯＳトランジスタ２０とインバータ２６に代えて互い
に逆並列に接続したインバータ３６とＮＡＮＤ７５を用
いており、さらに、インバータ３８が付加されている点
で図２のものとは相違している。イコライズ信号ＥＱは
イコライズ開始信号であり、イコライズ開始時間以外は
“Ｌ”であり、ＢＬ分のデータが出力されると、次サイ
クルのＣＬＫを受けてパルスを発生する。内部クロック
ＣＬＫ１は、リード信号ＲＤ及びその逆相信号ＢＲＤに
読み出されたデータをそれぞれクロックインバータ４３
とＮＡＮＤ７５間のノード＃５及びクロックインバータ
４２とＮＡＮＤ７４間のノード＃６に転送するための信
号であり、リードコマンド信号を受けるとＣＬに応じて
ＢＬ分のパルスを生じる。ＣＬ＝３、ＢＬ＝４の場合に
は、ＣＬＫ〜を受けて、４個のパルスが発生する。
出力クロックＯＵＴＣＬＫは、ＮＡＮＤ７４とクロック
インバータ４４間のノード＃８及びインバータ２７とク
ロックインバータ４５間のノード＃９のデータを出力端
子ＤＱに出力するための信号である。
例を説明する。図６は、本発明によるシンクロナスＤＲ
ＡＭのデータ出力回路図、図７は図６の動作を説明する
波形図である。このデータ出力回路の機能的な構成ブロ
ック図は、図１に示される。このデータ出力回路は、イ
コライズ回路１５及び第２のデータ転送回路１６の回路
構成が図２に示されたデータ出力回路とは相違してい
る。このデータ出力回路のイコライズ回路は、ＮＭＯＳ
トランジスタ１９とインバータ２５に代えて互いに逆並
列に接続したインバータ３７とＮＡＮＤ７４を用い、Ｎ
ＭＯＳトランジスタ２０とインバータ２６に代えて互い
に逆並列に接続したインバータ３６とＮＡＮＤ７５を用
いており、さらに、インバータ３８が付加されている点
で図２のものとは相違している。イコライズ信号ＥＱは
イコライズ開始信号であり、イコライズ開始時間以外は
“Ｌ”であり、ＢＬ分のデータが出力されると、次サイ
クルのＣＬＫを受けてパルスを発生する。内部クロック
ＣＬＫ１は、リード信号ＲＤ及びその逆相信号ＢＲＤに
読み出されたデータをそれぞれクロックインバータ４３
とＮＡＮＤ７５間のノード＃５及びクロックインバータ
４２とＮＡＮＤ７４間のノード＃６に転送するための信
号であり、リードコマンド信号を受けるとＣＬに応じて
ＢＬ分のパルスを生じる。ＣＬ＝３、ＢＬ＝４の場合に
は、ＣＬＫ〜を受けて、４個のパルスが発生する。
出力クロックＯＵＴＣＬＫは、ＮＡＮＤ７４とクロック
インバータ４４間のノード＃８及びインバータ２７とク
ロックインバータ４５間のノード＃９のデータを出力端
子ＤＱに出力するための信号である。
【００１８】イコライズ開始時間以外は、イコライズ信
号ＥＱは“Ｌ”であり、したがってインバータ３８とＮ
ＡＮＤ７４、７５間のノード＃１２は“Ｈ”であるか
ら、ノード＃１２が入力されているＮＡＮＤゲート７
４、７５はそれぞれノード＃６及びノード＃５が入力さ
れるインバータと等しい動作をする。外部クロックＣＬ
Ｋでリードコマンド信号が入力されると、ＣＬＫを
受けてリード信号ＲＤ及びその逆相信号ＢＲＤにデータ
が読み出される。この時、内部クロックＣＬＫ１は
“Ｌ”、その逆相信号ＢＣＬＫ１は“Ｈ”であり、クロ
ックインバータ４２、４３はオフになっている。次に、
内部クロックＣＬＫ１が“Ｈ”になると、クロックイン
バータ４２、４３はオンしてリード信号ＲＤ及びその逆
相信号ＢＲＤのデータはそれぞれノード＃５からノード
＃９、ノード＃６からノード＃８に転送される。この
時、出力クロックＯＵＴＣＬＫは“Ｌ”、その逆相信号
ＢＯＵＴＣＬＫは“Ｈ”であり、クロックインバータ４
４、４５はオフになっている。次に、ＣＬＫを受けて
出力クロックＯＵＴＣＬＫが“Ｈ”になると、インバー
タ４４、４５はオンし、ノード＃９及びノード＃８のデ
ータは転送されて出力端子ＤＱにデータが出力される。
バースト長分のデータが出力されると、次サイクルのＣ
ＬＫを受けてイコライズ信号ＥＱにパルスが発生す
る。
号ＥＱは“Ｌ”であり、したがってインバータ３８とＮ
ＡＮＤ７４、７５間のノード＃１２は“Ｈ”であるか
ら、ノード＃１２が入力されているＮＡＮＤゲート７
４、７５はそれぞれノード＃６及びノード＃５が入力さ
れるインバータと等しい動作をする。外部クロックＣＬ
Ｋでリードコマンド信号が入力されると、ＣＬＫを
受けてリード信号ＲＤ及びその逆相信号ＢＲＤにデータ
が読み出される。この時、内部クロックＣＬＫ１は
“Ｌ”、その逆相信号ＢＣＬＫ１は“Ｈ”であり、クロ
ックインバータ４２、４３はオフになっている。次に、
内部クロックＣＬＫ１が“Ｈ”になると、クロックイン
バータ４２、４３はオンしてリード信号ＲＤ及びその逆
相信号ＢＲＤのデータはそれぞれノード＃５からノード
＃９、ノード＃６からノード＃８に転送される。この
時、出力クロックＯＵＴＣＬＫは“Ｌ”、その逆相信号
ＢＯＵＴＣＬＫは“Ｈ”であり、クロックインバータ４
４、４５はオフになっている。次に、ＣＬＫを受けて
出力クロックＯＵＴＣＬＫが“Ｈ”になると、インバー
タ４４、４５はオンし、ノード＃９及びノード＃８のデ
ータは転送されて出力端子ＤＱにデータが出力される。
バースト長分のデータが出力されると、次サイクルのＣ
ＬＫを受けてイコライズ信号ＥＱにパルスが発生す
る。
【００１９】イコライズ信号ＥＱが“Ｈ”になると、ノ
ード＃１２は“Ｌ”になり、ノード＃５及びノード＃６
のレベルに関わらず、ノード＃７及びノード＃８は
“Ｈ”に、ノード＃９は“Ｌ”になる。この時、内部ク
ロックＣＬＫ１は“Ｌ”であり、クロックインバータ４
２、４３はオフになっているので、ノード＃７及びノー
ド＃８のデータはインバータ３６、３７により転送さ
れ、ノード＃５及びノード＃６は“Ｌ”になる。この
後、イコライズ信号ＥＱが“Ｌ”に戻り、ノード＃１２
が“Ｈ”になっても、ノード＃５及びノード＃６が
“Ｌ”であるため、ノード＃７及びノード＃８は“Ｈ”
に保たれる。次に、ＣＬＫを受けて出力クロックＯＵ
ＴＣＬＫが“Ｈ”になると、ノード＃９及びノード＃８
のデータが転送され、ノード＃１０は“Ｌ”に、ノード
＃１１は“Ｈ”になり、出力端子ＤＱにはＨｉＺが出力
される。以上の実施例により、図７に示すように、サイ
クルによりデータアクセスタイムｔＡＣ及びデータホー
ルドタイムｔＯＨにばらつきが生じないので、データア
クセスタイム／データホールドタイムのデータサイクル
依存性を無くし、出力制御信号のタイミング制御を容易
にすることができる。
ード＃１２は“Ｌ”になり、ノード＃５及びノード＃６
のレベルに関わらず、ノード＃７及びノード＃８は
“Ｈ”に、ノード＃９は“Ｌ”になる。この時、内部ク
ロックＣＬＫ１は“Ｌ”であり、クロックインバータ４
２、４３はオフになっているので、ノード＃７及びノー
ド＃８のデータはインバータ３６、３７により転送さ
れ、ノード＃５及びノード＃６は“Ｌ”になる。この
後、イコライズ信号ＥＱが“Ｌ”に戻り、ノード＃１２
が“Ｈ”になっても、ノード＃５及びノード＃６が
“Ｌ”であるため、ノード＃７及びノード＃８は“Ｈ”
に保たれる。次に、ＣＬＫを受けて出力クロックＯＵ
ＴＣＬＫが“Ｈ”になると、ノード＃９及びノード＃８
のデータが転送され、ノード＃１０は“Ｌ”に、ノード
＃１１は“Ｈ”になり、出力端子ＤＱにはＨｉＺが出力
される。以上の実施例により、図７に示すように、サイ
クルによりデータアクセスタイムｔＡＣ及びデータホー
ルドタイムｔＯＨにばらつきが生じないので、データア
クセスタイム／データホールドタイムのデータサイクル
依存性を無くし、出力制御信号のタイミング制御を容易
にすることができる。
【００２０】次に、図８及び図９を参照して第３の実施
例を説明する。図８は、本発明によるシンクロナスＤＲ
ＡＭのデータ出力回路図、図９は図８の動作を説明する
波形図である。このデータ出力回路の機能的な構成ブロ
ック図は、図１に示される。このデータ出力回路は、イ
コライズ回路１５及び第２のデータ転送回路１６の回路
構成が図２に示されたデータ出力回路とは相違してい
る。まず、このデータ出力回路の入力にはＲＤに代えて
ＢＲＤが、ＢＲＤに代えてＲＤが入力されている。ま
た、イコライズ回路は、ＮＭＯＳトランジスタ１９に代
えてＰＭＯＳトランジスタ１７を用い、ＮＭＯＳトラン
ジスタ２０に代えてＰＭＯＳトランジスタ１８を用いて
おり、インバータ２６はなく、さらに、インバータ３８
が付加されている点で図２のものとは相違している。ま
た、出力バッファのＭＯＳトランジスタにはＮＭＯＳを
用いている。イコライズ信号ＥＱはイコライズ開始信号
であり、イコライズ開始時間以外は“Ｌ”であり、ＢＬ
分のデータが出力されると、次サイクルの外部クロック
ＣＬＫを受けてパルスを発生する。内部クロックＣＬＫ
１は、リード信号ＲＤ及びその逆相信号ＢＲＤに読み出
されたデータをそれぞれクロックインバータ４２とＰＭ
ＯＳトランジスタ１７間のノード＃５及びノード＃６に
転送するための信号であり、リードコマンド信号を受け
るとＣＬに応じてＢＬ分のパルスを生じる。ＣＬ＝３、
ＢＬ＝４の場合には、ＣＬＫ〜を受けて、４個のパ
ルスが発生する。出力クロックＯＵＴＣＬＫはインバー
タ２５とクロックインバータ４４間のノード＃７及びイ
ンバータ２７とクロックインバータ４５間のノード＃８
のデータを出力端子ＤＱに出力するための信号である。
例を説明する。図８は、本発明によるシンクロナスＤＲ
ＡＭのデータ出力回路図、図９は図８の動作を説明する
波形図である。このデータ出力回路の機能的な構成ブロ
ック図は、図１に示される。このデータ出力回路は、イ
コライズ回路１５及び第２のデータ転送回路１６の回路
構成が図２に示されたデータ出力回路とは相違してい
る。まず、このデータ出力回路の入力にはＲＤに代えて
ＢＲＤが、ＢＲＤに代えてＲＤが入力されている。ま
た、イコライズ回路は、ＮＭＯＳトランジスタ１９に代
えてＰＭＯＳトランジスタ１７を用い、ＮＭＯＳトラン
ジスタ２０に代えてＰＭＯＳトランジスタ１８を用いて
おり、インバータ２６はなく、さらに、インバータ３８
が付加されている点で図２のものとは相違している。ま
た、出力バッファのＭＯＳトランジスタにはＮＭＯＳを
用いている。イコライズ信号ＥＱはイコライズ開始信号
であり、イコライズ開始時間以外は“Ｌ”であり、ＢＬ
分のデータが出力されると、次サイクルの外部クロック
ＣＬＫを受けてパルスを発生する。内部クロックＣＬＫ
１は、リード信号ＲＤ及びその逆相信号ＢＲＤに読み出
されたデータをそれぞれクロックインバータ４２とＰＭ
ＯＳトランジスタ１７間のノード＃５及びノード＃６に
転送するための信号であり、リードコマンド信号を受け
るとＣＬに応じてＢＬ分のパルスを生じる。ＣＬ＝３、
ＢＬ＝４の場合には、ＣＬＫ〜を受けて、４個のパ
ルスが発生する。出力クロックＯＵＴＣＬＫはインバー
タ２５とクロックインバータ４４間のノード＃７及びイ
ンバータ２７とクロックインバータ４５間のノード＃８
のデータを出力端子ＤＱに出力するための信号である。
【００２１】イコライズ開始時間以外は、イコライズ信
号ＥＱは“Ｌ”であり、トランジスタ１７、１８はオフ
になっている。外部クロックＣＬＫでリードコマンド
が入力されると、ＣＬＫを受けてリード信号ＲＤ及び
その逆相信号ＢＲＤにデータが読み出される。この時、
内部クロックＣＬＫ１は“Ｌ”、その逆相信号ＢＣＬＫ
１は“Ｈ”であり、クロックインバータ４２、４３はオ
フしている。次に、内部クロックＣＬＫ１が“Ｈ”にな
ると、クロックインバータ４２、４３がオンになってリ
ード信号ＲＤ及び逆相信号ＢＲＤのデータはそれぞれノ
ード＃５からノード＃７、ノード＃６からノード＃８に
転送される。この時、出力クロックＯＵＴＣＬＫは
“Ｌ”、その逆相信号ＢＯＵＴＣＬＫは“Ｈ”でクロッ
クインバータ４４、４５はオフになっている。次に、Ｃ
ＬＫを受けて、出力クロックＯＵＴＣＬＫが“Ｈ”に
なると、クロックインバータ４４、４５はオンになっ
て、ノード＃７及びノード＃８のデータは転送されて出
力端子ＤＱにデータが出力される。ＢＬ分のデータが出
力されると、次サイクルのＣＬＫを受けてイコライズ
信号ＥＱにパルスが発生する。この間、トランジスタ１
７、１８はオンになって、ノード＃５及びノード＃６は
“Ｈ”に、ノード＃７及びノード＃８は“Ｌ”になる。
次に、ＣＬＫを受けて出力クロックＯＵＴＣＬＫが
“Ｈ”になると、ノード＃７及びノード＃８のデータが
転送され、ノード＃９及びノード＃１０は“Ｌ”にな
り、出力端子ＤＱにはＨｉＺが出力される。以上の実施
例により、図９に示すように、サイクルによりデータア
クセスタイムｔＡＣ及びデータホールドタイムｔＯＨに
ばらつきが生じないので、データアクセスタイム／デー
タホールドタイムのデータサイクル依存性を無くし、出
力制御信号のタイミング制御を容易にすることができ
る。
号ＥＱは“Ｌ”であり、トランジスタ１７、１８はオフ
になっている。外部クロックＣＬＫでリードコマンド
が入力されると、ＣＬＫを受けてリード信号ＲＤ及び
その逆相信号ＢＲＤにデータが読み出される。この時、
内部クロックＣＬＫ１は“Ｌ”、その逆相信号ＢＣＬＫ
１は“Ｈ”であり、クロックインバータ４２、４３はオ
フしている。次に、内部クロックＣＬＫ１が“Ｈ”にな
ると、クロックインバータ４２、４３がオンになってリ
ード信号ＲＤ及び逆相信号ＢＲＤのデータはそれぞれノ
ード＃５からノード＃７、ノード＃６からノード＃８に
転送される。この時、出力クロックＯＵＴＣＬＫは
“Ｌ”、その逆相信号ＢＯＵＴＣＬＫは“Ｈ”でクロッ
クインバータ４４、４５はオフになっている。次に、Ｃ
ＬＫを受けて、出力クロックＯＵＴＣＬＫが“Ｈ”に
なると、クロックインバータ４４、４５はオンになっ
て、ノード＃７及びノード＃８のデータは転送されて出
力端子ＤＱにデータが出力される。ＢＬ分のデータが出
力されると、次サイクルのＣＬＫを受けてイコライズ
信号ＥＱにパルスが発生する。この間、トランジスタ１
７、１８はオンになって、ノード＃５及びノード＃６は
“Ｈ”に、ノード＃７及びノード＃８は“Ｌ”になる。
次に、ＣＬＫを受けて出力クロックＯＵＴＣＬＫが
“Ｈ”になると、ノード＃７及びノード＃８のデータが
転送され、ノード＃９及びノード＃１０は“Ｌ”にな
り、出力端子ＤＱにはＨｉＺが出力される。以上の実施
例により、図９に示すように、サイクルによりデータア
クセスタイムｔＡＣ及びデータホールドタイムｔＯＨに
ばらつきが生じないので、データアクセスタイム／デー
タホールドタイムのデータサイクル依存性を無くし、出
力制御信号のタイミング制御を容易にすることができ
る。
【００２２】次に、図１０乃至図１２を参照して第４の
実施例を説明する。図１０は、本発明によるシンクロナ
スＤＲＡＭのデータ出力回路図、図１１は、図１０の動
作を説明する波形図である。このデータ出力回路の機能
的な構成ブロック図は、図１２に示される。このデータ
出力回路は、イコライズ回路が第１のデータ転送回路に
含まれている回路構成であり、この点で図１に示された
データ出力回路とは相違している。すなわち、このデー
タ出力回路は、第１のデータ転送回路であるデータ及び
イコライズデータ転送回路７８、第２のデータ転送回路
であるデータ転送回路１６及び出力バッファ１３を備え
ている。まず、データ及びイコライズデータ転送回路７
８は、イコライズ信号ＥＱが“Ｌ”のときにはＲＤ線対
に準備された次サイクルのデータを、イコライズ信号Ｅ
Ｑが“Ｈ”のときには（ファイナル・データの次サイク
ルでは）イコライズデータを、それぞれ内部信号ＣＬＫ
１により転送される回路である。データ転送回路１６
は、内部クロックＣＬＫ１により準備されたデータを出
力クロックＯＵＴＣＬＫにより転送する回路である。出
力バッファ１３は、出力クロックＯＵＴＣＬＫにより転
送されたデータに応じて出力端子ＤＱを“Ｈ”、
“Ｌ”、“ＨｉＺ”のいずれかに駆動する回路である。
出力バッファ１３及びデータ転送回路１６は、図２のデ
ータ出力回路と同じ回路構成である。
実施例を説明する。図１０は、本発明によるシンクロナ
スＤＲＡＭのデータ出力回路図、図１１は、図１０の動
作を説明する波形図である。このデータ出力回路の機能
的な構成ブロック図は、図１２に示される。このデータ
出力回路は、イコライズ回路が第１のデータ転送回路に
含まれている回路構成であり、この点で図１に示された
データ出力回路とは相違している。すなわち、このデー
タ出力回路は、第１のデータ転送回路であるデータ及び
イコライズデータ転送回路７８、第２のデータ転送回路
であるデータ転送回路１６及び出力バッファ１３を備え
ている。まず、データ及びイコライズデータ転送回路７
８は、イコライズ信号ＥＱが“Ｌ”のときにはＲＤ線対
に準備された次サイクルのデータを、イコライズ信号Ｅ
Ｑが“Ｈ”のときには（ファイナル・データの次サイク
ルでは）イコライズデータを、それぞれ内部信号ＣＬＫ
１により転送される回路である。データ転送回路１６
は、内部クロックＣＬＫ１により準備されたデータを出
力クロックＯＵＴＣＬＫにより転送する回路である。出
力バッファ１３は、出力クロックＯＵＴＣＬＫにより転
送されたデータに応じて出力端子ＤＱを“Ｈ”、
“Ｌ”、“ＨｉＺ”のいずれかに駆動する回路である。
出力バッファ１３及びデータ転送回路１６は、図２のデ
ータ出力回路と同じ回路構成である。
【００２３】データ及びイコライズデータ転送回路７８
は、内部クロックＣＬＫ１により駆動され、クロックＮ
ＯＲゲート７６、７７から構成されている。クロックＮ
ＯＲゲート７６にはリード信号の逆相信号ＧＲＤが入力
され、クロックＮＯＲゲート７７にはリード信号ＲＤが
接続される。又イコライズ信号ＥＱはクロックＮＯＲゲ
ート７６、７７に入力されクロックＮＯＲゲート７６、
７７の出力はそれぞれインバータ２５、２６に接続され
る。イコライズ信号ＥＱは、リード動作時以外は“Ｈ”
であり、リードコマンド信号を受けるとＣＬ、ＢＬに応
じてデータが出力される期間“Ｌ”になる。内部クロッ
クＣＬＫ１はリード信号ＲＤ及びその逆相信号ＢＲＤに
読み出されたデータをそれぞれクロックＮＯＲゲート７
７とインバータ２６間のノード＃５及びクロックＮＯＲ
ゲート７６とインバータ２５間のノード＃６に転送する
ための信号である。出力クロックＯＵＴＣＬＫは、イン
バータ２７とクロックインバータ４５間のノード＃７及
びインバータ２５とクロックインバータ４４間のノード
＃８のデータを出力端子ＤＱに出力するための信号であ
る。
は、内部クロックＣＬＫ１により駆動され、クロックＮ
ＯＲゲート７６、７７から構成されている。クロックＮ
ＯＲゲート７６にはリード信号の逆相信号ＧＲＤが入力
され、クロックＮＯＲゲート７７にはリード信号ＲＤが
接続される。又イコライズ信号ＥＱはクロックＮＯＲゲ
ート７６、７７に入力されクロックＮＯＲゲート７６、
７７の出力はそれぞれインバータ２５、２６に接続され
る。イコライズ信号ＥＱは、リード動作時以外は“Ｈ”
であり、リードコマンド信号を受けるとＣＬ、ＢＬに応
じてデータが出力される期間“Ｌ”になる。内部クロッ
クＣＬＫ１はリード信号ＲＤ及びその逆相信号ＢＲＤに
読み出されたデータをそれぞれクロックＮＯＲゲート７
７とインバータ２６間のノード＃５及びクロックＮＯＲ
ゲート７６とインバータ２５間のノード＃６に転送する
ための信号である。出力クロックＯＵＴＣＬＫは、イン
バータ２７とクロックインバータ４５間のノード＃７及
びインバータ２５とクロックインバータ４４間のノード
＃８のデータを出力端子ＤＱに出力するための信号であ
る。
【００２４】リード時間以外のイコライズ時は、イコラ
イズ信号ＥＱは“Ｈ”であり、クロックＮＯＲゲート７
７、７６の出力（＃５、＃６）はリード信号ＲＤ及びそ
の逆相信号ＢＲＤのレベルに関わらず“Ｌ”である。外
部クロックＣＬＫでリードコマンド信号が入力される
と、ＣＬＫを受けてリード信号ＲＤ及びその逆相信号
ＢＲＤにデータが読み出され、また、イコライズ信号Ｅ
Ｑは“Ｌ”になる。この時、内部クロックＣＬＫ１は
“Ｌ”、その逆相信号ＢＣＬＫ１は“Ｈ”でＮＯＲゲー
ト７６、７７はオフになっている。イコライズ信号ＥＱ
が“Ｌ”の間は、クロックＮＯＲゲート７６、７７はそ
れぞれ、入力がリード信号ＲＤ及びその逆相信号ＢＲＤ
のインバータと同じ動作をする。次に、内部クロックＣ
ＬＫ１が“Ｈ”になると、クロックＮＯＲゲート７６、
７７がオンになってリード信号ＲＤ及びその逆相信号Ｂ
ＲＤのデータはそれぞれノード＃５からノード＃７、ノ
ード＃６からノード＃８に転送される。この時、出力ク
ロックＯＵＴＣＬＫは“Ｌ”、その逆相信号ＢＯＵＴＣ
ＬＫは“Ｈ”であり、クロックインバータ４４、４５は
オフになっている。
イズ信号ＥＱは“Ｈ”であり、クロックＮＯＲゲート７
７、７６の出力（＃５、＃６）はリード信号ＲＤ及びそ
の逆相信号ＢＲＤのレベルに関わらず“Ｌ”である。外
部クロックＣＬＫでリードコマンド信号が入力される
と、ＣＬＫを受けてリード信号ＲＤ及びその逆相信号
ＢＲＤにデータが読み出され、また、イコライズ信号Ｅ
Ｑは“Ｌ”になる。この時、内部クロックＣＬＫ１は
“Ｌ”、その逆相信号ＢＣＬＫ１は“Ｈ”でＮＯＲゲー
ト７６、７７はオフになっている。イコライズ信号ＥＱ
が“Ｌ”の間は、クロックＮＯＲゲート７６、７７はそ
れぞれ、入力がリード信号ＲＤ及びその逆相信号ＢＲＤ
のインバータと同じ動作をする。次に、内部クロックＣ
ＬＫ１が“Ｈ”になると、クロックＮＯＲゲート７６、
７７がオンになってリード信号ＲＤ及びその逆相信号Ｂ
ＲＤのデータはそれぞれノード＃５からノード＃７、ノ
ード＃６からノード＃８に転送される。この時、出力ク
ロックＯＵＴＣＬＫは“Ｌ”、その逆相信号ＢＯＵＴＣ
ＬＫは“Ｈ”であり、クロックインバータ４４、４５は
オフになっている。
【００２５】次に、ＣＬＫを受けて、出力クロックＯ
ＵＴＣＬＫが“Ｈ”になると、クロックインバータ４
４、４５がオンになってノード＃７及びノード＃８のデ
ータは転送されて出力端子ＤＱにデータが出力される。
ＢＬ分のデータが出力されると、次サイクルのＣＬＫ
を受けてイコライズ信号ＥＱは“Ｈ”になり、内部クロ
ックＣＬＫ１が“Ｈ”になるとノード＃５、＃６、＃７
は“Ｌ”になり、ノード＃８は“Ｈ”になる。次に、Ｃ
ＬＫを受けて外部クロックＯＵＴＣＬＫが“Ｈ”にな
ると、ノード＃７及びノード＃８のデータが転送され、
ノード＃９は“Ｌ”になり、ノード＃１０は“Ｈ”にな
り、そして出力端子ＤＱにはＨｉＺが出力される。以上
の実施例により、図１１に示すように、サイクルにより
データアクセスタイムｔＡＣ及びデータホールドタイム
ｔＯＨにばらつきが生じないので、データアクセスタイ
ム／データホールドタイムのデータサイクル依存性を無
くし、出力制御信号のタイミング制御を容易にすること
ができる。
ＵＴＣＬＫが“Ｈ”になると、クロックインバータ４
４、４５がオンになってノード＃７及びノード＃８のデ
ータは転送されて出力端子ＤＱにデータが出力される。
ＢＬ分のデータが出力されると、次サイクルのＣＬＫ
を受けてイコライズ信号ＥＱは“Ｈ”になり、内部クロ
ックＣＬＫ１が“Ｈ”になるとノード＃５、＃６、＃７
は“Ｌ”になり、ノード＃８は“Ｈ”になる。次に、Ｃ
ＬＫを受けて外部クロックＯＵＴＣＬＫが“Ｈ”にな
ると、ノード＃７及びノード＃８のデータが転送され、
ノード＃９は“Ｌ”になり、ノード＃１０は“Ｈ”にな
り、そして出力端子ＤＱにはＨｉＺが出力される。以上
の実施例により、図１１に示すように、サイクルにより
データアクセスタイムｔＡＣ及びデータホールドタイム
ｔＯＨにばらつきが生じないので、データアクセスタイ
ム／データホールドタイムのデータサイクル依存性を無
くし、出力制御信号のタイミング制御を容易にすること
ができる。
【００２６】
【発明の効果】本発明は、以上の構成により、“０”、
“１”及び“ＨｉＺ”データが出力クロックを受けて出
力されるため、ｔＡＣ／ｔＯＨはデータ／サイクルに依
存しなくなる。また、従来技術による出力回路を用いる
場合に比べ信号のタイミング制御が容易になる。イコラ
イズ信号が切り替わるのが早いことによる不具合が生じ
ないため信号の微妙な調整は必要なくなり信号制御は容
易になる。
“１”及び“ＨｉＺ”データが出力クロックを受けて出
力されるため、ｔＡＣ／ｔＯＨはデータ／サイクルに依
存しなくなる。また、従来技術による出力回路を用いる
場合に比べ信号のタイミング制御が容易になる。イコラ
イズ信号が切り替わるのが早いことによる不具合が生じ
ないため信号の微妙な調整は必要なくなり信号制御は容
易になる。
【図１】本発明のデータ出力回路を示すブロック図。
【図２】本発明のデータ出力回路を示す回路図。
【図３】図２のデータ出力回路の動作を説明する波形
図。
図。
【図４】本発明の制御信号を生成する回路図。
【図５】図４の入出力波形図。
【図６】本発明のデータ出力回路を示す回路図。
【図７】図６のデータ出力回路の動作を説明する波形
図。
図。
【図８】本発明のデータ出力回路を示す回路図。
【図９】図８のデータ出力回路の動作を説明する波形
図。
図。
【図１０】本発明のデータ出力回路を示す回路図。
【図１１】図１０のデータ出力回路の動作を説明する波
形図。
形図。
【図１２】本発明のデータ出力回路を示すブロック図。
【図１３】従来のデータ出力回路を示す回路図。
【図１４】図１３のデータ出力回路の動作を説明する波
形図。
形図。
【図１５】クロックインバータを示す回路図。
【図１６】制御信号のタイミングがずれた場合の図１３
の動作波形図。
の動作波形図。
【図１７】従来のデータ出力回路を示すブロック図。
【図１８】シンクロナスＤＲＡＭのリードパスの基本構
成ブロック図。
成ブロック図。
１・・・入力受信部、 ２・・・信号制御部、 ３
・・・メモリセル部、４・・・出力回路部、 ５、
６、９、１０、１７〜２０・・・ＭＯＳトランジスタ、
７、８・・・抵抗、 １１・・・データ転送回
路、 １２、１５・・・イコライズ回路、 １３・
・・出力バッファ、 １４・・・第１のデータ転送回
路、 １６・・・第２のデータ転送回路（データ転送
回路）、２１〜３８・・・インバータ、 ４０〜４６
・・・クロックインバータ、６０〜６２・・・遅延回
路、 ７０、７４、７５・・・ＮＡＮＤ、 ７１・
・・ＮＯＲ、 ７２、７３・・・キャパシタ、 ７
６、７７・・・クロックＮＯＲゲート、 ７８・・・
データ及びイコライズデータ転送回路。
・・・メモリセル部、４・・・出力回路部、 ５、
６、９、１０、１７〜２０・・・ＭＯＳトランジスタ、
７、８・・・抵抗、 １１・・・データ転送回
路、 １２、１５・・・イコライズ回路、 １３・
・・出力バッファ、 １４・・・第１のデータ転送回
路、 １６・・・第２のデータ転送回路（データ転送
回路）、２１〜３８・・・インバータ、 ４０〜４６
・・・クロックインバータ、６０〜６２・・・遅延回
路、 ７０、７４、７５・・・ＮＡＮＤ、 ７１・
・・ＮＯＲ、 ７２、７３・・・キャパシタ、 ７
６、７７・・・クロックＮＯＲゲート、 ７８・・・
データ及びイコライズデータ転送回路。
Claims (5)
- 【請求項１】 メモリセルから読み出されたデータを外
部に出力するデータ出力回路と、 前記データ出力回路のデータ転送を制御する信号を供給
する手段とを備え、 すべてのデータが前記制御信号の１つであるアウトクロ
ックに同期して前記データ出力回路から出力されること
を特徴とする半導体集積回路装置。 - 【請求項２】 データ前記出力回路は、前記データが入
力される第１のデータ転送部と、データバースト中はこ
の第１のデータ転送部の出力が入力され、バースト終了
後はＨｉＺデータが入力されるイコライズ回路と、この
イコライズ回路に接続される第２のデータ転送部と、こ
の第２のデータ転送部の出力が入力され出力が出力端子
から外部に出力される出力バッファ回路とから構成され
ていることを特徴とする請求項１に記載の半導体集積回
路装置。 - 【請求項３】 前記データ出力回路は、前記データが入
力される第１のデータ転送部と、この第１のデータ転送
部の出力が入力される第２のデータ転送部と、この第２
のデータ転送部の出力が入力され出力が出力端子から外
部に出力される出力バッファ回路とから構成され、前記
第１のデータ転送部はイコライズ回路を備えていること
を特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項４】 前記イコライズ回路に入力されるイコラ
イズ開始信号の立ち上げによって前記データ出力回路が
活性化されることを特徴とする請求項１乃至請求項３の
いずれかに記載の半導体集積回路装置。 - 【請求項５】 前記イコライズ開始信号のタイミング
は、前記第１のデータ転送部におけるデータを転送する
クロック信号のタイミングと等しいことを特徴とする請
求項１乃至請求項４のいずれかに記載の半導体集積回路
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9249778A JPH1186547A (ja) | 1997-08-30 | 1997-08-30 | 半導体集積回路装置 |
| US09/141,450 US6226204B1 (en) | 1997-08-30 | 1998-08-27 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9249778A JPH1186547A (ja) | 1997-08-30 | 1997-08-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186547A true JPH1186547A (ja) | 1999-03-30 |
Family
ID=17198096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9249778A Pending JPH1186547A (ja) | 1997-08-30 | 1997-08-30 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6226204B1 (ja) |
| JP (1) | JPH1186547A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040074901A (ko) * | 2003-02-17 | 2004-08-26 | 가부시끼가이샤 르네사스 테크놀로지 | 데이터 출력 타이밍을 조정할 수 있는 동기형 반도체 기억장치 |
| US6788588B2 (en) | 2002-03-14 | 2004-09-07 | Fujitsu Limited | Asynchronous semiconductor memory device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003281890A (ja) * | 2002-03-25 | 2003-10-03 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| CN101645301B (zh) * | 2009-05-27 | 2013-06-12 | 无锡中星微电子有限公司 | 一种用于读数据采样的温度自适应调整方法及装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221981A (ja) * | 1994-12-15 | 1996-08-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JPH09180435A (ja) * | 1995-12-28 | 1997-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3277112B2 (ja) * | 1996-01-31 | 2002-04-22 | 株式会社東芝 | 半導体記憶装置 |
| JP4014669B2 (ja) * | 1996-04-22 | 2007-11-28 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
-
1997
- 1997-08-30 JP JP9249778A patent/JPH1186547A/ja active Pending
-
1998
- 1998-08-27 US US09/141,450 patent/US6226204B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788588B2 (en) | 2002-03-14 | 2004-09-07 | Fujitsu Limited | Asynchronous semiconductor memory device |
| KR20040074901A (ko) * | 2003-02-17 | 2004-08-26 | 가부시끼가이샤 르네사스 테크놀로지 | 데이터 출력 타이밍을 조정할 수 있는 동기형 반도체 기억장치 |
| US6850459B2 (en) | 2003-02-17 | 2005-02-01 | Renesas Technology Corp. | Synchronous semiconductor memory device allowing adjustment of data output timing |
Also Published As
| Publication number | Publication date |
|---|---|
| US6226204B1 (en) | 2001-05-01 |
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