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JPH1167968A - ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージ並びにそれらの製造方法 - Google Patents

ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージ並びにそれらの製造方法

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JPH1167968A
JPH1167968A JP10049245A JP4924598A JPH1167968A JP H1167968 A JPH1167968 A JP H1167968A JP 10049245 A JP10049245 A JP 10049245A JP 4924598 A JP4924598 A JP 4924598A JP H1167968 A JPH1167968 A JP H1167968A
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metal
via hole
semiconductor chip
pattern
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Eibin Ri
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 熱放出用ビアホールを介する吸湿を防止する
とともに、熱放出特性を向上させることができ、しかも
熱放出用ビアホール内でのボイドの発生を防止すること
ができるボールグリッドアレーパッケージ用印刷回路基
板及びボールグリッドアレーパッケージ並びにそれらの
製造方法を提供すること。 【解決手段】 熱放出用ビアホール162aの内部を熱
伝導度に優れ、吸湿性の低い金属172aで充填する、
その際、充填は、スクリーン印刷法とリフローソルダリ
ング工程、あるいは金属ボールを用いてリフローソルダ
リング工程により行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はボールグリッドアレ
ーパッケージ用印刷回路基板及びボールグリッドアレー
パッケージ並びにそれらの製造方法に関し、より詳しく
は、パッケージ胴体内部への吸湿を抑制することができ
るとともに、パッケージの内部で発生される熱を効果的
に放出することができ、しかもパッケージクラックを防
止できるボールグリッドアレーパッケージ用印刷回路基
板及びボールグリッドアレーパッケージ並びにそれらの
製造方法に関するものである。
【0002】
【従来の技術】半導体集積回路素子の集積度の増加に応
じて入出力ピンの数が増加する一方で、半導体素子の小
型化が要求されている。このような状況に対処するため
に開発された半導体チップパッケージの一つがボールグ
リッドアレー(Ball Grid Array;BGA) パッケージで
ある。BGAパッケージは、リードフレームを利用した
通常のプラスチックパッケージに比べて、主基板に実装
される際、実装面積を大幅に縮小することが可能であ
り、かつ電気的特性が優れるという長所を有する。
【0003】BGAパッケージと通常のパッケージとの
差異点は、BGAパッケージにおいては、半導体チップ
と主基板間の電気的接続が、リードフレームの代わりに
印刷回路基板(Printed Circuit Board ;PCB) のよう
な回路基板により実現されるということである。BGA
パッケージは、半導体チップが印刷回路基板上に取り付
けられて電気的に接続される構造を有する。また、半導
体チップが取り付けられた印刷回路基板の一方の面に形
成された回路配線は、半導体チップと電気的に接続され
ると同時に、複数のビアホールを介して印刷回路基板の
他方の面に形成された外部接続端子に電気的に接続され
る。外部接続端子は、半導体チップが取り付けられる一
方の面に形成されるのではなく、他方の面に自在に形成
できるので、従来のプラスチックパッケージに比べて、
主基板に対する実装面積が一層減少する。通常のBGA
パッケージの外部接続端子としては、ソルダボールが取
り付けられたソルダバンプが使用される。
【0004】図6は従来のBGAパッケージの断面図で
あり、図7は図6の印刷回路基板の熱放出用ビアホール
を拡大して示す断面図である。図6及び図7を参照する
と、BGAパッケージ100は、印刷回路基板10を媒
介として、半導体チップ20と外部接続端子であるソル
ダバンプ30とを電気的に接続させる構造を有する。
【0005】印刷回路基板10は、下面と上面を有する
基板胴体19と、この基板胴体19の両面にパターニン
グされた銅パターン層12とを有する。ここで、銅パタ
ーン層12は、半導体チップ20とソルダバンプ30と
を電気的に接続するためのものである。基板胴体19の
上面と下面にある銅パターン層12を相互接続させるた
めに、基板胴体19を貫通する複数の信号用ビアホール
14を形成する。また、信号用ビアホール14の内壁は
銅で鍍金される。基板胴体19の上面の銅パターン層1
2は、チップ実装領域60と回路パターン15とを含
む。チップ実装領域60は半導体チップ20が実装され
る領域である。回路パターン15は、チップ実装領域6
0に近接して形成されている。チップ実装領域60に近
接する回路パターン15の端部は、基板ボンディングパ
ッド17であり、ボンディングワイヤ40により半導体
チップ20に電気的に接続される。印刷回路基板10の
下面の銅パターン層12は、ソルダボールが取り付けら
れるソルダボールパッド13を含む。チップ実装領域6
0の下部に形成されたビアホールは、半導体チップ20
の動作中に生じる熱を外部に放出するための熱放出用ビ
アホール62である。
【0006】印刷回路基板10は、上面の基板ボンディ
ングパッド17及び下面のソルダボールパッド13を除
いて、全表面にソルダレジスト16が塗布される。そし
て、ソルダレジスト16の塗布工程時において、図7に
示すように、ソルダレジスト16が熱放出用ビアホール
62の内部にも充填される。
【0007】次に、半導体チップ20と回路パターン1
5を外部環境から保護するため、印刷回路基板10の上
面を熱硬化性樹脂のような成形樹脂で封止してパッケー
ジ胴体50を形成する。そして、印刷回路基板10の下
面のソルダボールパッド13にソルダボールを取り付け
た後、リフローソルダリング工程によりソルダバンプ3
0を形成する。
【0008】
【発明が解決しようとする課題】前述の印刷回路基板1
0を用いたBGAパッケージ100は、次のような問題
点がある。 (1)印刷回路基板10は、優れた吸湿性を有する。し
たがって、この印刷回路基板10を用いたBGAパッケ
ージ100は、金属リードフレームを用いた通常の半導
体チップパッケージと比較して、容易に水分を吸収す
る。BGAパッケージ100の吸湿経路には、基板胴体
19を介する経路と、熱放出用ビアホール62を介する
経路がある。まず、基板胴体19を介する吸湿は、基板
胴体19を形成する材料の基本的な物性から決まるの
で、この問題を克服するためには、基板胴体19の材料
を換えなければならない。次に、熱放出用ビアホール6
2は、吸湿性の強いソルダレジスト16が内部に充填さ
れる構造を有する。そして、吸湿は、印刷回路基板10
の下面の熱放出用ビアホール62を介してチップ実装領
域60に取り付けられた半導体チップ20にまで至るの
で、基板胴体19を介する吸湿に比較してパッケージの
信頼性に一層深刻な影響を及ぼす。
【0009】(2)BGAパッケージ100は、パッケ
ージ胴体50の内部で生じる熱を放出するために熱放出
用ビアホール62を有するが、熱放出用ビアホール62
を介する熱放出特性が劣るという問題がある。より詳し
く説明すると、従来の印刷回路基板10のチップ実装領
域60は、銅パターン層12を広く配置した構造を有
し、チップ実装領域60の下部には、熱放出用ビアホー
ル62が形成され、パッケージ100の内部で生じる熱
をチップ実装領域60及び熱放出用ビアホール62を介
して外部に放出する。しかしながら、熱放出用ビアホー
ル62の内部は、熱伝導度の低いソルダレジスト16で
充填されているので、熱放出用ビアホール62を介して
熱を放出することには限界がある。そこで、大部分の熱
は、チップ実装領域60を介して放出される。すなわ
ち、実質的な熱放出特性は、チップ実装領域60の銅パ
ターン層12の広さによる。
【0010】(3)BGAパッケージ100は、ボイド
のような不良が発生する恐れがあるという問題がある。
ソルダレジスト16を塗布する過程において、図7に示
したように、熱放出用ビアホール62の内部は、ソルダ
レジスト16の粘性によりソルダレジスト16で充填さ
れ、この際、熱放出用ビアホール62が不完全に充填さ
れて、ボイド64のような不良を引き起こす。ボイド6
4は、BGAパッケージ100が製造された後、高温、
高圧下のバーンインテスト(burn in test)のような信頼
性テストを実施した際に、ボイドが存在する熱放出用ビ
アホール62部分の印刷回路基板10に、クラックのよ
うな不良を招くことになる。
【0011】従って、本発明の目的は、熱放出用ビアホ
ールを介する吸湿を防止し、且つ熱放出特性を向上させ
ることができるBGAパッケージ用印刷回路基板及びB
GAパッケージ並びにそれらの製造方法を提供すること
にある。また、本発明の他の目的は、熱放出用ビアホー
ル内でのボイドの発生を防止し、パッケージクラックを
防止することができるBGAパッケージ用印刷回路基板
及びBGAパッケージ並びにそれらの製造方法を提供す
ることにある。
【0012】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するため、本発明では、熱放出用ビアホール
の内部を熱伝導度に優れ、吸湿性の低い金属で充填す
る、その際、充填は、スクリーン印刷法とリフローソル
ダリング工程、あるいは金属ボールを用いてリフローソ
ルダリング工程により行う。金属としては、低融点金属
が好ましい。
【0013】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳しく説明する。図1は本発明の一実施の形態
によるBGAパッケージを示す断面図、図2は図1のパ
ッケージのうち印刷回路基板を取り出して示す斜視図、
図3は図1のチップ実装領域部分を拡大して示す切欠斜
視図である。
【0014】図1乃至図3を参照して本発明によるBG
Aパッケージの構造を説明する。BGAパッケージ20
0は、チップ実装領域160と回路パターン115が形
成された印刷回路基板110と、チップ実装領域160
に取り付けられる半導体チップ120と、この半導体チ
ップ120と回路パターン115を電気的に接続するボ
ンディングワイヤ140のような電気的接続手段と、半
導体チップ120とボンディングワイヤ140を封止し
て形成されるパッケージ胴体150と、外部接続端子で
あるソルダボール130とを含む。
【0015】印刷回路基板110は、基板胴体119
と、この基板胴体119の両面にパターニングされた銅
パターン層112とを含む。より詳しくは、印刷回路基
板110において、基板胴体119は、ガラスエポキシ
樹脂またはBT樹脂(Bismaleimide Triazine Resin )
からなり、銅箔が上面と下面に取り付けられる。銅パタ
ーン層112は、取り付けられた銅箔をパターニングす
ることにより形成される。基板胴体119の上面の銅パ
ターン層112は、半導体チップ120が実装されるチ
ップ実装領域160と、チップ実装領域160の周囲に
位置する複数の回路パターン115とを含む。チップ実
装領域160に近接する回路パターン115の端部は、
半導体チップ120のチップパッド124に電気的に接
続される基板ボンディングパッド117である。一方、
基板胴体119の下面の銅パターン層112は、ソルダ
ボールが取り付けられるソルダボールパッド113と、
ソルダボールパッド113に電気的に接続される回路パ
ターン115とを含む。また、上面の回路パターン11
5と下面の回路パターン115とを電気的に接続するた
めの信号用ビアホール114は、基板胴体119を貫通
して形成され、その内壁は無電解鍍金法により銅で鍍金
される。その結果、基板胴体119の上下両面の回路パ
ターン115及びソルダボールパッド113は、互いに
電気的に接続される。
【0016】熱放出用ビアホール162aは、チップ実
装領域160の下部に形成され、半導体チップ120が
動作する途中で発生する熱を外部に放出するためのもの
である。熱放出用ビアホール162aの内部は低融点金
属172aで充填される。以下、内部が低融点金属17
2aで充填された熱放出用ビアホール162aを″熱放
出用ビア162″という。
【0017】基板胴体119及びその上下両面に位置す
る銅パターン層112を保護するため、上面の基板ボン
ディングパッド117及び下面のソルダボールパッド1
13を除いて、基板胴体119の全表面にソルダレジス
ト116を塗布する。ソルダレジスト116は熱放出用
ビア162の上下面を覆う。印刷回路基板110のチッ
プ実装領域160には、半導体チップ120の下面が取
り付けられる。半導体チップ120の上面には複数のチ
ップパッド124が形成されている。半導体チップ12
0のチップパッド124は、ボンディングワイヤ140
により基板ボンディングパッド117に接続される。ワ
イヤボンディング工程を完了した後、半導体チップ12
0と回路パターン115を外部環境から保護するため
に、印刷回路基板110の上面を熱硬化性樹脂で封止し
てパッケージ胴体150を形成する。また、印刷回路基
板110のソルダボールパッド113にソルダボール1
30を取り付けた後、リフローソルダリング工程によ
り、ソルダバンプを形成する。
【0018】本発明による印刷回路基板110は、通常
プラスチックパッケージのリードフレームストリップと
同様にストリップの形態に製造される。図2に示すよう
に、印刷回路基板ストリップには、アッセンブリ工程後
に印刷回路基板ストリップを個別パッケージに切断する
ために使用される複数の切断用スロット166が形成さ
れる。この際、印刷回路基板ストリップの両端には、三
つの切断用スロット166が形成される。印刷回路基板
ストリップの中間には、四つのスロット166が形成さ
れる。即ち、長手方向に沿って対向する二つのスロット
が形成され、且つ短辺と平行方向に沿って対向する二つ
のスロットが形成される。図2では、印刷回路基板スト
リップの一方の端部を示しているので、三つの切断用ス
ロット166が形成されている。また、印刷回路基板ス
トリップの一端部に、封止樹脂を注入するためのゲート
111が形成されており、さらに印刷回路基板ストリッ
プの移送を案内する移送孔168が長手方向に沿って所
定の間隔で形成されている。
【0019】図3を参照して、熱放出用ビア162が形
成されたチップ実装領域160の構造をより詳しく説明
する。チップ実装領域160において、基板胴体119
の上面と下面に銅パターン層112が広く配置され、そ
の両面の銅パターン層112を貫通して複数の熱放出用
ビアホール162aが形成される。また、熱放出用ビア
ホール162aの内部は、低融点金属172aで充填さ
れ、これにより熱放出用ビア162が形成される。基板
胴体119の上面と下面は、ソルダレジスト116で塗
布される。ここで、図面符号″163″は、チップ実装
領域160の外側領域である。この領域163において
はソルダレジスト116が塗布されなく、基板ボンディ
ングパッド117が露出される。チップ実装領域160
に取り付けられた半導体チップ120のチップパッド1
24は、ボンディングワイヤ140により、基板ボンデ
ィングパッド117に電気的に接続される。
【0020】本発明による印刷回路基板110の熱放出
用ビアを形成するため、熱放出用ビアホールの内部を低
融点金属で充填する工程について図4及び図5を参照し
て説明する。図4(a)を参照すると、基板胴体119
の上面と下面に銅パターン層112が形成され、半導体
チップが取り付けられるチップ実装領域に該当する部分
に、複数の熱放出用ビアホール162aが形成される。
そして、熱放出用ビアホール162aの内壁は、無電解
鍍金法により銅で鍍金される。熱放出用ビアホール16
2aが形成された後、基板胴体119の下面には、熱放
出用ビアホール162aの下面も覆ってソルダレジスト
116aが塗布される。ここで、前述の熱放出用ビアホ
ール162aの形成工程は、信号用ビアホール(図1の
114)の形成工程と同時に進行されることが好まし
い。
【0021】図4(b)で示すように、熱放出用ビアホ
ール162aに対応して複数のホールパターン182を
有するマスク180が、基板胴体119の上面に配置さ
れる。その後、マスク180の上にスクリーン印刷用の
金属ペースト172を供給する。金属ペースト172
は、スキージ190によりマスク180のホールパター
ン182を介して熱放出用ビアホール162aの内部に
充填される。ここで、基板胴体119の下面にソルダレ
ジスト116aを塗布した理由は、金属ペースト172
のスクリーン印刷工程時に、熱放出用ビアホール162
aの下部を介して金属ペースト172が流れ出すことを
防ぐためである。
【0022】次に、図5(a)を参照する。図4(b)
でのスクリーン印刷工程が完了した後、マスク180は
基板胴体119から分離され、熱放出用ビアホール16
2aに充填された金属ペースト172は、リフローソル
ダリング工程により硬化する。これにより、熱放出用ビ
アホール162aは、金属が充填された熱放出用ビア1
62となる。
【0023】金属ペースト172としては、熱伝導度が
よく、耐湿性の強い金属が使用され、スクリーン印刷さ
れた後、リフローソルダリング工程により溶融されるこ
とにより、熱放出用ビアホール162a内に充填されて
硬化する。この際、高融点を有する金属を使うと、基板
胴体119が変形する恐れがあるので、基板胴体119
が耐えられる溶融点を有する金属を使用しなければなら
ない。例えば、金属ペースト172としては、融点が5
00℃以下の低融点金属または合金が含まれた金属ペー
ストを使用する。具体的には、錫(Sn)、ソルダ等の低融
点金属が金属ペースト172に含まれている。
【0024】このようにして低融点金属で充填された熱
放出用ビア162を形成した後、図5(b)に示すよう
に、基板胴体119の上面にソルダレジスト116bを
塗布することにより、印刷回路基板110のチップ実装
領域160が形成される。
【0025】本発明の一実施の形態では、低融点金属が
含有された金属ペーストを利用して熱放出用ビアを形成
した。これに対して、図4(c)に示すように、本発明
の他の実施の形態では、低融点金属よりなる金属ボール
174が使用される。金属ボール174は、マスク18
4のホールパターン186を介して熱放出用ビアホール
162a上に配置される。次に、マスク184を分離し
た後、リフローソルダリング工程により金属ボール17
4を溶融させることにより、熱放出用ビアホール162
aを金属ボール174の低融点金属で充填して、図5
(b)に示したような熱放出用ビア162を形成する。
【0026】低融点金属で充填された熱放出用ビア16
2を有する印刷回路基板110を用いたBGAパッケー
ジ200の製造工程を説明する。低融点金属で充填され
た熱放出用ビア162を有する印刷回路基板110の製
造後、BGAパッケージの製造工程は、印刷回路基板1
10のチップ実装領域160に半導体チップ120を取
り付ける工程と、半導体チップ120のチップパッド1
24と印刷回路基板110の基板ボンディングパッド1
17とをボンディングワイヤ140により接続する工程
と、半導体チップ120とボンディングワイヤ140を
外部の環境から保護するため封止する工程と、印刷回路
基板110のソルダボールパッド113にソルダボール
130を取り付ける工程とを含む。
【0027】
【発明の効果】本発明によれば、熱放出用ビアホール
は、従来のソルダレジストに代わって、金属で充填され
る。従って、本発明によれば、熱放出用ビアホールを介
してパッケージ胴体内に水分が浸透することを防止する
ことができるとともに、熱放出特性を向上させることが
できる。また、本発明によれば、熱放出用ビアホール
は、スクリーン印刷工程とリフローソルダリング工程あ
るいは金属ボールを用いたリフローソルダリング工程に
より金属で充填されるので、熱放出用ビアホールの内部
にボイドが発生することを防止することができる。した
がって、ボイドによるパッケージクラックを防止でき
る。
【図面の簡単な説明】
【図1】本発明の一実施の形態によるBGAパッケージ
を示す断面図。
【図2】図1のパッケージのうち印刷回路基板を取り出
して示す斜視図。
【図3】図1のチップ実装領域部分を拡大して示す切欠
斜視図。
【図4】本発明における熱放出用ビアホールの充填工程
を説明するための断面図。
【図5】本発明における熱放出用ビアホールの充填工程
を説明するための断面図。
【図6】従来のBGAパッケージを示す断面図。
【図7】図6の印刷回路基板の熱放出用ビアホールを拡
大して示す断面図。
【符号の説明】
110 印刷回路基板 112 銅パターン層 113 ソルダボールパッド 114 信号用ビアホール 115 回路パターン 116 ソルダレジスト 117 基板ボンディングパッド 119 基板胴体 120 半導体チップ 124 チップパッド 130 ソルダボール 140 ボンディングワイヤ 150 パッケージ胴体 160 チップ実装領域 162 熱放出用ビア 162a 熱放出用ビアホール 172a 低融点金属

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 上面に半導体チップが取り付けられるチ
    ップ実装領域、下面にソルダボールが取り付けられる複
    数のソルダボールパッドを有する基板胴体と、 前記基板胴体の上面と下面にパターン形成され、上面の
    パターンは前記半導体チップとの電気的接続のために前
    記チップ実装領域に近接して形成され、下面のパターン
    は前記ソルダボールパッドに接続される複数の回路パタ
    ーンと、 前記基板胴体の上面の回路パターンと下面の回路パター
    ンとを接続するために、前記基板胴体を貫通して形成さ
    れる複数の信号用ビアホールと、 前記チップ実装領域の下部で前記基板胴体を貫通して形
    成される複数の熱放出用ビアホールと、 前記半導体チップに電気的に接続される回路パターンの
    一部分とソルダボールパッドとを除いて前記基板胴体の
    全表面に塗布されるソルダレジストとを含み、 前記熱放出用ビアホールの内部は金属で充填されること
    を特徴とするボールグリッドアレーパッケージ用印刷回
    路基板。
  2. 【請求項2】 前記金属は低融点金属であることを特徴
    とする請求項1に記載のボールグリッドアレーパッケー
    ジ用印刷回路基板。
  3. 【請求項3】 前記熱放出用ビアホールの内部は、スク
    リーン印刷方法により金属で充填されることを特徴とす
    る請求項1に記載のボールグリッドアレーパッケージ用
    印刷回路基板。
  4. 【請求項4】 (a)上面に半導体チップが取り付けら
    れるチップ実装領域、下面にソルダボールが取り付けら
    れる複数のソルダボールパッドを有する基板胴体と、こ
    の基板胴体の上面と下面にパターン形成され、上面のパ
    ターンは前記半導体チップとの電気的接続のために前記
    チップ実装領域に近接して形成され、下面のパターンは
    前記ソルダボールパッドに接続される複数の回路パター
    ンと、前記基板胴体の上面の回路パターンと下面の回路
    パターンとを接続するために、前記基板胴体を貫通して
    形成される複数の信号用ビアホールと、前記チップ実装
    領域の下部で前記基板胴体を貫通して形成される複数の
    熱放出用ビアホールと、前記基板胴体の下面に塗布され
    るソルダレジストとを含む印刷回路基板を準備する工程
    と、(b)前記基板胴体の上面より前記熱放出用ビアホ
    ールを金属で充填する工程と、(c)前記金属で充填さ
    れた前記熱放出用ビアホールを有する前記基板胴体の上
    面にソルダレジストを塗布する工程とを含むことを特徴
    とするボールグリッドアレーパッケージ用印刷回路基板
    の製造方法。
  5. 【請求項5】 前記(b)工程は、(b1)前記基板胴
    体の上面に、この基板胴体の熱放出用ビアホールに対応
    してホールパターンが形成されたマスクを配置する工程
    と、(b2)前記マスク上に金属ペーストを供給し、こ
    の金属ペーストをスクリーン印刷方法により前記熱放出
    用ビアホールに塗布する工程と、(b3)前記マスクを
    前記基板胴体の上面から分離した後、前記熱放出用ビア
    ホールの内部をリフローソルダリング工程により前記金
    属ペーストで充填する工程とを含むことを特徴とする請
    求項4に記載のボールグリッドアレーパッケージ用印刷
    回路基板の製造方法。
  6. 【請求項6】 前記(b)工程は、(b1)前記基板胴
    体の上面に、この基板胴体の熱放出用ビアホールに対応
    してホールパターンが形成されたマスクを配置する工程
    と、(b2)前記マスク上に金属ボールを供給し、この
    金属ボールを前記熱放出用ビアホールに配置する工程
    と、(b3)前記マスクを前記基板胴体の上面から分離
    した後、前記熱放出用ビアホールの内部をリフローソル
    ダリング工程により前記金属ボールの金属で充填する工
    程とを含むことを特徴とする請求項4に記載のボールグ
    リッドアレーパッケージ用印刷回路基板の製造方法。
  7. 【請求項7】 前記熱放出用ビアホールを充填する金属
    は低融点金属であることを特徴とする請求項4乃至6の
    いずれかに記載のボールグリッドアレーパッケージ用印
    刷回路基板の製造方法。
  8. 【請求項8】 上面に半導体チップが取り付けられるチ
    ップ実装領域、下面にソルダボールが取り付けられる複
    数のソルダボールパッドを有する基板胴体と、 前記チップ実装領域に取り付けられ、複数のチップパッ
    ドが形成された半導体チップと、 前記基板胴体の上面と下面にパターン形成され、上面の
    パターンは前記半導体チップとの電気的接続のために前
    記チップ実装領域に近接して形成され、下面のパターン
    は前記ソルダボールパッドに接続される複数の回路パタ
    ーンと、 前記基板胴体の上面の回路パターンと下面の回路パター
    ンとを接続するために、前記基板胴体を貫通して形成さ
    れる複数の信号用ビアホールと、 前記チップ実装領域の下部で前記基板胴体を貫通して形
    成される複数の熱放出用ビアホールと、 前記半導体チップに電気的に接続される回路パターンの
    一部分とソルダボールパッドとを除いて前記基板胴体の
    全表面に塗布されるソルダレジストと、 前記半導体チップのチップパッドを前記回路パターンに
    電気的に接続するための電気的接続手段と、 前記半導体チップと前記電気的接続手段を封止して形成
    されるパッケージ胴体と、 前記ソルダボールパッドに取り付けられる複数のソルダ
    ボールとを含み、 前記熱放出用ビアホールの内部は金属で充填され、且
    つ、この熱放出用ビアホールは前記ソルダレジストによ
    り被覆されることを特徴とするボールグリッドアレーパ
    ッケージ。
  9. 【請求項9】 前記金属は低融点金属であることを特徴
    とする請求項8に記載のボールグリッドアレーパッケー
    ジ。
  10. 【請求項10】 前記熱放出用ビアホールの内部は、ス
    クリーン印刷方法により金属で充填されることを特徴と
    する請求項8に記載のボールグリッドアレーパッケー
    ジ。
  11. 【請求項11】 (a)上面に半導体チップが取り付け
    られるチップ実装領域、下面にソルダボールが取り付け
    られる複数のソルダボールパッドを有する基板胴体と、
    この基板胴体の上面と下面に形成され、上面のパターン
    は前記半導体チップとの電気的接続のために前記チップ
    実装領域に近接して形成され、下面のパターンは前記ソ
    ルダボールパッドに接続される複数の回路パターンと、
    前記基板胴体の上面の回路パターンと下面の回路パター
    ンとを接続するために、前記基板胴体を貫通して形成さ
    れる複数の信号用ビアホールと、前記チップ実装領域の
    下部で前記基板胴体を貫通して形成される複数の熱放出
    用ビアホールと、前記基板胴体の下面に塗布されるソル
    ダレジストとを含む印刷回路基板を準備する工程と、
    (b)前記基板胴体の上面より前記熱放出用ビアホール
    を金属で充填する工程と、(c)前記金属で充填された
    前記熱放出用ビアホールを有する前記基板胴体の上面に
    ソルダレジストを塗布する工程と、(d)前記チップ実
    装領域に複数のチップパッドを有する半導体チップを取
    り付ける工程と、(e)前記半導体チップのチップパッ
    ドを前記基板胴体の上面の回路パターンに電気的接続手
    段により接続する工程と、(f)前記半導体チップと前
    記電気的接続手段を封止する工程と、(g)前記ソルダ
    ボールパッドの下面にソルダボールを取り付ける工程と
    を含むことを特徴とするボールグリッドアレーパッケー
    ジの製造方法。
  12. 【請求項12】 前記(b)工程は、(b1)前記基板
    胴体の上面に、この基板胴体の熱放出用ビアホールに対
    応してホールパターンが形成されたマスクを配置する工
    程と、(b2)前記マスク上に金属ペーストを供給し、
    この金属ペーストをスクリーン印刷方法により前記熱放
    出用ビアホールに塗布する工程と、(b3)前記マスク
    を前記基板胴体の上面から分離し後、前記熱放出用ビア
    ホールの内部をリフローソルダリング工程により前記金
    属ペーストで充填する工程とを含むことを特徴とする請
    求項11に記載のボールグリッドアレーパッケージの製
    造方法。
  13. 【請求項13】 前記(b)工程は、(b1)前記基板
    胴体の上面に、この基板胴体の熱放出用ビアホールに対
    応してホールパターンが形成されたマスクを配置する工
    程と、(b2)前記マスク上に金属ボールを供給し、こ
    の金属ボールを前記熱放出用ビアホールに配置する工程
    と、(b3)前記マスクを前記基板胴体の上面から分離
    した後、前記熱放出用ビアホールの内部をリフローソル
    ダリング工程により前記金属ボールの金属で充填する工
    程とを含むことを特徴とする請求項11に記載のボール
    グリッドアレーパッケージの製造方法。
  14. 【請求項14】 前記熱放出用ビアホールを充填する金
    属は低融点金属であることを特徴とする請求項11乃至
    13のいずれかに記載のボールグリッドアレーパッケー
    ジの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013165304A (ja) * 2013-05-30 2013-08-22 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676315B1 (ko) * 2000-03-15 2007-01-31 삼성전자주식회사 고 열방출 반도체 칩 패키지
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
US6472741B1 (en) * 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
JP4000507B2 (ja) * 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
US7109573B2 (en) * 2003-06-10 2006-09-19 Nokia Corporation Thermally enhanced component substrate
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit
JP3990347B2 (ja) * 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
JP4321287B2 (ja) * 2004-02-10 2009-08-26 ソニー株式会社 撮影装置および撮影方法、並びに、プログラム
KR100618699B1 (ko) * 2004-07-20 2006-09-08 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
US7772705B2 (en) * 2005-02-02 2010-08-10 Toshiba America Electronic Components, Inc. Low thermal resistance package
KR20080014004A (ko) * 2005-06-06 2008-02-13 로무 가부시키가이샤 인터포저 및 반도체 장치
US7679002B2 (en) * 2006-08-22 2010-03-16 Texas Instruments Incorporated Semiconductive device having improved copper density for package-on-package applications
KR100871794B1 (ko) 2007-07-19 2008-12-02 주식회사 동부하이텍 반도체 패키지 및 그 제조 방법
US8166650B2 (en) * 2008-05-30 2012-05-01 Steering Solutions IP Holding Company Method of manufacturing a printed circuit board
TWI479968B (zh) * 2009-09-09 2015-04-01 Advanced Semiconductor Eng 線路板製作方法、線路板及晶片封裝結構
DE102011088256A1 (de) * 2011-12-12 2013-06-13 Zf Friedrichshafen Ag Multilayer-Leiterplatte sowie Anordnung mit einer solchen
CN104135814A (zh) * 2013-05-02 2014-11-05 鸿富锦精密工业(深圳)有限公司 印刷电路板
FR3036917B1 (fr) * 2015-05-28 2018-11-02 IFP Energies Nouvelles Dispositif electronique comprenant une carte de circuit imprime avec un refroidissement ameliore.
US9769925B2 (en) * 2015-11-13 2017-09-19 Alcatel Lucent Relieved component pad for 0201 use between vias
CN111092023B (zh) * 2018-10-23 2021-10-19 碁鼎科技秦皇岛有限公司 封装基板及其制作方法
CN112752432B (zh) * 2020-11-20 2022-12-23 成都泰格微电子研究所有限责任公司 一种高效率高可靠性的印制电路板与垫片一体化装配工艺
CN114567973B (zh) * 2022-02-10 2024-04-12 上海航天电子通讯设备研究所 一种cqfp芯片自带非金属化通孔的pcb封装方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3889357A (en) * 1973-07-05 1975-06-17 Sprague Electric Co Screen printed solid electrolytic capacitor
US4109377A (en) * 1976-02-03 1978-08-29 International Business Machines Corporation Method for preparing a multilayer ceramic
US4396936A (en) * 1980-12-29 1983-08-02 Honeywell Information Systems, Inc. Integrated circuit chip package with improved cooling means
US4919970A (en) * 1986-09-15 1990-04-24 International Business Machines Corporation Solder deposition control
JP2660295B2 (ja) * 1988-08-24 1997-10-08 イビデン株式会社 電子部品搭載用基板
US5189261A (en) * 1990-10-09 1993-02-23 Ibm Corporation Electrical and/or thermal interconnections and methods for obtaining such
JPH04177889A (ja) * 1990-11-13 1992-06-25 Fujitsu Ltd 予備半田付け方法
JPH04225552A (ja) * 1990-12-27 1992-08-14 Tanaka Kikinzoku Kogyo Kk 半導体装置
JP3086066B2 (ja) * 1991-10-29 2000-09-11 富士通株式会社 クリーム状はんだの印刷方法及び電子部品のソルダリング方法
JPH05200974A (ja) * 1992-01-28 1993-08-10 Fujitsu Ltd スクリーン印刷方法
JP3174393B2 (ja) * 1992-04-24 2001-06-11 シチズン時計株式会社 電子部品搭載用基板の製造方法
US5831828A (en) * 1993-06-03 1998-11-03 International Business Machines Corporation Flexible circuit board and common heat spreader assembly
US5463191A (en) * 1994-03-14 1995-10-31 Dell Usa, L.P. Circuit board having an improved fine pitch ball grid array and method of assembly therefor
US5427865A (en) * 1994-05-02 1995-06-27 Motorola, Inc. Multiple alloy solder preform
US5492266A (en) * 1994-08-31 1996-02-20 International Business Machines Corporation Fine pitch solder deposits on printed circuit board process and product
US5561322A (en) * 1994-11-09 1996-10-01 International Business Machines Corporation Semiconductor chip package with enhanced thermal conductivity
US5620129A (en) * 1995-02-17 1997-04-15 Rogren; Philip E. Device and method for forming and attaching an array of conductive balls
US5803340A (en) * 1995-09-29 1998-09-08 Delco Electronics Corporation Composite solder paste for flip chip bumping

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013165304A (ja) * 2013-05-30 2013-08-22 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
TW413873B (en) 2000-12-01
JP3820022B2 (ja) 2006-09-13
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