JPH1155081A

JPH1155081A - フリップフロップ回路および回路設計システム

Info

Publication number: JPH1155081A
Application number: JP9213623A
Authority: JP
Inventors: Ichiro Kumada; 一郎隈田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-08-07
Filing date: 1997-08-07
Publication date: 1999-02-26
Also published as: KR19990023415A

Abstract

(57)【要約】【課題】セルベース方式での利用が容易で、且つレイ
アウト面積が小さく、低消費電力、高速なセルおよびそ
れを用いた回路設計システムを実現する。【解決手段】パルス発生回路１０とフリップフロップ
Ｌ１〜Ｌ４からなるスルーラッチ２０をセルベース方式
の基本セルとして登録し、ＬＳＩ設計に利用する。パル
ス発生回路１０は、クロック信号ＣＫに同期して幅の狭
い正と負のパルスＣＫＰ，ＸＣＫＰを生成し、フリップ
フロップＬ１〜Ｌ４に供給し、パルスＣＫＰがハイレベ
ルのとき、各フリップフロップは入力端子Ｄに入力され
た信号をそれぞれのフリップフロップ内部に取り込み、
パルスＣＫＰがローレベルの間に取り込まれた信号を保
持して出力端子Ｑに出力するので、一つの基本セル内に
パルス発生回路とその負荷となるラッチ回路が含まれて
おり、自動配置配線でセットアップやホールドタイムが
変動せず、誤動作の発生を回避できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フリップフロップ
回路、特にレイアウト面積の削減、低消費電力化および
高速化を実現可能なフリップフロップ回路およびそれを
用いた回路設計システムに関するものである。

【０００２】

【従来の技術】従来のＤフリップフロップの一構成例を
図３３に示している。図示のよう本例のＤフリップフロ
ップＤ−ＦＦはマスターとスレーブの２つのスルーラッ
チＭＳＴとＳＬＶを縦列接続して構成されている。図３
４はその動作のタイミングチャートを示している。図示
のように、マスタスルーラッチＭＳＴとスレーブスルー
ラッチＳＬＶにそれぞれクロック信号ＣＫとその反転信
号ＸＣＫが与えられ、クロック信号のエッジ付近、即ち
セットアップタイムＴ_SとホールドタイムＴ_Hで規定さ
れる期間のデータが読み込まれ、保持される。本来１ビ
ットの情報を記憶するにはスルーラッチ１個で良いが、
クロックのエッジでデータを取り込む機能を実現するた
めにマスタースルーラッチＭＳＴとスレーブスルーラッ
チＳＬＶの２つのスルーラッチが用いられている。

【０００３】上記のＤフリップフロップＤ−ＦＦはセル
化しやすく、タイミング設計もしやすいことから、セル
ベース方式でＬＳＩ設計において多用されている。また
同期イネーブル機能が必要な場合は通常図３５に示すよ
うにＤフリップフロップＤ−ＦＦのＤ入力の前にセレク
タＳを付加し、イネーブル信号ＥＮがイネーブル状態の
時のみ入力データＤ_inをＤフリップフロップＤ−ＦＦの
Ｄ入力に伝え、イネーブル信号ＥＮがディスエーブル状
態の時にはＤフリップフロップＤ−ＦＦの出力ＱをＤフ
リップフロップのＤ入力にフィードバックすることで実
現する。

【０００４】一方、図３６に示すような帰還回路を用い
たパルス発生回路で元のクロックから細いパルスを作
り、これで図３７のようなスルーラッチを複数駆動し、
パルスを充分細くすることで、一つのスルーラッチで従
来のＤフリップフロップと同様にクロックエッジ付近で
のデータの取り込み動作を行うことが可能である。

【０００５】またパルス生成を同期イネーブル信号ＥＮ
をラッチした信号Ｓ_ENで制御し同期イネーブル機能を実
現している。ただし、このような手法はタイミング検証
や動作保証の問題から、フルカスタム設計のデータパス
部のようなフリップフロップ間の信号伝搬遅延が把握し
やすく、且つコントロールしやすい部分にのみ用いられ
てきた。

【０００６】

【発明が解決しようとする課題】ところで、上述した従
来のＤフリップフロップは、１ビットの記憶に２つのス
ルーラッチを使用するため、レイアウト面積および消費
電力が大きく、セットアップタイムＴ_Sも長い。非同期
クリアや非同期プリセット機能を付加する場合には、マ
スターとスレーブの２つのスルーラッチ両方にクリアま
たはプリセットの機能を付ける必要がある。また、同期
イネーブルをセレクタ付加で実現する場合はさらにレイ
アウト面積および消費電力の増加を招き、且つセットア
ップタイムが悪化するという不利益がある。

【０００７】一方、クロック信号から細いパルスを生成
し、スルーラッチに供給してＤフリップフロップと等価
な動作を実現する方法は、一つのパルス発生回路で複数
のスルーラッチを駆動すれば、回路規模および消費電力
の低減、セットアップタイムが改善が図れ、また、同期
イネーブル機能についても同様に改善される。

【０００８】しかしながらこのような細いパルスを利用
し、スルーラッチをＤフリップフロップの代わりに用い
る方法はフルカスタム的なＬＳＩ設計手法のデータパス
部で使うというのが従来の常識であった。なぜなら、よ
りゲート当たりの設計工数が少なくて済むセルベース方
式でのＬＳＩ設計に用いる場合は、回路を基本セルに分
割し、これらの基本セルの配置配線を自動配置配線ＣＡ
Ｄで行うため、厳密な負荷容量や配線距離のコントロー
ルが難しい。

【０００９】従って、例えばパルス発生回路とスルーラ
ッチを別々な基本セルとして用意し、それらを自動配置
配線して接続すると、配線負荷がばらつくためにパルス
幅不足等による誤動作の可能性が高くなる。

【００１０】誤動作を防ぐためにパルス発生回路とスル
ーラッチを同一セル内に配置し各部の負荷を固定した場
合でも、図３６に示すパルス発生回路では、元のクロッ
ク信号ＣＫの立ち上がりからスルーラッチを駆動するパ
ルスＣＫＰ、ＸＣＫＰの終了までの遅延、すなわち図３
８のｄ３がゲートＧ２、Ｇ３、Ｇ４、Ｇ５の遅延総和の
約２倍となるため大きく、その結果として全体を従来の
Ｄフリップフロップと等価なセルとして利用する場合、
元のクロック信号ＣＫから見て、データ取り込みに必要
なホールドタイムが大きくなり大規模ＬＳＩ設計が困難
となる。

【００１１】逆にセットアップタイムはパルス発生回路
の遅延（図３８のｄ１）によって減少し、場合によって
はマイナスの値となる。その場合にゲートレベルシミュ
レーターやスタティックタイミングアナライザではマイ
ナスのセットアップがうまく扱えない場合が多く、最高
動作周波数等を見積る場合に正確な値が得られないとい
う問題が起きる。

【００１２】また、図３６の回路ではパルス生成のフィ
ードバックループ内と同期イネーブル機能のためのラッ
チにダイナミックな回路を用いているため元のクロック
信号ＣＫのハイレベル期間でノードＮＤ１とノードＮＤ
２がハイインピーダンス状態で値を保持するため、クロ
ック信号ＣＫのハイレベル期間の長さに制限がある。こ
れをスタティック化した場合は回路規模が増大する。

【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、パルス発生回路とスルーラッチ
を用いるにもかかわらず、セルベース方式での利用が容
易で、従来のＤフリップフロップと置き換え可能、且つ
小面積、低消費電力、高速なセルを提供することにあ
る。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明のフリップフロップ回路は、外部から入力さ
れたクロック信号に応じて、入力信号を保持して出力す
るフリップフロップ回路であって、上記クロック信号に
応じて、所定の幅を有するパルスを生成するパルス発生
回路と、上記パルス発生回路で生成されたパルスの入力
タイミングで上記入力信号を保持し、保持した信号を出
力する少なくとも一つのラッチ回路とを有する。

【００１５】また、本発明では、好適には上記パルス発
生回路は、外部からの動作制御信号に応じて動作／停止
状態が制御され、上記パルス発生回路は、外部からのモ
ード制御信号に応じて、上記クロック信号または生成さ
れた上記パルスの何れかを上記ラッチ回路に供給する。
さらに、上記パルス発生回路は、外部からの状態制御信
号に応じて、上記パルスの発生を停止させることで、上
記ラッチ回路の新たな信号入力を阻止し、上記出力信号
を所定のレベルに保持する。

【００１６】また、本発明のフリップフロップ回路は、
外部から入力されたクロック信号に応じて、入力信号を
保持して出力するフリップフロップ回路であって、上記
クロック信号を所定の時間だけ遅延して、遅延クロック
信号を出力する遅延回路と、上記クロック信号と上記遅
延クロック信号に基づいて、所定の論理演算を行い、上
記遅延回路の遅延時間に応じた幅を有するパルスを生成
する論理回路と、上記論理回路で生成されたパルスの入
力タイミングで上記入力信号を保持し、保持した信号を
出力する少なくとも一つのラッチ回路とを有する。

【００１７】また、本発明では、好適には上記遅延回路
は、奇数個、例えば、３個のインバータが直列接続して
構成され、上記論理回路は、上記クロック信号と上記遅
延クロック信号の反転論理積又は論理積又はその両方を
出力する論理回路により構成されている。

【００１８】また、本発明では、好適には上記ラッチ回
路は、上記パルス期間中に、上記入力信号を内部の記憶
ノードに入力する第１のゲートと、上記パルス期間以外
のとき、帰還ループを形成し、上記記憶ノードの信号を
保持させる第２のゲートとを有し、また、上記各ラッチ
回路の入力端子に接続され、上記パルス期間の始まりに
おけるレベル変化エッジにおいて、上記入力信号を取り
込み、上記パルス期間中、取り込んだ信号を保持するダ
イナミックラッチ回路を有する。

【００１９】さらに、本発明は、少なくとも一つの単位
セルを用いて、所望の回路システムを構築する回路設計
システムであって、上記単位セルは、上記クロック信号
に応じて、所定の幅を有するパルスを生成するパルス発
生回路と、上記パルス発生回路で生成されたパルスの入
力タイミングで外部からの入力信号を保持し、保持した
信号を出力する少なくとも一つのラッチ回路とを有す
る。

【００２０】本発明によれば、外部から入力されたクロ
ック信号に応じて、例えば、クロック信号の立ち上がり
エッジにあわせて、パルス発生回路により所定の幅を有
するパルスが生成され、当該パルスにより少数のラッチ
回路が駆動される。各ラッチ回路により、上記パルスの
入力タイミングに同期してそれぞれ外部からの入力信号
が保持され、出力される。

【００２１】上記パルス発生回路により駆動されている
ラッチ回路の数が、上記パルス発生回路の負荷能力など
を考慮して、生成されたパルスの波形歪みが生じない程
度に、例えば、８個以下に制限されている。さらに、上
記パルス発生回路は、外部からの動作制御信号、例え
ば、動作／停止状態が制御され、さらに、モード制御信
号に応じて、生成したパルスあるいはクロック信号その
まま各ラッチ回路に供給し、それぞれ異なる動作モード
に応じて、それぞれのラッチ回路を駆動する。

【００２２】さらに、本発明の回路設計システムでは、
パルス発生回路と、当該パルス発生回路からのパルスに
より駆動される少数のラッチ回路を一つの単位セルとし
て回路設計に用いる。本発明のパルス発生回路は帰還回
路や余分なバッファを含まない構成なのでサイズが小さ
い。そのためパルス発生回路と少数のラッチ回路を一つ
の単位セルとしてそれほどサイズが大きくならないた
め、セルベース方式の自動配置配線ソフトウエアで容易
に利用することができる。またパルス発生回路が駆動す
るラッチの数を８個以下に制限する事でパルス波形の歪
みとそれによる誤動作を防いでいる。また本発明のパル
ス発生回路は帰還回路や余分なバッファを含まない構成
なので遅延が少ない。さらに、パルス発生回路と当該パ
ルス発生回路からのパルスにより駆動される少数のラッ
チ回路を一つの単位セルとし、該当パルス発生回路と当
該ラッチ回路間の配置配線を固定しているため、セルベ
ース方式の自動配置配線ソフトウエアで本発明の単位セ
ルを用いて回路設計をしてもセットアップタイムやホー
ルドタイムがばらつかない。従ってタイミング検証が容
易なために誤作動の発生を回避でき、回路を容易に設計
することができる。

【００２３】

【発明の実施の形態】第１実施形態図１は本発明に係るフリップフロップ回路の第１の実施
形態を示す回路図である。図１に示すように、本実施形
態のフリップフロップ回路は、パルス発生回路１０とス
ルーラッチ２０とにより構成されている。

【００２４】パルス発生回路１０は、入力したクロック
信号ＣＫに応じて、例えば、クロック信号ＣＫの立ち上
がりエッジに同期して、パルスＣＫＰおよびその反転信
号ＸＣＫＰを出力する。パルスＣＫＰおよびその反転信
号ＸＣＫＰは、狭いパルス幅を有する正と負のパルスで
あり、スルーラッチ２０に供給される。スルーラッチ２
０はフリップフロップ（ラッチ）Ｌ１，Ｌ２，Ｌ３とＬ
４により構成されている。これらのフリップフロップ
は、パルス発生回路１０からのパルスＣＫＰおよびその
反転信号である負のパルスＸＣＫＰに応じて、入力端子
Ｄに入力された信号をラッチし、出力端子Ｑに出力す
る。

【００２５】本実施形態においては、一つのパルス発生
回路１０とそれに駆動される少数、例えば、四つのフリ
ップフロップ回路からなるスルーラッチ２０を一つのか
たまりとしてレイアウトし、セルベース方式の基本セル
として登録し、ＬＳＩ設計に利用する。基本セルとして
パルス発生回路とラッチの形状、配置を決めると、セル
内負荷が確定する。このため、外部の負荷容量等によっ
てセットアップやホールド時間の影響を殆ど受けずに、
安定して動作可能な回路を設計できる。

【００２６】図２は、パルス発生回路１０の一構成例を
示している。図示のように、本例のパルス発生回路は、
遅延ゲートＧ１，Ｇ２，Ｇ３、ＮＡＮＤゲートＧ４およ
びインバータＧ５により構成されている。

【００２７】遅延ゲートＧ１，Ｇ２，Ｇ３は、例えば、
インバータにより構成され、入力信号に対して所定の遅
延時間を与えて、さらにそのレベルを反転して出力す
る。遅延ゲートＧ１，Ｇ２，Ｇ３は、図示のように、直
列に接続されており、遅延ゲートＧ１の入力端子にクロ
ック信号ＣＫが入力され、遅延ゲートＧ１の出力信号ｎ
１は遅延ゲートＧ２に入力され、さらに遅延ゲートＧ２
の出力信号ｎ２は、遅延ゲートＧ３に入力される。

【００２８】ＮＡＮＤゲートＧ４の一方の入力端子にク
ロック信号ＣＫが入力され、他方の入力端子は、遅延ゲ
ートＧ３の出力信号ｎ３が入力される。ＮＡＮＤゲート
Ｇ４の出力信号は、インバータＧ５を介して、パルスＣ
ＫＰとして出力される。なお、ＮＡＮＤゲートＧ４の出
力信号は、パルスＣＫＰの反転信号ＸＣＫＰとして出力
される。

【００２９】図３はＮＡＮＤゲートＧ４の一構成例を示
している。図示のように、ＮＡＮＤゲートＧ４はｐＭＯ
ＳトランジスタＰ１，Ｐ２とｎＭＯＳトランジスタＮ
１，Ｎ２の四つのトランジスタにより構成されている。

【００３０】ｐＭＯＳトランジスタＰ１のゲートは、ク
ロック信号ＣＫの入力端子に接続され、ソースは電源電
圧Ｖ_DDの供給線に接続され、ドレインはノードＮＤ０に
接続されている。ｐＭＯＳトランジスタＰ２のゲート
は、遅延ゲートＧ３の出力端子に接続され、ソースは電
源電圧Ｖ_DDの供給線に接続され、ドレインはノードＮＤ
０に接続されている。即ち、ｐＭＯＳトランジスタＰ２
のゲートに、遅延ゲートＧ３の出力信号ｎ３が印加され
ている。

【００３１】ｎＭＯＳトランジスタＮ１，Ｎ２はノード
ＮＤ０と接地電位ＧＮＤとの間に直列に接続されてい
る。ｎＭＯＳトランジスタＮ１のドレインは、ノードＮ
Ｄ０に接続され、ソースは、ｎＭＯＳトランジスタＮ２
のドレインに接続されている。ｎＭＯＳトランジスタＮ
２のソースは、接地されている。ｎＭＯＳトランジスタ
Ｎ１，Ｎ２のゲートには、それぞれクロック信号ＣＫお
よび遅延ゲートＧ３の出力信号ｎ３が印加されている。

【００３２】図３に示すように、パルス発生回路１０内
のＮＡＮＤゲートＧ４に入力されるクロック信号ＣＫと
その遅延、反転信号ｎ３は図５に示すように信号のエッ
ジのシークエンスが決まっている。信号ｎ３がハイレベ
ル状態でクロック信号ＣＫが立ち上がったとき、ＸＣＫ
Ｐがハイレベルからローレベルへ変化し、次に信号ｎ３
がハイレベルからローレベルに変化したとき、負のパル
スＸＣＫＰが立ち上がる。

【００３３】従って、負のパルスＸＣＫＰのレベル変化
時点ではＯＮとならず、値の保持だけを行うＮＡＮＤゲ
ートＧ４にあるｐＭＯＳトランジスタＰ２はサイズを最
小とし、遅延信号ｎ３および負のパルスＸＣＫＰに付加
されるトランジスタＰ２の容量を減らして負のパルスＸ
ＣＫＰの波形を急峻にする。また、先の信号変化の順序
から、クロック信号ＣＫはＮＡＮＤゲートＧ４を構成す
る２つのｎＭＯＳトランジスタＮ１，Ｎ２の内、出力ノ
ードＮＤ０に近いトランジスタＮ１のゲートへ印加さ
れ、負のパルスＸＣＫＰの波形を急峻にする。

【００３４】パルス発生回路１０により発生されるパル
スＣＫＰおよび負のパルスＸＣＫＰの幅Ｔ_Dは、遅延ゲ
ートＧ１，Ｇ２およびＧ３の遅延時間の合計により設定
される。フリップフロップＬ１〜Ｌ４が正常に動作する
のに必要充分なＸＣＫＰ、ＣＫＰのパルス幅Ｔ_Dが得ら
れるように、遅延ゲートＧ１，Ｇ２およびＧ３を構成す
るトランジスタのサイズが調整される。

【００３５】本実施形態において、遅延ゲートを３段に
設定する理由は、１段ではクロック信号ＣＫの入力傾
き、即ち信号のスルーレイトによってパルス幅が影響を
受けやすく、またスルーラッチ２０が入力信号Ｄを取り
込みに足る充分なパルス幅が得にくいからである。また
２段や４段といった偶数段ではＮＡＮＤゲートＧ４に入
力される遅延信号ｎ３に相当する信号が反転しパルスが
生成できない。また５段以上の奇数段数ではパスル発生
回路１０のセル面積が必要以上に増え、さらにＸＣＫ
Ｐ、ＣＫＰのパルス幅が大きくなりすぎて、信号取り込
みに必要なホールド時間も大きくなってしまうからであ
る。

【００３６】ＮＡＮＤゲートＧ４からパルスＣＫＰおよ
び負のパルスＸＣＫＰをスルーラッチ２０に送るとき
は、直接または１段のインバータ、または１段のバッフ
ァを介して送る。なぜなら、バッファ段数が増えると、
元のクロック信号ＣＫから生成したパルスＸＣＫＰ、Ｃ
ＫＰまでの遅延時間が大きくなり、ホールド時間が増大
するからである。

【００３７】スルーラッチ２０を構成するフリップフロ
ップＬ１，Ｌ２，Ｌ３およびＬ４は同じ構成を有してお
り、図４は、その内の一つ、例えば、フリップフロップ
Ｌ１の一構成例を示している。フリップフロップＬ１
は、インバータＬＧ１，ＬＧ２，ＬＧ３，ＬＧ４および
トランスファゲートＴＧ１，ＴＧ２により構成されてい
る。

【００３８】トランスファゲートＴＧ１は、ｐＭＯＳト
ランジスタＬＰ１とｎＭＯＳトランジスタＬＮ１により
構成されている。ｐＭＯＳトランジスタＬＰ１のソース
とｎＭＯＳトランジスタＬＮ１のドレインが共通に接続
され、トランスファゲートの入力端子を構成し、ｐＭＯ
ＳトランジスタＬＰ１のドレインとｎＭＯＳトランジス
タＬＮ１のソースが共通に接続され、トランスファゲー
トの出力端子を構成する。ｎＭＯＳトランジスタＬＮ１
のゲートにパルスＣＫＰが印加され、ｐＭＯＳトランジ
スタＬＰ１のゲートに負のパルスＸＣＫＰが印加され
る。

【００３９】トランスファゲートＴＧ２は、ｐＭＯＳト
ランジスタＬＰ２とｎＭＯＳトランジスタＬＮ２により
構成されている。ｎＭＯＳトランジスタＬＮ２のゲート
に負のパルスＸＣＫＰが印加され、ｐＭＯＳトランジス
タＬＰ２のゲートにパルスＣＫＰが印加される。

【００４０】インバータＬＧ１の入力端子は、入力信号
端子Ｄに接続され、出力端子はトランスファゲートＴＧ
１の入力端子に接続され、トランスファゲートＴＧ１の
出力端子はノードＮＤ１に接続されている。インバータ
ＬＧ２の入力端子は、ノードＮＤ１に接続され、インバ
ータＬＧ２の出力端子は、フリップフロップＬ１の出力
端子Ｑを形成している。

【００４１】インバータＬＧ３の入力端子がノードＮＤ
１に接続され、出力端子は、インバータＬＧ４の入力端
子に接続され、インバータＬＧ４の出力端子は、トラン
スファゲートＴＧ２の入力端子に接続され、トランスフ
ァゲートＴＧ２の出力端子は、ノードＮＤ１に接続され
ている。

【００４２】このように構成されたフリップフロップＬ
１において、パルスＣＫＰがハイレベル、その反転信号
ＸＣＫＰがローレベルのとき、トランスファゲートＴＧ
１が導通状態、トランスファゲートＴＧ２が非導通状態
にそれぞれ保持されている。このとき、入力信号端子Ｄ
に印加されている信号がインバータＬＧ１により反転さ
れ、トランスファゲートＴＧ１を通してノードＮＤ１に
入力される。さらにノードＮＤ１の信号がインバータＬ
Ｇ２により反転され、出力端子Ｑに出力される。

【００４３】パルスＣＫＰがローレベル、その反転信号
ＸＣＫＰがハイレベルのとき、トランスファゲートＴＧ
１が非導通状態、トランスファゲートＴＧ２が導通状態
にそれぞれ保持される。このとき、信号入力端子Ｄとノ
ードＮＤ１が切り離される。ノードＮＤ１の信号は、イ
ンバータＬＧ３，ＬＧ４とトランスファゲートＴＧ２に
より構成された記憶保持ループにより保持される。

【００４４】このように、フリップフロップＬ１におい
ては、パルスＣＫＰがハイレベルのとき、入力端子Ｄの
信号が内部ノードＮＤ１に取り込まれ、パルスＣＫＰが
ローレベルのとき、ノードＮＤ１の信号が保持される。
即ち、パルスＣＫＰがハイレベルに保持されている期間
は、フリップフロップＬ１の取り込み期間、パルスＣＫ
Ｐがローレベルに保持されている期間は、フリップフロ
ップＬ１のホールド期間である。

【００４５】出力バッファとしてのインバータＬＧ２
は、値を保持するためのインバータＬＧ３およびＬＧ４
のゲートとは分離し、出力端子Ｑに接続された外部負荷
容量の変化によってセットアップやホールド時間が影響
を受けないようにする。例えば、図４においてＬＧ３を
削除し、ＬＧ４の入力をＱとした場合は出力端子Ｑに接
続される負荷容量が大きくなると、固定されたＸＣＫ
Ｐ、ＣＫＰのパルス幅内で入力信号Ｄをラッチすること
ができなくなり誤動作する可能性があるためである。

【００４６】パルスＣＫＰと負のパルスＸＣＫＰは多少
の時間差があるため、インバータＬＧ１およびトランジ
スタＬＮ１、ＬＰ１からなるトランスファゲートＴＧ１
と、インバータＬＧ４およびトランジスタＬＰ２、ＬＮ
２からなるトランスファゲートＴＧ２がそれぞれ異なる
値でノードＮＤ１を同時に駆動する瞬間がある。この時
インバータＬＧ４およびトランジスタＬＰ２、ＬＮ２か
らなるトランスファゲートＴＧ２側のドライブ能力が強
いとデータの取り込みが遅れ、クロック信号ＣＫから出
力信号Ｑへの遅延時間が増大してしまう。

【００４７】インバータＬＧ４およびトランジスタＬＰ
２、ＬＮ２からなるトランスファゲートＴＧ２は負のパ
ルスＸＣＫＰがハイレベルの時に記憶保持ループを形成
してノードＮＤ１の値を保持できれば充分なので、トラ
ンジスタ幅を小さくしたり、ゲート長を長くしたりして
ドライブ能力をＬＧ１およびトランジスタＬＮ１、ＬＰ
１からなるトランスファゲートＴＧ１に対し小さくす
る。

【００４８】ドライブ能力が０の場合、即ち図４におけ
るインバータＬＧ３，ＬＧ４およびトランスファゲート
ＴＧ２を削除した場合は、フリップフロップＬ１はダイ
ナミック型のラッチとなり、この場合でもクロック周波
数が一定値以上であれば動作することはいうまでもな
い。またＬＧ４とＴＧ２を一つのクロックドインバータ
に置き換えても良いことはいうまでもない。

【００４９】図５は、本実施形態のフリップフロップ回
路の動作を示す波形図である。以下、図１〜図５を参照
しつつ、本実施形態の動作について説明する。時間ｔ₁
において、クロック信号ＣＫが立ち上がる。これに応じ
て、図２に示すパルス発生回路１０により、クロック信
号ＣＫより遅延され、さらに反転した信号ｎ３が生成さ
れ、クロック信号ＣＫおよびその遅延、反転信号ｎ３に
応じて、パルス幅Ｔ_Dの正のパルスＣＫＰおよび負のパ
ルスＸＣＫＰがそれぞれ発生される。パルスＣＫＰの幅
Ｔ_Dは、例えば、４００ｐｓ（ピコ秒）である。

【００５０】なお、図５に示すように、クロック信号Ｃ
Ｋの立ち上がりエッジより先立って、フリップフロップ
Ｌ１の信号入力端子へ印加された信号Ｄ１が確定され、
例えば、ハイレベルに保持される。このため、パルスＣ
ＫＰがハイレベルの期間中、入力信号Ｄ１がフリップフ
ロップＬ１に取り込まれ、フリップフロップＬ１の出力
信号Ｑ１は、図示のように、ハイレベルに保持される。

【００５１】信号の取り込みから時間Ｔ_Dを経過する
と、パルスＣＫＰが立ち下がり、ローレベルに保持され
る。このため、フリップフロップＬ１が保持期間に入
り、取り込まれた信号のレベルが保持される。フリップ
フロップＬ１により、次回のパルスＣＫＰの立ち上がり
エッジで新しい入力信号Ｄ１が取り込まれるまで、前回
の取り込み信号が保持される。

【００５２】以上では、フリップフロップＬ１を例にそ
の構成および動作を説明したが、フリップフロップＬ
２，Ｌ３およびＬ４は、フリップフロップＬ１と同様な
構成を有しており、正のパルスＣＫＰおよび負のパルス
ＸＣＫＰに応じて、フリップフロップＬ１とほぼ同様に
動作する。

【００５３】図１に示すように、本実施形態において、
パルス発生回路１０と四つのフリップフロップからなる
スルーラッチ２０により構成された部分回路を、セルベ
ース方式の基本セルとして登録し、ＬＳＩ設計に利用す
る。この基本セルにおけるパルス発生回路とフリップフ
ロップの形状、配置を決定すると、基本セル内の負荷が
確定し、また、外部の負荷容量などによってセットアッ
プ時間やホールド時間の影響を殆ど受けない回路構成と
なり、基本セル外の負荷がコントロールしにくいセルベ
ース方式でも誤動作することなく、安心して利用でき
る。

【００５４】なお、基本セルのスルーラッチ２０を構成
するフリップフロップの数は、基本セルのレイアウトの
大きさ、配線の効率およびパルス発生回路１０の負荷能
力に応じて決定される。１セル内のフリップフロップの
数を少なくすると、１フリップフロップあたりのパルス
発生回路１０の面積比率が大きくなり、１ビットあたり
のセル面積が増加し、逆に１セル内のフリップフロップ
の数が大きすぎると、セルの外形及びピン数が大きくな
り、自動配線ＣＡＤでの配線効率が低下する。また、フ
リップフロップの数が多いと、パルスＣＫＰおよび負の
パルスＸＣＫＰの負荷が大きくなり、これらのパルスの
波形がなまり、フリップフロップにおける誤動作の確率
が大きくなる。

【００５５】上記の観点から、１セル内のフリップフロ
ップの数は、８以下に限定することが有効である。

【００５６】以上説明したように、本実施形態によれ
ば、パルス発生回路１０とフリップフロップＬ１〜Ｌ４
からなるスルーラッチ２０をセルベース方式の基本セル
として登録し、ＬＳＩ設計に利用する。パルス発生回路
１０は、クロック信号ＣＫに同期して幅の狭い正のパル
スＣＫＰおよびその反転信号である負のパルスＸＣＫＰ
を生成し、フリップフロップＬ１〜Ｌ４に供給し、パル
スＣＫＰがハイレベルのとき、各フリップフロップの入
力端子Ｄに入力された信号がそれぞれのフリップフロッ
プ内部に取り込まれ、そしてパルスＣＫＰがローレベル
の間に、取り込まれた信号が保持され、出力端子Ｑに出
力される。一つの基本セル内にパルス発生回路とその負
荷となるラッチ回路が含まれているため自動配置配線の
結果でセットアップやホールドタイムが変動せず、誤動
作の発生を回避できるＤフリップフロップ回路を構成で
きる。

【００５７】第２実施形態図６は本発明に係るフリップフロップ回路の第２の実施
形態を示す回路図である。図示のように、本実施形態の
フリップフロップ回路は、パルス発生回路１０ａとスル
ーラッチ２０とにより構成されている。

【００５８】パルス発生回路１０ａは、入力したクロッ
ク信号ＣＫおよびイネーブル信号ＥＮに応じて、パルス
ＣＫＰおよびその反転パルスＸＣＫＰを出力する。パル
スＣＫＰはおよびその反転信号ＸＣＫＰは、狭いパルス
幅を有する正と負のパルスであり、スルーラッチ２０に
供給される。スルーラッチ２０は、上述した第１の実施
形態のスルーラッチ２０と同じく、フリップフロップＬ
１，Ｌ２，Ｌ３とＬ４により構成されている。これらの
フリップフロップは、パルス発生回路１０ａからのパル
スＣＫＰおよびその反転信号である負のパルスＸＣＫＰ
に応じて、入力端子Ｄに入力された信号を取り込み、取
り込んだ信号を保持して、出力端子Ｑに出力する。

【００５９】本実施形態では、上述した第１の実施形態
と同じく、一つのパルス発生回路１０ａに対して、例え
ば、四つのフリップフロップ回路Ｌ１〜Ｌ４からなるス
ルーラッチ２０が設けられる。そして、パルス発生回路
１０ａとスルーラッチ２０を一つのかたまりとしてレイ
アウトし、セルベース方式の基本セルとして登録し、Ｌ
ＳＩ設計に利用する。基本セルの形状、配置を決める
と、セル内負荷が確定する。このため、外部の負荷容量
等によってセットアップやホールド時間の影響を殆ど受
けずに、安定して動作可能な回路を設計できる。

【００６０】図７は、パルス発生回路１０ａの一構成例
を示している。図示のように、本例のパルス発生回路
は、遅延ゲートＧ１，Ｇ３、ＮＡＮＤゲートＧ２ａ，Ｇ
４およびインバータＧ５により構成されている。

【００６１】遅延ゲートＧ１，Ｇ３は、例えば、インバ
ータにより構成され、入力信号に対して所定の遅延時間
を与えて出力する。ＮＡＮＤゲートＧ２ａは、遅延ゲー
トＧ１とＧ３との間に接続され、その一方の入力端子は
遅延ゲートＧ１の出力端子に接続され、他方の入力端子
はイネーブル信号ＥＮの入力端子に接続されている。Ｎ
ＡＮＤゲートＧ２ａの出力端子は、遅延ゲートＧ３の入
力端子に接続されている。

【００６２】イネーブル信号ＥＮがハイレベルのとき、
ＮＡＮＤゲートＧ２ａは、遅延ゲートＧ１の出力信号ｎ
１に対して、所定の遅延時間を与えて、さらにそれを反
転した信号ｎ２ａを出力する。一方、イネーブル信号Ｅ
Ｎがローレベルのとき、ＮＡＮＤゲートＧ２ａの出力信
号ｎ２ａはハイレベルに固定されて、このため遅延ゲー
トＧ３の出力信号ｎ３はローレベルに保持され、パルス
ＣＫＰがローレベル、負のパルスＸＣＫＰがハイレベル
にそれぞれ保持される。即ち、イネーブル信号ＥＮによ
り、パルス発生回路１０ａはパルスＣＫＰおよび負のパ
ルスＸＣＫＰを発生するか否かが制御される。イネーブ
ル信号ＥＮがハイレベルのとき、クロック信号ＣＫに同
期してパルスＣＫＰおよび負のパルスＸＣＫＰが生成さ
れ、イネーブル信号ＥＮがローレベルのとき、パルスＣ
ＫＰおよび負のパルスＸＣＫＰがそれぞれ所定のレベル
に保持される。このため、以下の説明では、イネーブル
信号ＥＮがハイレベルのとき、動作状態といい、逆にロ
ーレベルのとき、非動作状態という。

【００６３】遅延ゲートＧ１、ＮＡＮＤゲートＧ２ａお
よび遅延ゲートＧ３は、図示のように、直列に接続され
ており、遅延ゲートＧ１の入力端子にクロック信号ＣＫ
が入力され、遅延ゲートＧ１の出力信号ｎ１はＮＡＮＤ
ゲートＧ２ａの一方の入力端子に入力され、さらにＮＡ
ＮＤゲートＧ２ａの出力信号ｎ２ａは、遅延ゲートＧ３
に入力される。

【００６４】ＮＡＮＤゲートＧ４の一方の入力端子にク
ロック信号ＣＫが入力され、他方の入力端子は、遅延ゲ
ートＧ３の出力信号ｎ３が入力される。ＮＡＮＤゲート
Ｇ４の出力信号は、インバータＧ５を介して、パルスＣ
ＫＰとして出力される。なお、ＮＡＮＤゲートＧ４の出
力信号は、パルスＣＫＰの反転信号ＸＣＫＰとして出力
される。

【００６５】パルス発生回路１０ａにより発生されたパ
ルスＣＫＰおよびその反転信号である負のパルスＸＣＫ
Ｐのパルス幅Ｔ_Dは、遅延ゲートＧ１、ＮＡＮＤゲート
Ｇ２ａおよび遅延ゲートＧ３の遅延時間の合計により設
定される。フリップフロップＬ１〜Ｌ４が正常に動作す
るのに必要充分なＸＣＫＰ、ＣＫＰのパルス幅Ｔ_Dが得
られるように、ＮＡＮＤゲートＧ２、遅延ゲートＧ１と
Ｇ３を構成するトランジスタのサイズが調整される。

【００６６】図８は、本実施形態のフリップフロップ回
路の動作を示す波形図である。以下、図６〜図８を参照
しつつ、本実施形態の動作について説明する。本実施形
態のパルス発生回路１０ａにおいて、イネーブル信号Ｅ
Ｎがアクティブの状態に保持されているときのみ、クロ
ック信号ＣＫの立ち上がりエッジに同期してパルスＣＫ
Ｐおよび負のパルスＸＣＫＰが生成され、イネーブル信
号ＥＮが非動作状態に保持されているとき、パルスの生
成が停止する。

【００６７】図８に示すように、時間ｔ₁において、ク
ロック信号ＣＫが立ち上がる。しかし、このときイネー
ブル信号ＥＮが非動作状態、即ち、ローレベルに保持さ
れているので、パルスＣＫＰおよびその反転信号である
負のパルスＸＣＫＰが生成されない。この場合、ＮＡＮ
ＤゲートＧ４の出力信号、即ち、負のパルスＸＣＫＰは
ハイレベルに保持され、インバータＧ５の出力信号、即
ち、パルスＣＫＰはローレベルに保持される。この状態
において、パルスＣＫＰおよび負のパルスＸＣＫＰによ
り駆動されるフリップフロップ回路Ｌ１〜Ｌ４におい
て、それまでの取り込み信号が保持される。

【００６８】時間ｔ₂において、クロック信号ＣＫが立
ち上がり、さらにこのとき、イネーブル信号ＥＮが動作
状態のハイレベルに保持されているので、パルス発生回
路１０ａにより、パルスＣＫＰおよび負のパルスＸＣＫ
Ｐが生成される。図示のように、クロック信号ＣＫの立
ち上がりエッジから時間Ｔ_Dだけ遅れて、遅延ゲートＧ
３の出力信号ｎ３が立ち下がる。これに応じて、パルス
幅Ｔ_Dの正のパルスＣＫＰおよび負のパルスＸＣＫＰが
それぞれ発生される。パルスＣＫＰの幅Ｔ_Dは、例え
ば、４００ｐｓ（ピコ秒）である。

【００６９】図示のように、パルスＣＫＰがハイレベル
のとき、フリップフロップＬ１の信号入力端子Ｄにハイ
レベルの信号が入力されているので、パルスＣＫＰの立
ち上がりエッジと同時に、入力信号Ｄ１がフリップフロ
ップＬ１に取り込まれ、フリップフロップＬ１の出力信
号Ｑ１は、図示のように、ハイレベルに変化する。

【００７０】信号の取り込みから時間Ｔ_Dを経過する
と、パルスＣＫＰが立ち下がり、ローレベルに保持され
る。このため、フリップフロップＬ１が保持期間に入
り、取り込まれた信号のレベルが保持される。フリップ
フロップＬ１により、次回のパルスＣＫＰの立ち上がり
エッジで新しい入力信号Ｄ１が取り込まれるまで、前回
の取り込み信号が保持される。なお、スルーラッチ２０
を構成する他のフリップフロップＬ２〜Ｌ４は、フリッ
プフロップＬ１と同じ構成を有しており、パルスＣＫＰ
および負のパルスＸＣＫＰにより駆動され、上述したフ
リップフロップＬ１とほぼ同様に動作することはいうま
でもない。

【００７１】以上説明したように、本実施形態によれ
ば、パルス発生回路１０ａとフリップフロップＬ１〜Ｌ
４からなるスルーラッチ２０をセルベース方式の基本セ
ルとして登録し、ＬＳＩ設計に利用する。パルス発生回
路１０ａは、イネーブル信号ＥＮがアクティブな場合の
み、クロック信号ＣＫに同期して幅の狭い正のパルスＣ
ＫＰおよびその反転信号である負のパルスＸＣＫＰを生
成し、フリップフロップＬ１〜Ｌ４に供給し、パルスＣ
ＫＰがハイレベルのとき、各フリップフロップの入力端
子Ｄに入力された信号がそれぞれのフリップフロップ内
部に取り込まれ、そしてパルスＣＫＰがローレベルの間
に、取り込まれた信号が保持され、出力端子Ｑに出力さ
れる。一つの基本セル内にパルス発生回路とその負荷と
なるラッチ回路が含まれているため自動配置配線の結果
でセットアップやホールドタイムが変動せず、誤動作の
発生を回避できるＤフリップフロップ回路を構成でき
る。

【００７２】第３実施形態図９は本発明に係るフリップフロップ回路の第３の実施
形態を示す回路図である。図示のように、本実施形態の
フリップフロップ回路は、パルス発生回路１０ｂとスル
ーラッチ２０とにより構成されている。

【００７３】パルス発生回路１０ｂは、入力したクロッ
ク信号ＣＫおよびイネーブル信号ＸＥＮに応じて、パル
スＣＫＰおよびその反転パルスＸＣＫＰを出力する。パ
ルスＣＫＰはおよびその反転信号ＸＣＫＰは、狭いパル
ス幅を有する正と負のパルスであり、スルーラッチ２０
に供給される。なお、本実施形態のイネーブル信号ＸＥ
Ｎは、図６に示す第２の実施形態のイネーブル信号ＥＮ
とは逆に、ローレベルの間にパルス発生回路１０ｂが動
作状態に設定され、パルスＣＫＰおよびその反転信号Ｘ
ＣＫＰが生成され、ハイレベルの間にパルス発生回路が
非動作状態に設定され、パルスＣＫＰおよびＸＣＫＰが
それぞれ所定のレベルに保持される。

【００７４】スルーラッチ２０は、上述した第１および
第２の実施形態のスルーラッチ２０と同じく、フリップ
フロップＬ１，Ｌ２，Ｌ３とＬ４により構成されてい
る。これらのフリップフロップは、パルス発生回路１０
ｂからのパルスＣＫＰおよびその反転信号である負のパ
ルスＸＣＫＰに応じて、入力端子Ｄに入力された信号を
取り込み、取り込んだ信号を保持して、出力端子Ｑに出
力する。

【００７５】本実施形態では、上述した第１の実施形態
と同じく、一つのパルス発生回路１０ｂに対して、例え
ば、四つのフリップフロップ回路Ｌ１〜Ｌ４からなるス
ルーラッチ２０が設けられる。そして、パルス発生回路
１０ｂとスルーラッチ２０を一つのかたまりとしてレイ
アウトし、セルベース方式の基本セルとして登録し、Ｌ
ＳＩ設計に利用する。基本セルの形状、配置を決める
と、セル内負荷が確定する。このため、外部の負荷容量
等によってセットアップやホールド時間の影響を殆ど受
けずに、安定して動作可能な回路を設計できる。

【００７６】図１０は、パルス発生回路１０ｂの一構成
例を示している。図示のように、本例のパルス発生回路
は、ＮＯＲゲートＧ１ａ、遅延ゲートＧ２，Ｇ３、ＮＡ
ＮＤゲートＧ４およびインバータＧ５により構成されて
いる。

【００７７】ＮＯＲゲートＧ１ａの一方の入力端子に、
クロック信号ＣＫが入力され、他方の入力端子にイネー
ブル信号ＸＥＮが入力される。ＮＯＲゲートＧ１ａの出
力端子が遅延ゲートＧ２の入力端子に接続されている。
遅延ゲートＧ２とＧ３は、例えば、インバータにより構
成され、入力信号に対して所定の遅延時間を与えて、さ
らにそのレベルを反転して出力する。遅延ゲートＧ２と
Ｇ３は、ＮＯＲゲートＧ１ａの出力端子とＮＡＮＤゲー
トＧ４の一方の入力端子間に直列に接続されている。即
ち、遅延ゲートＧ２の出力端子は遅延ゲートＧ３の入力
端子に接続され、遅延ゲートＧ３の出力端子は、ＮＡＮ
ＤゲートＧ４の一方の入力端子に接続されている。ＮＡ
ＮＤゲートＧ４の他方の入力端子は、クロック信号ＣＫ
の入力端子に接続されている。

【００７８】イネーブル信号ＸＥＮがローレベルのと
き、ＮＯＲゲートＧ１ａは、クロック信号ＣＫに対し
て、所定の遅延時間を与えて、さらにそれを反転した信
号ｎ１ａを出力する。一方、イネーブル信号ＸＥＮがハ
イレベルのとき、ＮＯＲゲートＧ１ａ出力信号ｎ１ａは
ローレベルに固定されて、このため遅延ゲートＧ３の出
力信号ｎ３はローレベルに保持され、パルスＣＫＰがロ
ーレベル、負のパルスＸＣＫＰがハイレベルにそれぞれ
保持される。即ち、イネーブル信号ＸＥＮにより、パル
ス発生回路１０ｂはパルスＣＫＰおよび負のパルスＸＣ
ＫＰを発生するか否かが制御される。イネーブル信号Ｘ
ＥＮがローレベルのとき、クロック信号ＣＫに同期して
パルスＣＫＰおよび負のパルスＸＣＫＰが生成され、イ
ネーブル信号ＸＥＮがハイレベルのとき、パルスＣＫＰ
および負のパルスＸＣＫＰがそれぞれ所定のレベルに保
持される。

【００７９】ＮＡＮＤゲートＧ４の出力信号は、インバ
ータＧ５を介して、パルスＣＫＰとして出力される。な
お、ＮＡＮＤゲートＧ４の出力信号は、パルスＣＫＰの
反転信号ＸＣＫＰとして出力される。

【００８０】パルス発生回路１０ｂにより発生されたパ
ルスＣＫＰおよびその反転信号である負のパルスＸＣＫ
Ｐのパルス幅Ｔ_Dは、ＮＯＲゲートＧ１ａ、遅延ゲート
Ｇ２およびＧ３の遅延時間の合計により設定される。フ
リップフロップＬ１〜Ｌ４が正常に動作するのに必要充
分なＸＣＫＰ、ＣＫＰのパルス幅Ｔ_Dが得られるよう
に、ＮＯＲゲートＧ１ａと遅延ゲートＧ２，Ｇ３を構成
するトランジスタのサイズが調整される。

【００８１】以上説明したように、本実施形態によれ
ば、パルス発生回路１０ｂとフリップフロップＬ１〜Ｌ
４からなるスルーラッチ２０をセルベース方式の基本セ
ルとして登録し、ＬＳＩ設計に利用する。パルス発生回
路１０ｂは、イネーブル信号ＸＥＮがローレベルに保持
されているとき、クロック信号ＣＫに同期して幅の狭い
正のパルスＣＫＰおよびその反転信号である負のパルス
ＸＣＫＰを生成し、フリップフロップＬ１〜Ｌ４に供給
し、パルスＣＫＰがハイレベルのとき、各フリップフロ
ップの入力端子Ｄに入力された信号がそれぞれのフリッ
プフロップ内部に取り込まれ、そしてパルスＣＫＰがロ
ーレベルの間に、取り込まれた信号が保持され、出力端
子Ｑに出力される。一つの基本セル内にパルス発生回路
とその負荷となるラッチ回路が含まれているため自動配
置配線の結果でセットアップやホールドタイムが変動せ
ず、誤動作の発生を回避できるＤフリップフロップ回路
を構成できる。

【００８２】第４実施形態図１１は本発明に係るフリップフロップ回路の第４の実
施形態を示す回路図である。図示のように、本実施形態
のフリップフロップ回路は、パルス発生回路１０ａとス
ルーラッチ２０ａとにより構成されている。

【００８３】パルス発生回路１０ａは、入力したクロッ
ク信号ＣＫおよび非同期クリア信号ＸＣＬに応じて、パ
ルスＣＫＰおよびその反転パルスＸＣＫＰを出力する。
パルスＣＫＰはおよびその反転信号ＸＣＫＰは、狭いパ
ルス幅を有する正と負のパルスであり、スルーラッチ２
０ａに供給される。

【００８４】なお、本実施形態におけるパルス発生回路
１０ａは、図６および図７に示す第２の実施形態のパル
ス発生回路１０ａと同じ構成を有しており、ただし、本
実施形態のパルス発生回路１０ａのイネーブル信号ＥＮ
端子に非同期クリア信号ＸＣＬが入力される。このた
め、非同期クリア信号ＸＣＬがハイレベルのとき、パル
ス発生回路１０ａが動作状態に設定され、パルスＣＫＰ
および負のパルスＸＣＫＰが生成される。逆に非同期ク
リア信号ＸＣＬがローレベルのとき、パルス発生回路１
０ａが非動作状態に設定され、パルスＣＫＰおよび負の
パルスＸＣＫＰが生成されない。

【００８５】スルーラッチ２０ａは、フリップフロップ
Ｌ１ａ，Ｌ２ａ，Ｌ３ａとＬ４ａにより構成されてい
る。これらのフリップフロップは、パルス発生回路１０
ａからのパルスＣＫＰおよびその反転信号である負のパ
ルスＸＣＫＰに応じて、入力端子Ｄに入力された信号を
取り込み、取り込んだ信号を保持して、出力端子Ｑに出
力する。ただし、本実施形態のフリップフロップＬ１
ａ，Ｌ２ａ，Ｌ３ａとＬ４ａには、それぞれパルスＣＫ
Ｐおよび負のパルスＸＣＫＰの他に、非同期クリア信号
ＸＣＬが入力され、フリップフロップＬ１ａ，Ｌ２ａ，
Ｌ３ａとＬ４ａは、非同期クリア信号ＸＣＬに応じて動
作状態が制御される。

【００８６】本実施形態では、一つのパルス発生回路１
０ａに対して、例えば、四つのフリップフロップ回路Ｌ
１ａ〜Ｌ４ａからなるスルーラッチ２０ａが設けられ
る。そして、パルス発生回路１０ａとスルーラッチ２０
ａを一つのかたまりとしてレイアウトし、セルベース方
式の基本セルとして登録し、ＬＳＩ設計に利用する。基
本セルの形状、配置を決めると、セル内負荷が確定す
る。このため、外部の負荷容量等によってセットアップ
やホールド時間の影響を殆ど受けずに、安定して動作可
能な回路を設計できる。

【００８７】図１２は、フリップフロップの一例である
Ｌ１ａ−１の構成を示す回路図である。図示のように、
フリップフロップＬ１ａ−１は、インバータＬＧ１，Ｌ
Ｇ２，ＬＧ３、ＮＡＮＤゲートＬＧ４ａおよびトランス
ファゲートＴＧ１，ＴＧ２により構成されている。な
お、本例のフリップフロップＬ１ａ−１は、図４に示す
本発明の第１の実施形態のフリップフロップＬ１と較べ
ると、記憶保持ループを構成するインバータＬＧ４の代
わりに、ＮＡＮＤゲートＬＧ４ａが用いられたこと以外
は同じである。以下、第１の実施形態のフリップフロッ
プＬ１との異なる点を中心に、本例のフリップフロップ
Ｌ１ａ−１の構成および動作について説明する。

【００８８】ＮＡＮＤゲートＬＧ４ａの一方の入力端子
は、インバータＬＧ３の出力端子に接続され、他方の入
力端子は、非同期クリア信号ＸＣＬの入力端子に接続さ
れている。ＮＡＮＤゲートＬＧ４ａの出力端子は、トラ
ンスファゲートＴＧ２の入力端子に接続されている。

【００８９】非同期クリア信号ＸＣＬがローレベルのと
き、ＮＡＮＤゲートＬＧ４ａの出力端子がハイレベルに
保持される。また非同期クリア信号ＸＣＬはパルス発生
回路１０ａのイネーブル信号ＥＮ端子にも入力されてい
るため、ＣＫＰがローレベル、ＸＣＫＰがハイレベルと
なり、トランスファゲートＴＧ２が導通状態となり、ノ
ードＮＤ１がハイレベルに保持され、フリップフロップ
Ｌ１ａ−１の出力端子Ｑは、ローレベルにクリアされ
る。

【００９０】図１３には、本実施形態におけるフリップ
フロップのもう一つの例であるＬ１ａ−２の構成を示す
回路図である。図示のように、フリップフロップＬ１ａ
−２は、インバータＬＧ１，ＬＧ２，ＬＧ３，ＬＧ４、
ｐＭＯＳトランジスタＬＰ３およびトランスファゲート
ＴＧ１，ＴＧ２により構成されている。なお、本例のフ
リップフロップＬ１ａ−２は、図４に示す本発明の第１
の実施形態のフリップフロップＬ１と較べると、記憶保
持ループを構成するインバータＬＧ４の出力端子にｐＭ
ＯＳトランジスタＬＰ３が接続されたこと以外は同じで
ある。以下、ｐＭＯＳトランジスタＬＰ３の接続および
動作について説明する。

【００９１】ｐＭＯＳトランジスタＬＰ３のソースは電
源電圧Ｖ_DDに接続され、ドレインは、インバータＬＧ４
の出力端子に接続され、ゲートは非同期クリア信号ＸＣ
Ｌの入力端子に接続されている。なお、ｐＭＯＳトラン
ジスタＬＰ３の駆動能力は、インバータＬＧ４の負の側
の駆動トランジスタ、即ちインバータＬＧ４を構成する
ｎＭＯＳトランジスタの駆動能力より大きく設定されて
いる。

【００９２】非同期クリア信号ＸＣＬがハイレベルのと
き、ｐＭＯＳトランジスタＬＰ３がオフ状態にあるの
で、インバータＬＧ３，ＬＧ４およびトランスファゲー
トＴＧ２が構成した記憶保持ループは、第１の実施形態
のフリップフロップＬ１の記憶保持ループと同様に動作
し、ノードＮＤ１の信号レベルを保持する。一方、非同
期クリア信号ＸＣＬがローレベルのとき、ｐＭＯＳトラ
ンジスタＬＰ３がオン状態となり、インバータＬＧ４の
出力端子がハイレベル、例えば、電源電圧Ｖ_DDまたはそ
れに近いレベルに保持される。このため、パルスＣＫＰ
がローレベル、負のパルスＸＣＫＰがハイレベルのと
き、トランスファゲートＴＧ２が導通状態となり、ノー
ドＮＤ１がハイレベルに保持され、フリップフロップＬ
１ａ−２の出力端子Ｑは、ローレベルにクリアされる。

【００９３】上述したように、図１２および図１３に示
す本実施形態のフリップフロップＬ１ａ−１，Ｌ１ａ−
２のいずれにおいても、非同期クリア信号ＸＣＬがロー
レベルのとき、フリップフロップの出力端子Ｑは、ロー
レベルにクリアされる。即ち、非同期クリア信号ＸＣＬ
がローレベルのとき、クロック信号ＣＫに関係なく非同
期的に各フリップフロップＬ１ａ〜Ｌ４ａがクリアされ
る。

【００９４】以上説明したように、本実施形態によれ
ば、パルス発生回路１０ａとフリップフロップＬ１ａ〜
Ｌ４ａからなるスルーラッチ２０ａをセルベース方式の
基本セルとして登録し、ＬＳＩ設計に利用する。パルス
発生回路１０ａは、非同期クリア信号ＸＣＬがハイレベ
ルに保持されているとき、クロック信号ＣＫに同期して
幅の狭い正のパルスＣＫＰおよびその反転信号である負
のパルスＸＣＫＰを生成し、フリップフロップＬ１ａ〜
Ｌ４ａに供給し、パルスＣＫＰがハイレベルのとき、各
フリップフロップの入力端子Ｄに入力された信号がそれ
ぞれのフリップフロップ内部に取り込まれる。非同期ク
リア信号ＸＣＬがローレベルの場合は、出力端子Ｑはロ
ーレベルにクリアされる。一つの基本セル内にパルス発
生回路とその負荷となるラッチ回路が含まれているため
自動配置配線でセットアップやホールドタイムが変動せ
ず、誤動作の発生を回避できるＤフリップフロップ回路
を構成できる。

【００９５】第５実施形態図１４は本発明に係るフリップフロップ回路の第５の実
施形態を示す回路図である。図示のように、本実施形態
のフリップフロップ回路は、パルス発生回路１０ａとス
ルーラッチ２０ｂとにより構成されている。

【００９６】パルス発生回路１０ａは、入力したクロッ
ク信号ＣＫおよび非同期プリセット信号ＸＰＲに応じ
て、パルスＣＫＰおよびその反転パルスＸＣＫＰを出力
する。パルスＣＫＰはおよびその反転パルスＸＣＫＰ
は、狭いパルス幅を有する正と負のパルスであり、スル
ーラッチ２０ｂに供給される。

【００９７】なお、本実施形態におけるパルス発生回路
１０ａは、図６および図７に示す第２の実施形態のパル
ス発生回路１０ａと同じ構成を有しており、ただし、本
実施形態のパルス発生回路１０ａのイネーブル信号ＥＮ
端子に非同期プリセット信号ＸＰＲが入力される。この
ため、非同期プリセット信号ＸＰＲがハイレベルのと
き、パルス発生回路１０ａが動作状態に設定され、パル
スＣＫＰおよび負のパルスＸＣＫＰが生成される。逆に
非同期プリセット信号ＸＰＲがローレベルのとき、パル
ス発生回路１０ａが非動作状態に設定され、パルスＣＫ
Ｐおよび負のパルスＸＣＫＰが生成されない。

【００９８】スルーラッチ２０ｂは、フリップフロップ
Ｌ１ｂ，Ｌ２ｂ，Ｌ３ｂとＬ４ｂにより構成されてい
る。これらのフリップフロップは、パルス発生回路１０
ａからのパルスＣＫＰおよびその反転信号である負のパ
ルスＸＣＫＰに応じて、入力端子Ｄに入力された信号を
取り込み、取り込んだ信号を保持して、出力端子Ｑに出
力する。ただし、本実施形態のフリップフロップＬ１
ｂ，Ｌ２ｂ，Ｌ３ｂとＬ４ｂには、それぞれパルスＣＫ
Ｐおよび負のパルスＸＣＫＰの他に、非同期プリセット
信号ＸＰＲが入力され、フリップフロップＬ１ｂ，Ｌ２
ｂ，Ｌ３ｂとＬ４ｂは、非同期プリセット信号ＸＰＲに
応じて動作状態が制御される。

【００９９】本実施形態では、一つのパルス発生回路１
０ａに対して、例えば、四つのフリップフロップ回路Ｌ
１ｂ〜Ｌ４ｂからなるスルーラッチ２０ｂが設けられ
る。そして、パルス発生回路１０ａとスルーラッチ２０
ｂを一つのかたまりとしてレイアウトし、セルベース方
式の基本セルとして登録し、ＬＳＩ設計に利用する。

【０１００】図１５は、フリップフロップの一例である
Ｌ１ｂ−１の構成を示す回路図である。図示のように、
フリップフロップＬ１ｂ−１は、インバータＬＧ１，Ｌ
Ｇ２，ＬＧ４、ＮＡＮＤゲートＬＧ３ａおよびトランス
ファゲートＴＧ１，ＴＧ２により構成されている。な
お、本例のフリップフロップＬ１ｂ−１は、図４に示す
本発明の第１の実施形態のフリップフロップＬ１と較べ
ると、記憶保持ループを構成するインバータＬＧ３の代
わりに、ＮＡＮＤゲートＬＧ３ａが用いられたこと以外
は同じである。以下、第１の実施形態のフリップフロッ
プＬ１との異なる点を中心に、本例のフリップフロップ
Ｌ１ｂ−１の構成および動作について説明する。

【０１０１】ＮＡＮＤゲートＬＧ３ａの一方の入力端子
は、ノードＮＤ１に接続され、他方の入力端子は、非同
期プリセット信号ＸＰＲの入力端子に接続されている。
ＮＡＮＤゲートＬＧ３ａの出力端子は、インバータＬＧ
４の入力端子に接続され、さらにインバータＬＧ４の出
力端子はトランスファゲートＴＧ２の入力端子に接続さ
れ、トランスファゲートＴＧ２の出力端子はノードＮＤ
１に接続されている。

【０１０２】非同期プリセット信号ＸＰＲがローレベル
のとき、ＮＡＮＤゲートＬＧ３ａの出力端子がハイレベ
ルに保持される。また非同期プリセット信号ＸＰＲはパ
ルス発生回路のＥＮ端子にも入力されているので、ＣＫ
Ｐがローレベル、ＸＣＫＰがハイレベルとなり、トラン
スファゲートＴＧ２が導通状態となり、ノードＮＤ１が
ローレベルに保持され、フリップフロップＬ１ｂ−１の
出力端子Ｑは、ハイレベルにプリセットされる。

【０１０３】図１６には、本実施形態におけるフリップ
フロップのもう一つの例であるＬ１ｂ−２の構成を示す
回路図である。図示のように、フリップフロップＬ１ｂ
−２は、インバータＬＧ１，ＬＧ２，ＬＧ３，ＬＧ４、
ｐＭＯＳトランジスタＬＰ４およびトランスファゲート
ＴＧ１，ＴＧ２により構成されている。なお、本例のフ
リップフロップＬ１ｂ−２は、図４に示す本発明の第１
の実施形態のフリップフロップＬ１と較べると、記憶保
持ループを構成するインバータＬＧ３の出力端子にｐＭ
ＯＳトランジスタＬＰ４が接続されたこと以外は同じで
ある。以下、ｐＭＯＳトランジスタＬＰ４の接続および
動作について説明する。

【０１０４】ｐＭＯＳトランジスタＬＰ４のソースは電
源電圧Ｖ_DDに接続され、ドレインは、インバータＬＧ３
の出力端子に接続され、ゲートは非同期プリセット信号
ＸＰＲの入力端子に接続されている。なお、ｐＭＯＳト
ランジスタＬＰ４の駆動能力は、インバータＬＧ３の負
側の駆動トランジスタ、即ちインバータＬＧ３を構成す
るｎＭＯＳトランジスタの駆動能力より大きく設定され
ている。

【０１０５】非同期プリセット信号ＸＰＲがローレベル
のとき、ｐＭＯＳトランジスタＬＰ４がオン状態とな
り、インバータＬＧ３の出力端子がハイレベル、例え
ば、電源電圧Ｖ_DDまたはそれに近いレベルに保持され
る。このため、ノードＮＤ１がローレベルに保持され、
フリップフロップＬ１ｂ−２の出力端子Ｑは、ハイレベ
ルにプリセットされる。

【０１０６】上述したように、図１５および図１６に示
す本実施形態のフリップフロップＬ１ｂ−１，Ｌ１ｂ−
２のいずれにおいても、非同期プリセット信号ＸＰＲが
ローレベルのとき、フリップフロップの出力端子Ｑは、
ハイレベルにプリセットされる。

【０１０７】以上説明したように、本実施形態によれ
ば、パルス発生回路１０ａとフリップフロップＬ１ｂ〜
Ｌ４ｂからなるスルーラッチ２０ｂをセルベース方式の
基本セルとして登録し、ＬＳＩ設計に利用する。パルス
発生回路１０ａは、非同期プリセット信号ＸＰＲがハイ
レベルに保持されているとき、クロック信号ＣＫに同期
して幅の狭い正のパルスＣＫＰおよびその反転信号であ
る負のパルスＸＣＫＰを生成し、フリップフロップＬ１
ｂ〜Ｌ４ｂに供給し、パルスＣＫＰがハイレベルのと
き、各フリップフロップの入力端子Ｄに入力された信号
がそれぞれのフリップフロップ内部に取り込まれる。非
同期プリセット信号ＸＰＲがローレベルの場合は、出力
端子Ｑがハイレベルにプリセットされる。一つの基本セ
ル内にパルス発生回路とその負荷となるラッチ回路が含
まれているため、自動配置配線でセットアップやホール
ドタイムが変動せず、誤動作の発生を回避できるＤフリ
ップフロップ回路を構成できる。

【０１０８】第６実施形態図１７は本発明に係るフリップフロップ回路の第６の実
施形態を示す回路図である。図示のように、本実施形態
のフリップフロップ回路は、パルス発生回路１０ｂとス
ルーラッチ２０ｃとにより構成されている。

【０１０９】パルス発生回路１０ｂは、入力したクロッ
ク信号ＣＫおよび非同期クリア信号ＣＬに応じて、パル
スＣＫＰおよびその反転パルスＸＣＫＰを出力する。パ
ルスＣＫＰはおよびその反転信号ＸＣＫＰは、狭いパル
ス幅を有する正と負のパルスであり、スルーラッチ２０
ｃに供給される。

【０１１０】なお、本実施形態におけるパルス発生回路
１０ｂは、図９および図１０に示す第３の実施形態のパ
ルス発生回路１０ｂと同じ構成を有しており、ただし、
本実施形態のパルス発生回路１０ｂのイネーブル信号Ｘ
ＥＮ端子に非同期クリア信号ＣＬが入力される。このた
め、非同期クリア信号ＣＬがローレベルのとき、パルス
発生回路１０ｂが動作状態に設定され、パルスＣＫＰお
よび負のパルスＸＣＫＰが生成される。逆に非同期クリ
ア信号ＣＬがハイレベルのとき、パルス発生回路１０ｂ
が非動作状態に設定され、パルスＣＫＰおよび負のパル
スＸＣＫＰが生成されない。

【０１１１】スルーラッチ２０ｃは、フリップフロップ
Ｌ１ｃ，Ｌ２ｃ，Ｌ３ｃとＬ４ｃにより構成されてい
る。これらのフリップフロップは、パルス発生回路１０
ｂからのパルスＣＫＰおよびその反転信号である負のパ
ルスＸＣＫＰに応じて、入力端子Ｄに入力された信号を
取り込み、取り込んだ信号を保持して、出力端子Ｑに出
力する。ただし、本実施形態のフリップフロップＬ１
ｃ，Ｌ２ｃ，Ｌ３ｃとＬ４ｃには、それぞれパルスＣＫ
Ｐおよび負のパルスＸＣＫＰの他に、非同期クリア信号
ＣＬが入力され、フリップフロップＬ１ｃ，Ｌ２ｃ，Ｌ
３ｃとＬ４ｃは、非同期クリア信号ＣＬに応じて動作状
態が制御される。

【０１１２】本実施形態では、一つのパルス発生回路１
０ｂに対して、例えば、四つのフリップフロップ回路Ｌ
１ｃ〜Ｌ４ｃからなるスルーラッチ２０ｃが設けられ
る。そして、パルス発生回路１０ｂとスルーラッチ２０
ｃを一つのかたまりとしてレイアウトし、セルベース方
式の基本セルとして登録し、ＬＳＩ設計に利用する。

【０１１３】図１８は、フリップフロップの一例である
Ｌ１ｃ−１の構成を示す回路図である。図示のように、
フリップフロップＬ１ｃ−１は、インバータＬＧ１，Ｌ
Ｇ２，ＬＧ４、ＮＯＲゲートＬＧ３ｂおよびトランスフ
ァゲートＴＧ１，ＴＧ２により構成されている。なお、
本例のフリップフロップＬ１ｃ−１は、図４に示す本発
明の第１の実施形態のフリップフロップＬ１と較べる
と、記憶保持ループを構成するインバータＬＧ３の代わ
りに、ＮＯＲゲートＬＧ３ｂが用いられたこと以外は同
じである。以下、第１の実施形態のフリップフロップＬ
１との異なる点を中心に、本例のフリップフロップＬ１
ｃ−１の構成および動作について説明する。

【０１１４】ＮＯＲゲートＬＧ３ｂの一方の入力端子
は、ノードＮＤ１に接続され、他方の入力端子は、非同
期クリア信号ＣＬの入力端子に接続されている。ＮＯＲ
ゲートＬＧ３ｂの出力端子は、インバータＬＧ４の入力
端子に接続され、さらにインバータＬＧ４の出力端子は
トランスファゲートＴＧ２の入力端子に接続され、トラ
ンスファゲートＴＧ２の出力端子はノードＮＤ１に接続
されている。

【０１１５】非同期クリア信号ＣＬがハイレベルのと
き、ＮＯＲゲートＬＧ３ｂの出力端子がローレベルに保
持される。このため、ノードＮＤ１がハイレベルに保持
され、フリップフロップＬ１ｃ−１の出力端子Ｑは、ロ
ーレベルにクリアされる。

【０１１６】図１９には、本実施形態におけるフリップ
フロップのもう一つの例であるＬ１ｃ−２の構成を示す
回路図である。図示のように、フリップフロップＬ１ｃ
−２は、インバータＬＧ１，ＬＧ２，ＬＧ３，ＬＧ４、
ｐＭＯＳトランジスタＬＰ４およびトランスファゲート
ＴＧ１，ＴＧ２により構成されている。なお、本例のフ
リップフロップＬ１ｃ−２は、図４に示す本発明の第１
の実施形態のフリップフロップＬ１と較べると、記憶保
持ループを構成するインバータＬＧ３の出力端子にｎＭ
ＯＳトランジスタＬＮ３が接続されたこと以外は同じで
ある。以下、ｎＭＯＳトランジスタＬＮ３の接続および
動作について説明する。

【０１１７】ｎＭＯＳトランジスタＬＮ３のソースは接
地電位ＧＮＤに接続され、ドレインは、インバータＬＧ
３の出力端子に接続され、ゲートは非同期クリア信号Ｃ
Ｌの入力端子に接続されている。なお、ｎＭＯＳトラン
ジスタＬＮ３の駆動能力は、インバータＬＧ３の正側の
駆動トランジスタ、即ちインバータＬＧ３を構成するｐ
ＭＯＳトランジスタの駆動能力より大きく設定されてい
る。

【０１１８】非同期プリセット信号ＣＬがハイレベルの
とき、ｎＭＯＳトランジスタＬＮ３がオン状態となり、
インバータＬＧ３の出力端子がローレベル、例えば、接
地電位ＧＮＤまたはそれに近いレベルに保持される。こ
のため、ノードＮＤ１がハイレベルに保持され、フリッ
プフロップＬ１ｃ−２の出力端子Ｑは、ローレベルにク
リアされる。

【０１１９】上述したように、図１８および図１９に示
す本実施形態のフリップフロップＬ１ｃ−１，Ｌ１ｃ−
２のいずれにおいても、非同期クリア信号ＣＬがハイレ
ベルのとき、フリップフロップの出力端子Ｑは、ローレ
ベルにクリアされる。即ち、非同期クリア信号ＣＬがハ
イレベルのとき、クロック信号ＣＫに関係なく各フリッ
プフロップＬ１ｃ〜Ｌ４ｃが非同期クリアされる。

【０１２０】以上説明したように、本実施形態によれ
ば、パルス発生回路１０ｂとフリップフロップＬ１ｃ〜
Ｌ４ｃからなるスルーラッチ２０ｃをセルベース方式の
基本セルとして登録し、ＬＳＩ設計に利用する。パルス
発生回路１０ｂは、非同期クリア信号ＣＬがローレベル
に保持されているとき、クロック信号ＣＫに同期して幅
の狭い正のパルスＣＫＰおよびその反転信号である負の
パルスＸＣＫＰを生成し、フリップフロップＬ１ｃ〜Ｌ
４ｃに供給し、パルスＣＫＰがハイレベルのとき、各フ
リップフロップの入力端子Ｄに入力された信号がそれぞ
れのフリップフロップ内部に取り込まれる。非同期クリ
ア信号ＣＬがハイレベルの場合、出力端子Ｑはローレベ
ルにクリアされる。一つの基本セル内にパルス発生回路
とその負荷となるラッチが含まれているため、自動配置
配線でセットアップやホールドタイムが変動せず、誤動
作の発生を回避できるＤフリップフロップ回路を構成で
きる。

【０１２１】第７実施形態図２０は本発明に係るフリップフロップ回路の第７の実
施形態を示す回路図である。図示のように、本実施形態
のフリップフロップ回路は、パルス発生回路１０ｂとス
ルーラッチ２０ｄとにより構成されている。

【０１２２】パルス発生回路１０ｂは、入力したクロッ
ク信号ＣＫおよび非同期プリセット信号ＰＲに応じて、
パルスＣＫＰおよびその反転パルスＸＣＫＰを出力す
る。パルスＣＫＰはおよびその反転信号ＸＣＫＰは、狭
いパルス幅を有する正と負のパルスであり、スルーラッ
チ２０ｃに供給される。

【０１２３】なお、本実施形態におけるパルス発生回路
１０ｂは、図９および図１０に示す第３の実施形態のパ
ルス発生回路１０ｂと同じ構成を有しており、ただし、
本実施形態のパルス発生回路１０ｂのイネーブル信号Ｘ
ＥＮ端子に非同期プリセット信号ＰＲが入力される。こ
のため、非同期プリセット信号ＰＲがローレベルのと
き、パルス発生回路１０ｂが動作状態に設定され、パル
スＣＫＰおよび負のパルスＸＣＫＰが生成される。逆に
非同期プリセット信号ＰＲがハイレベルのとき、パルス
発生回路１０ｂが非動作状態に設定され、パルスＣＫＰ
および負のパルスＸＣＫＰが生成されない。

【０１２４】スルーラッチ２０ｄは、フリップフロップ
Ｌ１ｄ，Ｌ２ｄ，Ｌ３ｄとＬ４ｄにより構成されてい
る。これらのフリップフロップは、パルス発生回路１０
ｂからのパルスＣＫＰおよびその反転信号である負のパ
ルスＸＣＫＰに応じて、入力端子Ｄに入力された信号を
取り込み、取り込んだ信号を保持して、出力端子Ｑに出
力する。さらに、本実施形態のフリップフロップＬ１
ｄ，Ｌ２ｄ，Ｌ３ｄとＬ４ｄには、それぞれパルスＣＫ
Ｐおよび負のパルスＸＣＫＰの他に、非同期プリセット
信号ＰＲが入力され、フリップフロップＬ１ｄ，Ｌ２
ｄ，Ｌ３ｄとＬ４ｄは、非同期プリセット信号ＰＲに応
じて動作状態が制御される。

【０１２５】本実施形態では、一つのパルス発生回路１
０ｂに対して、例えば、四つのフリップフロップ回路Ｌ
１ｄ〜Ｌ４ｄからなるスルーラッチ２０ｄが設けられ
る。そして、パルス発生回路１０ｂとスルーラッチ２０
ｄを一つのかたまりとしてレイアウトし、セルベース方
式の基本セルとして登録し、ＬＳＩ設計に利用する。

【０１２６】図２１は、フリップフロップの一例である
Ｌ１ｄ−１の構成を示す回路図である。図示のように、
フリップフロップＬ１ｄ−１は、インバータＬＧ１，Ｌ
Ｇ２，ＬＧ３、ＮＯＲゲートＬＧ４ｂおよびトランスフ
ァゲートＴＧ１，ＴＧ２により構成されている。なお、
本例のフリップフロップＬ１ｄ−１は、図４に示す本発
明の第１の実施形態のフリップフロップＬ１と較べる
と、記憶保持ループを構成するインバータＬＧ４の代わ
りに、ＮＯＲゲートＬＧ４ｂが用いられたこと以外は同
じである。以下、第１の実施形態のフリップフロップＬ
１との異なる点を中心に、本例のフリップフロップＬ１
ｄ−１の構成および動作について説明する。

【０１２７】ＮＯＲゲートＬＧ４ｂの一方の入力端子
は、インバータＬＧ３の出力端子に接続され、他方の入
力端子は、非同期プリセット信号ＰＲの入力端子に接続
されている。ＮＯＲゲートＬＧ４ｂの出力端子は、トラ
ンスファゲートＴＧ２の入力端子に接続されている。

【０１２８】非同期プリセット信号ＰＲがハイレベルの
とき、ＮＯＲゲートＬＧ４ｂの出力端子がローレベルに
保持される。このため、ノードＮＤ１がローレベルに保
持され、フリップフロップＬ１ｄ−１の出力端子Ｑは、
ハイレベルにプリセットされる。

【０１２９】図２２には、本実施形態におけるフリップ
フロップのもう一つの例であるＬ１ｄ−２の構成を示す
回路図である。図示のように、フリップフロップＬ１ｄ
−２は、インバータＬＧ１，ＬＧ２，ＬＧ３，ＬＧ４、
ｎＭＯＳトランジスタＬＮ４およびトランスファゲート
ＴＧ１，ＴＧ２により構成されている。なお、本例のフ
リップフロップＬ１ｄ−２は、図４に示す本発明の第１
の実施形態のフリップフロップＬ１と較べると、記憶保
持ループを構成するインバータＬＧ４の出力端子にｎＭ
ＯＳトランジスタＬＮ４が接続されたこと以外は同じで
ある。以下、ｎＭＯＳトランジスタＬＮ４の接続および
動作について説明する。

【０１３０】ｎＭＯＳトランジスタＬＮ４のソースは接
地電位ＧＮＤに接続され、ドレインは、インバータＬＧ
４の出力端子に接続され、ゲートは非同期プリセット信
号ＰＲの入力端子に接続されている。なお、ｎＭＯＳト
ランジスタＬＮ４の駆動能力は、インバータＬＧ４の正
側の駆動トランジスタ、即ちインバータＬＧ４を構成す
るｐＭＯＳトランジスタの駆動能力より大きく設定され
ている。

【０１３１】非同期プリセット信号ＰＲがローレベルの
とき、ｎＭＯＳトランジスタＬＮ４がオフ状態にあるの
で、インバータＬＧ３，ＬＧ４およびトランスファゲー
トＴＧ２が構成した記憶保持ループは、第１の実施形態
のフリップフロップＬ１の記憶保持ループと同様に動作
し、ノードＮＤ１の信号レベルを保持する。一方、非同
期プリセット信号ＰＲがハイレベルのとき、ｎＭＯＳト
ランジスタＬＮ４がオン状態となり、インバータＬＧ４
の出力端子がローレベル、例えば、接地電位ＧＮＤまた
はそれに近いレベルに保持される。このため、ノードＮ
Ｄ１がローレベルに保持され、フリップフロップＬ１ｄ
−２の出力端子Ｑは、ハイレベルにプリセットされる。

【０１３２】上述したように、図２１および図２２に示
す本実施形態のフリップフロップＬ１ｄ−１，Ｌ１ｄ−
２のいずれにおいても、非同期プリセット信号ＰＲがハ
イレベルのとき、フリップフロップの出力端子Ｑは、ハ
イレベルにプリセットされる。即ち、非同期プリセット
信号ＰＲがハイレベルのとき、クロック信号ＣＫに関係
なく各フリップフロップＬ１ｃ〜Ｌ４ｃがプリセットさ
れる。

【０１３３】以上説明したように、本実施形態によれ
ば、パルス発生回路１０ｂとフリップフロップＬ１ｄ〜
Ｌ４ｄからなるスルーラッチ２０ｄをセルベース方式の
基本セルとして登録し、ＬＳＩ設計に利用する。パルス
発生回路１０ｂは、非同期プリセット信号ＰＲがローレ
ベルに保持されているとき、クロック信号ＣＫに同期し
て幅の狭い正のパルスＣＫＰおよびその反転信号である
負のパルスＸＣＫＰを生成し、フリップフロップＬ１ｄ
〜Ｌ４ｄに供給し、パルスＣＫＰがハイレベルのとき、
各フリップフロップの入力端子Ｄに入力された信号がそ
れぞれのフリップフロップ内部に取り込まれる。非同期
プリセット信号ＰＲがハイレベルの場合、出力端子Ｑが
ハイレベルにプリセットされる。

【０１３４】第８実施形態図２３は本発明に係るフリップフロップ回路の第８の実
施形態を示す回路図である。図示のように、本実施形態
のフリップフロップ回路は、パルス発生回路１０ｃとス
ルーラッチ２０とにより構成されている。

【０１３５】パルス発生回路１０ｃは、入力したクロッ
ク信号ＣＫおよびスルーモード信号Ｔに応じて、パルス
ＣＫＰおよびその反転パルスＸＣＫＰを出力する。パル
スＣＫＰはおよびその反転信号ＸＣＫＰは、スルーモー
ド信号Ｔに応じてクロック信号ＣＫの同相および反転信
号であるか、またはクロック信号ＣＫに同期して、狭い
パルス幅を有する正と負のパルスである。スルーラッチ
２０は、フリップフロップＬ１，Ｌ２，Ｌ３とＬ４によ
り構成されている。これらのフリップフロップは、パル
ス発生回路１０ｃからのパルスＣＫＰおよびその反転信
号である負のパルスＸＣＫＰに応じて、入力端子Ｄに入
力された信号を取り込み、取り込んだ信号を保持して、
出力端子Ｑに出力する。

【０１３６】本実施形態では、一つのパルス発生回路１
０ｃに対して、例えば、四つのフリップフロップ回路Ｌ
１〜Ｌ４からなるスルーラッチ２０が設けられる。そし
て、パルス発生回路１０ｃとスルーラッチ２０を一つの
かたまりとしてレイアウトし、セルベース方式の基本セ
ルとして登録し、ＬＳＩ設計に利用する。

【０１３７】図２４は、パルス発生回路１０ｃの一構成
例を示している。図示のように、本例のパルス発生回路
は、遅延ゲートＧ１，Ｇ３、ＮＯＲゲートＧ２ｂ，ＮＡ
ＮＤゲートＧ４およびインバータＧ５により構成されて
いる。

【０１３８】遅延ゲートＧ１とＧ３は、例えば、インバ
ータにより構成され、入力信号に対して所定の遅延時間
を与えて、さらにそのレベルを反転して出力する。ＮＯ
ＲゲートＧ２ｂは、遅延ゲートＧ１とＧ３との間に接続
され、その一方の入力端子は遅延ゲートＧ１の出力端子
に接続され、他方の入力端子はスルーモード信号Ｔの入
力端子に接続されている。ＮＯＲゲートＧ２ｂの出力端
子は、遅延ゲートＧ３の入力端子に接続されている。

【０１３９】スルーモード信号Ｔがハイレベルのとき、
ＮＯＲゲートＧ２ｂの出力信号ｎ２はローレベルに固定
される。これに応じて遅延ゲートＧ３の出力信号ｎ３が
ハイレベルに保持されるので、ＮＡＮＤゲートＧ４の出
力端子に入力したクロック信号ＣＫの反転信号が出力さ
れ、これがさらにインバータＧ５により反転され、クロ
ック信号ＣＫと同相の信号がインバータＧ５の出力端子
に出力される。即ち、パルスＣＫＰはクロック信号ＣＫ
と同相の信号、負のパルスＸＣＫＰはクロック信号ＣＫ
の反転信号となる。

【０１４０】一方、スルーモード信号Ｔがローレベルの
とき、ＮＯＲゲートＧ２ｂの出力信号ｎ２ｂは入力信号
ｎ１の反転信号となり、即ち、この場合にＮＯＲゲート
Ｇ２ｂは、インバータからなる遅延ゲートＧ１、Ｇ３と
同じように機能する。このため、パルス発生回路１０ｃ
により、幅の狭いパルスＣＫＰおよびその反転信号であ
る負のパルスＸＣＫＰがそれぞれ発生される。パルスＣ
ＫＰおよび負のパルスＸＣＫＰの幅Ｔ_Dは、遅延ゲート
Ｇ１、ＮＯＲゲートＧ２ｂおよび遅延ゲートＧ３の遅延
時間の合計により設定される。フリップフロップＬ１〜
Ｌ４が正常に動作するのに必要充分なＸＣＫＰ、ＣＫＰ
のパルス幅Ｔ_Dが得られるように、ＮＯＲゲートＧ２
ｂ、遅延ゲートＧ１とＧ３を構成するトランジスタのサ
イズが調整される。

【０１４１】以上説明したように、本実施形態によれ
ば、パルス発生回路１０ｃにスルーモード信号Ｔを印加
し、当該スルーモード信号Ｔがハイレベルのとき、パル
ス発生回路１０ｃはクロック信号ＣＫと同相であるパル
スＣＫＰおよびクロック信号ＣＫの反転信号である負の
パルスＸＣＫＰをそれぞれ発生し、スルーモード信号Ｔ
がローレベルのとき、クロック信号ＣＫに同期して、幅
の狭いパルスＣＫＰおよび負のパルスＸＣＫＰをそれぞ
れ発生し、スルーラッチ２０に供給する。

【０１４２】第９実施形態図２５は本発明に係るフリップフロップ回路の第９の実
施形態を示す回路図である。本実施形態は、上述した本
発明の第８の実施形態と同様に、パルス発生回路に動作
モードに応じた制御信号を印加することにより、発生す
るパルス信号の波形を制御し、スルーラッチ２０に供給
する。ただし、本実施形態では、上記第８の実施形態と
異なって、負のスルーモード信号ＸＴがパルス発生回路
１０ｄに供給される。

【０１４３】図示のように、本実施形態のフリップフロ
ップ回路は、パルス発生回路１０ｄとスルーラッチ２０
とにより構成されている。パルス発生回路１０ｄに、ス
ルーモード信号ＸＴが外部から印加されている。

【０１４４】図２６は、パルス発生回路１０ｄの一構成
例を示している。図示のように、本例のパルス発生回路
は、ＮＡＮＤゲートＧ１ｂ、遅延ゲートＧ２，Ｇ３、Ｎ
ＡＮＤゲートＧ４およびインバータＧ５により構成され
ている。

【０１４５】ＮＡＮＤゲートＧ１ｂの一方の入力端子
に、クロック信号ＣＫが入力され、他方の入力端子にス
ルーモード信号ＸＴが入力される。ＮＡＮＤゲートＧ１
ｂの出力端子が遅延ゲートＧ２の入力端子に接続されて
いる。遅延ゲートＧ２とＧ３は、例えば、インバータに
より構成され、入力信号に対して所定の遅延時間を与え
て、さらにそのレベルを反転して出力する。遅延ゲート
Ｇ２とＧ３は、ＮＡＮＤゲートＧ１ｂの出力端子とＮＡ
ＮＤゲートＧ４の一方の入力端子間に直列に接続されて
いる。即ち、遅延ゲートＧ２の出力端子は遅延ゲートＧ
３の入力端子に接続され、遅延ゲートＧ３の出力端子
は、ＮＡＮＤゲートＧ４の一方の入力端子に接続されて
いる。ＮＡＮＤゲートＧ４の他方の入力端子は、クロッ
ク信号ＣＫの入力端子に接続されている。

【０１４６】スルーモード信号ＸＴがハイレベルのと
き、ＮＡＮＤゲートＧ１ｂは、クロック信号ＣＫに対し
て、所定の遅延時間を与えて、さらにそれを反転した信
号ｎ１ｂを出力する。即ち、このときＮＡＮＤゲートＧ
１ｂは、遅延素子Ｇ２、Ｇ３と同様に機能する。このた
め、パルス発生回路１０ｄにより、幅の狭いパルスＣＫ
Ｐおよびその反転信号である負のパルスＸＣＫＰがそれ
ぞれ発生される。パルスＣＫＰおよび負のパルスＸＣＫ
Ｐの幅Ｔ_Dは、ＮＡＮＤゲートＧ１ｂ、遅延ゲートＧ
２、および遅延ゲートＧ３の遅延時間の合計により設定
される。フリップフロップＬ１〜Ｌ４が正常に動作する
のに必要充分なＸＣＫＰ、ＣＫＰのパルス幅Ｔ_Dが得ら
れるように、ＮＡＮＤゲートＧ１ｂ、遅延ゲートＧ２と
Ｇ３を構成するトランジスタのサイズが調整される。

【０１４７】一方、スルーモード信号ＸＴがローレベル
のとき、ＮＡＮＤゲートＧ１ｂ出力信号ｎ１ｂはハイレ
ベルに固定されて、このため遅延ゲートＧ３の出力信号
ｎ３はハイレベルに保持される。このとき、ＮＡＮＤゲ
ートＧ４の出力信号はクロック信号ＣＫの反転信号であ
り、インバータＧ５の出力信号はクロック信号ＣＫの同
相信号となる。

【０１４８】以上説明したように、本実施形態によれ
ば、パルス発生回路１０ｄにスルーモード信号ＸＴを印
加し、当該スルーモード信号ＸＴがローレベルのとき、
パルス発生回路１０ｄはクロック信号ＣＫと同相である
パルスＣＫＰおよびクロック信号ＣＫの反転信号である
負のパルスＸＣＫＰをそれぞれ発生し、スルーモード信
号ＸＴがハイレベルのとき、クロック信号ＣＫに同期し
て、幅の狭いパルスＣＫＰおよび負のパルスＸＣＫＰを
それぞれ発生し、スルーラッチ２０に供給する。

【０１４９】第１０実施形態図２７は本発明に係るフリップフロップ回路の第１０の
実施形態を示す回路図である。図２７は、例えば、本発
明の第９の実施形態のフリップフロップ回路を用いて構
成されている回路例を示している。図示のように、本例
の回路は、スルーモード機能付きフリップフロップ回路
ＰＦＦ１１，…，ＰＦＦ１ｎ、ＰＦＦ２１，…，ＰＦＦ
２ｎ、組み合わせ回路１００，１１０などにより構成さ
れている。

【０１５０】外部からのｘビットの入力信号Ｓ_i11，
…，Ｓ_i1xとｙビットの入力信号Ｓ_i21，…，Ｓ_i2yが
それぞれｘ個のＤフリップフロップＤＦＦ１，…，ＤＦ
Ｆｘとｙ個のＡＮＤゲートＡＮＤ１，…，ＡＮＤｙに入
力される。組み合わせ回路１００に、ｘ個のＤフリップ
フロップＤＦＦ１，…，ＤＦＦｘおよびｙ個のＡＮＤゲ
ートＡＮＤ１，…，ＡＮＤｙからの出力信号が入力され
る。

【０１５１】組み合わせ回路１００は、これらの回路か
ら入力された（ｘ＋ｙ）個の信号に対して、所定の論理
演算を行い、演算の結果、４ビットを一組として、ｎ組
の信号Ｓ₀₁₁，…，Ｓ_01nを出力する。これらのｎ組の
信号Ｓ₀₁₁，…，Ｓ_01nは、それぞれｎ個のスルーモー
ド機能付きフリップフロップ回路ＰＦＦ１１，…，ＰＦ
Ｆ１ｎに入力される。

【０１５２】スルーモード機能付きフリップフロップ回
路ＰＦＦ１１，…，ＰＦＦ１ｎは、入力された信号をク
ロック信号ＣＫに応じて取り込み、保持する。そして保
持した信号を次段の組み合わせ回路１１０に出力する。

【０１５３】組み合わせ回路１１０は、入力された４×
ｎビットの信号に対して、所定の論理演算を行い、演算
結果として、例えば、同じく４ビットを一組として、ｎ
組の信号Ｓ₀₂₁，…，Ｓ_02nを出力する。これらのｎ組
の信号Ｓ₀₂₁，…，Ｓ_02nは、それぞれｎ個のスルーモ
ード機能付きフリップフロップ回路ＰＦＦ２１，…，Ｐ
ＦＦ２ｎに入力される。

【０１５４】スルーモード機能付きフリップフロップ回
路ＰＦＦ２１，…，ＰＦＦ２ｎは、入力された信号をク
ロック信号ＣＫに応じて取り込み、保持する。そして保
持した信号を次段に出力する。

【０１５５】スルーモード機能付きフリップフロップ回
路ＰＦＦ１１，…，ＰＦＦ１ｎおよびＰＦＦ２１，…，
ＰＦＦ２ｎは、例えば、本発明の第９の実施形態のフリ
ップフロップ回路により構成されている。即ち、各フリ
ップフロップ回路は、パルス発生回路と４ビットのスル
ーラッチからなり、パルス発生回路は、入力したクロッ
ク信号ＣＫおよびスルーモード信号に応じて、パルスＣ
ＫＰおよびその反転信号である負のパルスＸＣＫＰを生
成し、上記４ビットのスルーラッチにそれぞれ供給す
る。なお、図２７において、フリップフロップ回路ＰＦ
Ｆ１１，…，ＰＦＦ１ｎおよびＰＦＦ２１，…，ＰＦＦ
２ｎ内部構成および内部に生成されているパルスＣＫ
Ｐ、負のパルスＸＣＫＰを図示していない。

【０１５６】本例の回路において、フリップフロップ回
路ＰＦＦ１１，…，ＰＦＦ１ｎおよびＰＦＦ２１，…，
ＰＦＦ２ｎに、クロック信号ＣＫおよびシステム初期化
信号ＸＩＮＩＴに応じて発生したクロック信号ＣＫＰを
クロック信号として入力し、さらに、初期化信号ＸＩＮ
ＩＴをスルーモード信号ＸＴとして入力する。

【０１５７】図示のように、クロック信号ＣＫがインバ
ータＩＮＶ１の入力端子に印加され、インバータＩＮＶ
１の出力端子は、ＮＡＮＤゲートＮＡＮＤ１の一方の端
子に接続され、ＮＡＮＤゲートＮＡＮＤ１の他方の入力
端子に、初期化信号ＸＩＮＩＴが入力される。ＮＡＮＤ
ゲートＮＡＮＤ１の出力端子から出力されるクロック信
号ＣＫＰは、フリップフロップ回路ＰＦＦ１１，…，Ｐ
ＦＦ１ｎおよびＰＦＦ２１，…，ＰＦＦ２ｎのクロック
信号端子に入力される。さらに、フリップフロップ回路
ＰＦＦ１１，…，ＰＦＦ１ｎおよびＰＦＦ２１，…，Ｐ
ＦＦ２ｎのスルーモード信号ＸＴの端子に初期化信号Ｘ
ＩＮＩＴがそれぞれ入力される。

【０１５８】このため、初期化信号ＸＩＮＩＴがローレ
ベルに保持されているとき、ＮＡＮＤゲートＮＡＮＤ１
の出力端子は、ハイレベルに保持される。即ち、フリッ
プフロップ回路ＰＦＦ１１，…，ＰＦＦ１ｎおよびＰＦ
Ｆ２１，…，ＰＦＦ２ｎのクロック信号入力端子は、ハ
イレベルに保持され、これのフリップフロップ回路は非
動作状態に設定されている。

【０１５９】一方、初期化信号ＸＩＮＩＴがハイレベル
に保持されているとき、ＮＡＮＤゲートＮＡＮＤ１の出
力端子、入力したクロック信号ＣＫと同相のクロック信
号ＣＫＰが出力されるので、クロック信号ＣＫＰがフリ
ップフロップ回路ＰＦＦ１１，…，ＰＦＦ１ｎおよびＰ
ＦＦ２１，…，ＰＦＦ２ｎはそれぞれ動作状態に設定さ
れ、内部のパルス発生回路によりクロック信号ＣＫＰに
同期して幅の狭いパルスＣＫＰおよび負のパルスＸＣＫ
Ｐがそれぞれ発生し、これらの内部パルス信号に応じ
て、４ビットのフリップフロップは、それぞれ入力端子
Ｄ１〜Ｄ４への入力信号を取り込み、内部の記憶ノード
に保持され、そして、保持信号が出力端子Ｑ１〜Ｑ４に
出力される。

【０１６０】本実施形態の回路において、初期化信号Ｘ
ＩＮＩＴがローレベルに保持されているとき、組み合わ
せ回路１００の入力側において、ＡＮＤゲートＡＮＤ１
〜ＡＮＤｙの出力端子がローレベルに保持される。さら
に、ｘ個のＤフリップフロップＤＦＦ１，…，ＤＦＦｘ
において、各フリップフロップのクリア信号入力端子Ｃ
Ｌに初期化信号ＸＩＮＩＴが印加されているので、これ
らのフリップフロップＤＦＦ１，…，ＤＦＦｘの出力端
子は、初期化信号ＸＩＮＩＴがローレベルに保持されて
いることにより、すべてクリアされ、ローレベルに保持
される。

【０１６１】このように、組み合わせ回路１００の（ｘ
＋ｙ）ビットの入力信号がすべてクリアされ、ローレベ
ルに保持される。さらに、スルーモード機能付きフリッ
プフロップ回路ＰＦＦ１１，…，ＰＦＦ１ｎおよびＰＦ
Ｆ２１，…，ＰＦＦ２ｎにおいては、入力されたクロッ
ク信号ＣＫＰがハイレベル、スルーモード信号ＸＴとし
ての初期化信号ＸＩＮＩＴがローレベルに設定されてい
るので、これらのフリップフロップ回路ＰＦＦ１１，
…，ＰＦＦ１ｎおよびＰＦＦ２１，…，ＰＦＦ２ｎはす
べて初期化される。

【０１６２】なお、以上の説明では、スルーモード機能
付きフリップフロップ回路は、組み合わせ回路を介し
て、ＰＦＦ１１，…，ＰＦＦ１ｎおよびＰＦＦ２１，
…，ＰＦＦ２ｎの二段縦列接続回路が構成されている
が、本発明はこれに限定されるものではなく、二段以上
の複数段の縦列接続で構成した回路も可能である。

【０１６３】以上説明したように、本実施形態によれ
ば、多段のスルーモード機能付きパルス駆動フリップフ
ロップＰＦＦ１１，…，ＰＦＦ１ｎおよびＰＦＦ２１，
…，ＰＦＦ２ｎが、直接または組み合わせゲートを介し
て縦列接続されている場合、初期化信号ＸＩＮＩＴで初
段の入力をなんらかの方法、たとえばＡＮＤゲートＡＮ
Ｄ１〜ＡＮＤｙやクリア機能付きフリップフロップＤＦ
Ｆ１，…，ＤＦＦｘで固定し、スルーモード機能付きパ
ルス駆動フリップフロップ回路ＰＦＦ１１，…，ＰＦＦ
１ｎおよびＰＦＦ２１，…，ＰＦＦ２ｎのＣＫ入力をハ
イレベル、スルーモード信号ＸＴ入力をローレベルに保
持することにより、すべてのフリップフロップを初期化
することができる。

【０１６４】第１１実施形態図２８は本発明に係るフリップフロップ回路の第１１の
実施形態を示す回路図である。図２８は、例えば、上述
した第１０の実施形態と同様に、スルーモード機能付き
フリップフロップ回路と組み合わせ回路との縦列接続で
構成されている回路例を示している。図示のように、本
例の回路は、スルーモード機能付きフリップフロップ回
路ＰＦＦ３１，…，ＰＦＦ３ｎ、ＰＦＦ４１，…，ＰＦ
Ｆ４ｎ、組み合わせ回路１２０，１３０，１４０、入力
側に設けられているフリップフロップＤＦＦ１１，ＤＦ
Ｆ１２，…，ＤＦＦ１ｘ、出力側に設けられているフリ
ップフロップＤＦＦ２１，ＤＦＦ２２，…，ＤＦＦ２ｙ
などにより構成されている。

【０１６５】外部からのｘビットの入力信号Ｓ_i1，
Ｓ_i2，…，Ｓ_ixがそれぞれＤフリップフロップＤＦＦ１
１，ＤＦＦ１２，…，ＤＦＦ１ｘに入力される。Ｄフリ
ップフロップＤＦＦ１１，ＤＦＦ１２，…，ＤＦＦ１ｘ
からのｘビット出力信号は、それぞれ組み合わせ回路１
２０に入力される。

【０１６６】組み合わせ回路１２０は、Ｄフリップフロ
ップＤＦＦ１１，ＤＦＦ１２，…，ＤＦＦ１ｘから入力
されたｘビットの信号に対して、所定の論理演算を行
い、演算の結果、４ビットを一組として、ｎ組の信号Ｓ
₀₃₁，…，Ｓ_03nを出力する。これらのｎ組の信号Ｓ
₀₃₁，…，Ｓ_03nは、それぞれｎ個のスルーモード機能
付きフリップフロップ回路ＰＦＦ３１，…，ＰＦＦ３ｎ
に入力される。

【０１６７】スルーモード機能付きフリップフロップ回
路ＰＦＦ３１，…，ＰＦＦ３ｎは、入力端子Ｄ１〜Ｄ４
に入力された信号をクロック信号ＣＫに応じて取り込
み、保持する。そして保持した信号をクロック信号ＣＫ
に応じて出力端子Ｑ１〜Ｑ４に出力し、次段の組み合わ
せ回路１３０に入力する。

【０１６８】組み合わせ回路１３０は、入力された４×
ｎビットの信号に対して、所定の論理演算を行い、演算
結果として、例えば、同じく４ビットを一組として、ｎ
組の信号Ｓ₀₄₁，…，Ｓ_04nを出力する。これらのｎ組
の信号Ｓ₀₄₁，…，Ｓ_04nは、それぞれｎ個のスルーモ
ード機能付きフリップフロップ回路ＰＦＦ４１，…，Ｐ
ＦＦ４ｎに入力される。

【０１６９】スルーモード機能付きフリップフロップ回
路ＰＦＦ４１，…，ＰＦＦ４ｎは、入力端子Ｄ１〜Ｄ４
に入力された信号をクロック信号ＣＫに応じて取り込
み、保持する。そして保持した信号をクロック信号ＣＫ
に応じて出力端子Ｑ１〜Ｑ４に出力し、次段の組み合わ
せ回路１４０に入力する。

【０１７０】組み合わせ回路１４０は、入力された４×
ｎビットの信号に対して、所定の論理演算を行い、演算
結果として、例えば、ｙビットの信号Ｓ₀₁，Ｓ₀₂，…，
Ｓ_0yを出力する。これらのｙビットの出力信号は、それ
ぞれｙ個のフリップフロップＤＦＦ２１，ＤＦＦ２２，
…，ＤＦＦ２ｙに入力される。

【０１７１】入力側および出力側に設けられているｘ個
のフリップフロップＤＦＦ１１，ＤＦＦ１２，…，ＤＦ
Ｆ１ｘとｙ個のフリップフロップＤＦＦ２１，ＤＦＦ２
２，…，ＤＦＦ２ｙは、スキャン（ＳＣＡＮ）機能付き
Ｄフリップフロップである。スキャン入力端子Ｓ_iに入
力された信号は、クロック信号ＣＫに応じて出力端子Ｑ
およびスキャン出力端子Ｓ_Oにそれぞれ出力される。こ
のため、これらのフリップフロップが直列接続して、即
ち、前段のスキャン出力端子Ｓ_Oを後段のスキャン入力
端子Ｓ_iにそれぞれ接続することにより、初段のフリッ
プフロップに入力されるスキャン入力信号Ｓｉは、クロ
ック信号ＣＫに応じて順次に後段に伝送される。

【０１７２】本実施形態の回路においては、スルーモー
ド機能付きフリップフロップ回路ＰＦＦ３１，…，ＰＦ
Ｆ３ｎおよびＰＦＦ４１，…，ＰＦＦ４ｎが組み合わせ
回路１２０，１３０，１４０を介して縦列に接続され、
入力側からの入力信号が所定の論理演算を経て、出力側
に出力される。

【０１７３】以上説明したように、本実施形態によれ
ば、多段のスルーモード機能付きパルス駆動フリップフ
ロップＰＦＦ３１，…，ＰＦＦ３ｎおよびＰＦＦ４１，
…，ＰＦＦ４ｎが、直接または組み合わせゲートを介し
て縦列接続されている場合、テスト信号ＸＴＥＳＴで初
段の入力をなんらかの方法、たとえば外部からの直接入
力や、スキャン機能付きフリップフロップＤＦＦ１１，
ＤＦＦ１２，…，ＤＦＦ１ｘで制御し、また終段の出力
をなんらかの方法、例えば外部への直接出力や、スキャ
ン機能付きＤフリップフロップＤＦＦ２１，ＤＦＦ２
２，…，ＤＦＦ２ｙで可観測な場合に、スルーモード機
能付きパルス駆動フリップフロップ回路ＰＦＦ３１，
…，ＰＦＦ３ｎおよびＰＦＦ４１，…，ＰＦＦ４ｎのク
ロック信号ＣＫ入力をハイレベル、スルーモード信号Ｘ
Ｔ入力をローレベルに保持することにより、それらのフ
リップフロップをバッファと等価にでき、フリップフロ
ップの段間ゲートのテストをそれらのフリップフロップ
にスキャン機能などを付加することなく行うことができ
る。

【０１７４】第１２実施形態図２９は本発明に係るフリップフロップ回路の第１２の
実施形態を示す回路図である。本実施形態のフリップフ
ロップ回路は、上述した同期イネーブル機能、非同期ク
リア機能、非同期プリセット機能およびスルーモード機
能をすべて付加したものである。図示のように、本実施
形態のフリップフロップ回路は、パルス発生回路１０ｅ
とスルーラッチ２０ｅとにより構成されている。

【０１７５】パルス発生回路１０ｅに、クロック信号Ｃ
Ｋの他に、制御信号として、イネーブル信号ＥＮ、非同
期クリア信号ＸＣＬ、非同期プリセット信号ＸＰＲおよ
びスルーモード信号Ｔがそれぞれ入力されている。パル
ス発生回路１０ｅは、これらの制御信号に応じて、クロ
ック信号ＣＫに応じたパルスＣＫＰおよびその反転信号
である負のパルスＸＣＫＰをそれぞれ発生し、スルーラ
ッチ２０ｅを構成するフリップフロップＬ１ｅ，Ｌ２
ｅ，Ｌ３ｅとＬ４ｅにそれぞれ供給する。さらに、各フ
リップフロップＬ１ｅ，Ｌ２ｅ，Ｌ３ｅとＬ４ｅに非同
期クリア信号ＸＣＬおよび非同期プリセット信号ＸＰＲ
がそれぞれ入力され、これらの制御信号に応じて各フリ
ップフロップの動作が制御される。

【０１７６】図３０は、パルス発生回路１０ｅの一構成
例を示している。図示のように、本例のパルス発生回路
は、遅延ゲートＧ１，Ｇ３、ＡＮＤゲートＧ２１、ＮＯ
ＲゲートＧ２２，ＮＡＮＤゲートＧ４およびインバータ
Ｇ５により構成されている。

【０１７７】遅延ゲートＧ１とＧ３は、例えば、インバ
ータにより構成され、入力信号に対して所定の遅延時間
を与えて、さらにそのレベルを反転して出力する。ＡＮ
ＤゲートＧ２１は、多入力ゲートであり、それぞれ入力
端子は、遅延ゲートＧ１の出力端子、イネーブル信号Ｅ
Ｎ、非同期クリア信号ＸＣＬおよび非同期プリセット信
号ＸＰＲの入力端子にそれぞれ接続されている。ＡＮＤ
ゲートＧ２１の出力端子は、ＮＯＲゲートＧ２２の一方
の入力端子に接続され、他方の入力端子は、スルーモー
ド信号Ｔの入力端子に接続されている。ＮＯＲゲートＧ
２２の出力端子は、遅延ゲートＧ３の入力端子に接続さ
れている。

【０１７８】スルーモード信号Ｔがハイレベルのとき、
ＮＯＲゲートＧ２２の出力信号ｎ２ｃはローレベルに固
定される。これに応じて遅延ゲートＧ３の出力信号ｎ３
がハイレベルに保持されるので、ＮＡＮＤゲートＧ４の
出力端子に入力したクロック信号ＣＫの反転信号が出力
され、これがさらにインバータＧ５により反転され、ク
ロック信号ＣＫと同相の信号がインバータＧ５の出力端
子に出力される。即ち、パルスＣＫＰはクロック信号Ｃ
Ｋと同相の信号、負のパルスＸＣＫＰはクロック信号Ｃ
Ｋの反転信号となる。

【０１７９】一方、スルーモード信号Ｔがローレベル、
且つイネーブル信号ＥＮ、非同期クリア信号ＸＣＬおよ
び非同期プリセット信号ＸＰＲがともにハイレベルのと
き、ＮＯＲゲートＧ２２の出力信号ｎ２ｃは入力信号ｎ
１の反転信号となり、即ち、この場合にＡＮＤゲートＧ
２１とＮＯＲゲートＧ２２は、合わせてインバータから
なる遅延ゲートＧ１、Ｇ３と同じように機能する。この
ため、パルス発生回路１０ｅにより、幅の狭いパルスＣ
ＫＰおよびその反転信号である負のパルスＸＣＫＰがそ
れぞれ発生される。パルスＣＫＰおよび負のパルスＸＣ
ＫＰの幅Ｔ_Dは、遅延ゲートＧ１、ＡＮＤゲートＧ２
１、ＮＯＲゲートＧ２２および遅延ゲートＧ３の遅延時
間の合計により設定される。フリップフロップＬ１ｅ〜
Ｌ４ｅが正常に動作するのに必要充分なＸＣＫＰ、ＣＫ
Ｐのパルス幅Ｔ_Dが得られるように、ＡＮＤゲートＧ２
１、ＮＯＲゲートＧ２２および遅延ゲートＧ１とＧ３を
構成するトランジスタのサイズが調整される。

【０１８０】スルーモード信号Ｔがローレベル、且つイ
ネーブル信号ＥＮ、非同期クリア信号ＸＣＬおよび非同
期プリセット信号ＸＰＲの何れかがハイレベルのとき、
ＮＯＲゲートＧ２２の出力信号ｎ２ｃがローレベル、遅
延ゲートＧ３の出力信号ｎ３がローレベルに保持される
ので、ＮＡＮＤゲートＧ４の出力端子がハイレベル、イ
ンバータＧ５の出力端子がローレベルにそれぞれ保持さ
れる。即ち、この場合、パルス発生回路１０ｅは、非動
作状態に設定され、パルスＣＫＰおよび負のパルスＸＣ
ＫＰの発生が行われない。

【０１８１】即ち、スルーモード信号Ｔにより、パルス
発生回路１０ｅで生成されるパルスＣＫＰおよび負のパ
ルスＸＣＫＰの波形が制御される。スルーモード信号Ｔ
がハイレベルのとき、パルスＣＫＰはクロック信号ＣＫ
の同相信号、負のパルスＸＣＫＰはクロック信号ＣＫの
反転信号となり、スルーモード信号Ｔがローレベルのと
き、クロック信号ＣＫに同期して幅の狭いパルスＣＫＰ
および負のパルスＸＣＫＰが生成される。

【０１８２】また、イネーブル信号ＥＮ、非同期クリア
信号ＸＣＬおよび非同期プリセット信号ＸＰＲにより、
パルス発生回路の動作状態が制御される。これらの制御
信号がすべてハイレベルのとき、パルス発生回路１０ｅ
が動作状態、逆にこれらの制御信号の何れかがローレベ
ルのとき、パルス発生回路１０ｅが非動作状態に設定さ
れる。動作状態時に、クロック信号ＣＫに同期して幅の
狭いパルスＣＫＰおよび負のパルスＸＣＫＰがそれぞれ
発生され、非動作状態時に、パルスＣＫＰがローレベ
ル、負のパルスＸＣＫＰがハイレベルにそれぞれ保持さ
れる。

【０１８３】図３１は、フリップフロップの一例である
Ｌ１ｅの一構成例を示す回路図である。図示のように、
フリップフロップＬ１ｅは、インバータＬＧ１，ＬＧ
２、ＮＡＮＤゲートＬＧ３ｃ，ＬＧ４ｃおよびトランス
ファゲートＴＧ１，ＴＧ２により構成されている。な
お、本例のフリップフロップＬ１ｅは、図４に示す本発
明の第１の実施形態のフリップフロップＬ１と較べる
と、記憶保持ループを構成するインバータＬＧ３，ＬＧ
４の代わりに、ＮＡＮＤゲートＬＧ３ｃ，ＬＧ４ｃが用
いられたこと以外は同じである。以下、第１の実施形態
のフリップフロップＬ１との異なる点を中心に、本例の
フリップフロップＬ１ｅの構成および動作について説明
する。

【０１８４】ＮＡＮＤゲートＬＧ３ｃの一方の入力端子
は、ノードＮＤ１に接続され、他方の入力端子は、非同
期プリセット信号ＸＰＲの入力端子に接続されている。
ＮＡＮＤゲートＬＧ３ｃの出力端子は、ＮＡＮＤゲート
ＬＧ４ｃの一方の入力端子に接続されている。ＮＡＮＤ
ゲートＬＧ４ｃの他方の入力端子は、非同期クリア信号
ＸＣＬの入力端子に接続され、出力端子はトランスファ
ゲートＴＧ２の入力端子に接続され、トランスファゲー
トＴＧ２の出力端子はノードＮＤ１に接続されている。

【０１８５】このため、非同期クリア信号ＸＣＬおよび
非同期プリセット信号ＸＰＲがともにハイレベルに保持
されているとき、ＮＡＮＤゲートＬＧ３ｃ，ＬＧ４ｃ
は、インバータとして動作し、入力信号に対してその反
転信号を出力する。この場合、パルスＣＫＰがローレベ
ル、負のパルスＸＣＫＰがハイレベルにそれぞれ保持さ
れているとき、トランスファゲートＴＧ１が非導通状
態、トランスファゲートＴＧ２が導通状態にそれぞれ保
持されるので、ＮＡＮＤゲートＬＧ３ｃ，ＬＧ４ｃおよ
びトランスファゲートＴＧ２により、記憶保持ループが
形成され、ノードＮＤ１の信号レベルが保持される。そ
れ以外の場合には、帰還ループが形成されず、フリップ
フロップＬ１ｅの信号保持機能が働かない。

【０１８６】例えば、非同期プリセット信号ＸＰＲがロ
ーレベルのとき、ＮＡＮＤゲートＬＧ３ｃの出力端子が
ハイレベルに保持される。このため、ノードＮＤ１がロ
ーレベルに保持され、フリップフロップＬ１ｅの出力端
子Ｑは、ハイレベルにプリセットされる。または、非同
期クリア信号ＸＣＬがローレベルのとき、ＮＡＮＤゲー
トＬＧ４ｃの出力端子がハイレベルに保持される。この
ため、ノードＮＤ１がハイレベルに保持され、フリップ
フロップＬ１ｅの出力端子Ｑは、ローレベルにクリアさ
れる。

【０１８７】以上説明したように、本実施形態によれ
ば、パルス発生回路１０ｅとフリップフロップＬ１ｅ〜
Ｌ４ｅからなるスルーラッチ２０ｅをセルベース方式の
基本セルとして登録し、ＬＳＩ設計に利用する。スルー
モード信号Ｔがハイレベルのとき、パルス発生回路１０
ｅはクロック信号ＣＫと同相であるパルスＣＫＰおよび
クロック信号ＣＫの反転信号である負のパルスＸＣＫＰ
をそれぞれ発生し、スルーモード信号Ｔがローレベルの
とき、且つ制御信号であるイネーブル信号ＥＮ、非同期
クリア信号ＸＣＬおよび非同期プリセット信号ＸＰＲが
ともにハイレベルのとき、クロック信号ＣＫに同期し
て、幅の狭いパルスＣＫＰおよび負のパルスＸＣＫＰを
それぞれ発生し、上記制御信号の内何れかがローレベル
のとき、パルス信号の生成機能が停止し、非同期クリア
信号ＸＣＬがローレベルのときは出力Ｑがローレベルに
クリアされ、非同期プリセット信号ＸＰＲがローレベル
のときは出力Ｑがハイレベルにプリセットされる。

【０１８８】第１３実施形態図３２は本発明に係るフリップフロップ回路の第１３の
実施形態を示す回路図である。図３２は、本実施形態の
フリップフロップの一例を示す回路図である。図示のよ
うに、本実施形態のフリップフロップは、ｐＭＯＳトラ
ンジスタＰＴ１、ｎＭＯＳトランジスタＮＴ１からなる
ダイナミックラッチＤＬＴとフリップフロップＬａによ
り構成されている。

【０１８９】ｐＭＯＳトランジスタＰＴ１のソースとｎ
ＭＯＳトランジスタＮＴ１のドレインが共通に接続さ
れ、ダイナミックラッチＤＬＴの入力端子を構成し、ｐ
ＭＯＳトランジスタＰＴ１のドレインとｎＭＯＳトラン
ジスタＮＴ１のソースが共通に接続され、ダイナミック
ラッチＤＬＴの出力端子を構成する。ｐＭＯＳトランジ
スタＰＴ１のゲートにパルスＣＫＰが印加され、ｎＭＯ
ＳトランジスタＮＴ１のゲートに負のパルスＸＣＫＰが
印加される。

【０１９０】ダイナミックラッチＤＬＴの入力端子は、
フリップフロップの信号入力端子Ｄ_inに接続され、出力
端子はフリップフロップＬａの信号入力端子Ｄに接続さ
れている。なお、フリップフロップＬａは、上述した本
発明の各実施形態におけるフリップフロップと同様な構
成を有しており、入力されたパルスＣＫＰおよび負のパ
ルスＸＣＫＰに応じて、信号入力端子Ｄの入力信号を取
り込み、内部に保持する。そして、保持信号を出力端子
Ｑに出力する。

【０１９１】ダイナミックラッチＤＬＴにおいて、パル
スＣＫＰがローレベル、負のパルスＸＣＫＰがハイレベ
ルに保持されているとき、トランジスタＰＴ１，ＮＴ１
がともにオン状態に保持され、信号入力端子Ｄ_inに入力
した信号がラッチＤＬＴを介して、フリップフロップＬ
ａの入力端子Ｄに入力される。逆に、パルスＣＫＰがハ
イレベル、負のパルスＸＣＫＰがローレベルに保持され
ているとき、トランジスタＰＴ１，ＮＴ１がともにオフ
状態に保持される。この状態では、ダイナミックラッチ
ＤＬＴの出力端子の信号レベルが、当該ダイナミックラ
ッチＤＬＴの出力端子の寄生容量により、保持される。

【０１９２】図３２に示していないパルス発生回路によ
り発生するパルスＣＫＰおよび負のパルスＸＣＫＰのパ
ルス幅が十分狭いので、ダイナミックラッチＤＬＴによ
り、そのパルス期間内に入力信号レベルが保持できる。
これにより、フリップフロップのホールドタイムを短く
することができる。且つ、回路の構成を複雑にすること
なく、二つのトランジスタＰＴ１，ＮＴ１を追加するの
みで実現できる。

【０１９３】以上説明したように、本実施形態によれ
ば、フリップフロップＬａの信号入力端子Ｄに前に、ｐ
ＭＯＳトランジスタＰＴ１とｎＭＯＳトランジスタＮＴ
１からなるダイナミックラッチＤＬＴを設けて、パルス
ＣＫＰおよび負のパルスＸＣＫＰの短いパルス幅の期間
中のみ入力信号が当該ダイナミックラッチＤＬＴにより
保持されるので、回路の構成を複雑にすることなく、ホ
ールドタイムを短く設定でき、スタティック型フリップ
フロップとして使用することができる。

【０１９４】

【発明の効果】以上説明したように、本発明のＤフリッ
プフロップによれば、従来のＤフリップフロップは１ビ
ット分にマスターとスレーブの２つのスルーラッチを使
うが、本発明では一つのスルーラッチでよいため、複数
ビット分を一つのパルス発生回路で駆動する場合に面積
や消費電力が削減できる利点がある。またマスターラッ
チが省略されているため、データを受け取るのに必要な
セットアップタイムが小さくなり、高速動作が可能とな
る。また、従来のパルス発生回路にくらべ、本方式では
元クロックからパルス生成までの時間が短く、その結果
ホールドタイムも小さく、ＬＳＩ設計に用いた場合にタ
イミング設計／検証が容易になる。

【０１９５】さらに本発明では、パルス生成のための遅
延ゲート段数やパルス発生回路からラッチを駆動する場
合のバッファ段数、駆動ラッチ数に制限を設けているた
め、ホールドタイムが小さく、またセットアップタイム
がマイナスに見えることもほとんどなく、またパルス発
生回路とラッチ部を一体としてセル登録してもセルサイ
ズが比較的小さいため、セルベース方式のＬＳＩ設計手
法で利用しやすい。

【０１９６】また、同期イネーブル機能を追加する場
合、本方式ではパルス発生回路のインバータをＮＡＮＤ
またはＮＯＲに置き換えるだけでよいため、従来の同期
イネーブル付きフリップフロップに比べ回路サイズ、消
費電力が小さい。また、本方式の同期クリア、同期プリ
セット機能付加は、従来の同期クリア、同期プリセット
機能付きＤ−フリップフロップに比べ回路が小さい。ま
た動作周波数の低下も少ない。

【０１９７】また、本方式のスルーモード付加により、
元クロックがハイレベルの区間でスルーモードにすれば
ラッチはバッファと等価な動作をする。そのため、初期
リセットのために各ラッチ毎に非同期クリアを付加する
代わりにスルーモードを用いることで、回路規模増大や
動作速度低下を少なくできる。

【０１９８】またこの回路により、スキャンテスト設計
においてデータパス中のスキャンフリップフロップを本
発明スルーモード付きパルス駆動フリップフロップと
し、スキャンテスト時にはパルス駆動フリップフロップ
をスルーモードにして、演算ゲートのスキャンテストを
行うことで、スキャンＤ−フリップフロップを使うこと
による面積オーバーヘッドや速度低下を減らすことがで
きる。さらに上記の同期イネーブルやスルーモード付加
の場合でも、パルス生成の演算を行うＮＡＮＤゲート以
降の回路は変更がないためパルスＸＣＫＰ、ＣＫＰのパ
ルス波形のなまりなどがほとんど増加せず、最高動作周
波数の劣化も少ない利点がある。

【図面の簡単な説明】

【図１】本発明に係るフリップフロップ回路の第１の実
施形態を示す回路図である。

【図２】パルス発生回路の構成例を示す回路図である。

【図３】パルス発生回路を構成するＮＡＮＤゲートＧ４
の構成を示す回路図である。

【図４】フリップフロップの構成例を示す回路図であ
る。

【図５】フリップフロップ回路の動作タイミングチャー
トである。

【図６】本発明に係るフリップフロップ回路の第２の実
施形態を示す回路図である。

【図７】第２の実施形態におけるパルス発生回路の回路
図である。

【図８】第２の実施形態におけるフリップフロップの動
作タイミングチャートである。

【図９】本発明に係るフリップフロップ回路の第３の実
施形態を示す回路図である。

【図１０】第３の実施形態におけるパルス発生回路の回
路図である。

【図１１】本発明に係るフリップフロップ回路の第４の
実施形態を示す回路図である。

【図１２】第４の実施形態におけるフリップフロップの
一構成例を示す回路図である。

【図１３】第４の実施形態におけるフリップフロップの
他の構成例を示す回路図である。

【図１４】本発明に係るフリップフロップ回路の第５の
実施形態を示す回路図である。

【図１５】第５の実施形態におけるフリップフロップの
一構成例を示す回路図である。

【図１６】第５の実施形態におけるフリップフロップの
他の構成例を示す回路図である。

【図１７】本発明に係るフリップフロップ回路の第６の
実施形態を示す回路図である。

【図１８】第６の実施形態におけるフリップフロップの
一構成例を示す回路図である。

【図１９】第６の実施形態におけるフリップフロップの
他の構成例を示す回路図である。

【図２０】本発明に係るフリップフロップ回路の第７の
実施形態を示す回路図である。

【図２１】第７の実施形態におけるフリップフロップの
一構成例を示す回路図である。

【図２２】第７の実施形態におけるフリップフロップの
他の構成例を示す回路図である。

【図２３】本発明に係るフリップフロップ回路の第８の
実施形態を示す回路図である。

【図２４】第８の実施形態におけるパルス発生回路の回
路図である。

【図２５】本発明に係るフリップフロップ回路の第９の
実施形態を示す回路図である。

【図２６】第９の実施形態におけるパルス発生回路の回
路図である。

【図２７】本発明に係るフリップフロップ回路の第１０
の実施形態の回路図であり、スルーモード付きパルス駆
動フリップフロップを用いた初期化回路の回路図であ
る。

【図２８】本発明に係るフリップフロップ回路の第１１
の実施形態の回路図であり、スルーモード付きパルス駆
動フリップフロップを用いたテスト回路の回路図であ
る。

【図２９】本発明に係るフリップフロップ回路の第１２
の実施形態を示す回路図である。

【図３０】第１２の実施形態におけるパルス発生回路の
回路図である。

【図３１】第１２の実施形態におけるフリップフロップ
の回路図である。

【図３２】本発明に係るフリップフロップ回路の第１３
の実施形態の回路図であり、ダイナミックラッチ付きフ
リップフロップの構成図である。

【図３３】従来のＤフリップフロップの構成を示す回路
図である。

【図３４】従来のＤフリップフロップの動作タイミング
図である。

【図３５】従来の同期イネーブル付きＤフリップフロッ
プの回路図である。

【図３６】従来のパルス駆動フリップフロップのパルス
発生回路の回路図である。

【図３７】従来のパルス駆動フリップフロップのラッチ
回路の回路図である。

【図３８】ラッチ回路の動作タイミング図である。

【符号の説明】

１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ…パル
ス発生回路、２０，２０ａ，２０ｂ，２０ｃ，２０ｄ，
２０ｅ…フリップフロップ、Ｌ１，Ｌ１ａ，Ｌ１ｂ，Ｌ
１ｃ，Ｌ１ｄ，Ｌ１ｅ…フリップフロップ、Ｇ１，Ｇ
２，Ｇ３…遅延ゲート、Ｇ４…ＮＡＮＤゲート、Ｇ５…
インバータ、ＬＧ１，ＬＧ２，ＬＧ３，ＬＧ４…インバ
ータ、ＴＧ１，ＴＧ２…トランスファゲート、ＡＮＤ
１，…，ＡＮＤｙ…ＡＮＤゲート、ＤＦＦ１，…，ＤＦ
Ｆｘ，ＤＦＦ１１，ＤＦＦ１２，…，ＤＦＦ１ｘ，ＤＦ
Ｆ２１，ＤＦＦ２２，…，ＤＦＦ２ｙ…Ｄフリップフロ
ップ、ＰＦＦ１１，…，ＰＦＦ１ｎ，ＰＦＦ２１，…，
ＰＦＦ２ｎ，ＰＦＦ３１，…，ＰＦＦ３ｎ，ＰＦＦ４
１，…，ＰＦＦ４ｎ…パルス駆動フリップフロップ、１
００，１１０，１２０，１３０，１４０…組み合わせ回
路、ＤＬＴ…ダイナミックラッチ、Ｖ_DD…電源電圧、Ｇ
ＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】外部から入力されたクロック信号に応じ
て、入力信号を保持して出力するフリップフロップ回路
であって、上記クロック信号に応じて、所定の幅を有するパルスを
生成するパルス発生回路と、上記パルス発生回路で生成されたパルスの入力タイミン
グで上記入力信号を保持し、保持した信号を出力する少
なくとも一つのラッチ回路とを有するフリップフロップ
回路。
【請求項２】上記パルス発生回路は、外部からの動作制
御信号に応じて動作／停止状態が制御される請求項１記
載のフリップフロップ回路。
【請求項３】上記パルス発生回路は、外部からのモード
制御信号に応じて、上記クロック信号または生成された
上記パルスの何れかを上記ラッチ回路に供給する請求項
１記載のフリップフロップ回路。
【請求項４】上記パルス発生回路は、外部からの状態制
御信号に応じて、上記パルスの発生を停止することで、
上記ラッチ回路の新たな信号入力を阻止し、上記出力信
号を所定のレベルに保持させる請求項１記載のフリップ
フロップ回路。
【請求項５】上記パルス発生回路は、上記生成されたパ
ルスを一段のバッファを介して、上記ラッチ回路に出力
する請求項１記載のフリップフロップ回路。
【請求項６】上記パルス発生回路は、上記生成されたパ
ルスを一段のインバータを介して、上記ラッチ回路に出
力する請求項１記載のフリップフロップ回路。
【請求項７】上記ラッチ回路は、上記クロック信号と非
同期な制御信号に応じて、上記出力信号を所定のレベル
に設定するレベル設定手段を有する請求項１記載のフリ
ップフロップ回路。
【請求項８】上記各ラッチ回路の入力端子に接続され、
上記パルス期間の始まりにおけるレベル変化エッジにお
いて、上記入力信号を取り込み、上記パルス期間中、取
り込んだ信号を保持するダイナミックラッチ回路を有す
る請求項１記載のフリップフロップ回路。
【請求項９】外部から入力されたクロック信号に応じ
て、入力信号を保持して出力するフリップフロップ回路
であって、上記クロック信号を所定の時間だけ遅延して、遅延クロ
ック信号を出力する遅延回路と、上記クロック信号と上記遅延クロック信号に基づいて、
所定の論理演算を行い、上記遅延回路の遅延時間に応じ
た幅を有するパルスを生成する論理回路と、上記論理回路で生成されたパルスの入力タイミングで上
記入力信号を保持し、保持した信号を出力する少なくと
も一つのラッチ回路とを有するフリップフロップ回路。
【請求項１０】上記遅延回路は、奇数個のインバータが
直列接続して構成されている請求項９記載のフリップフ
ロップ回路。
【請求項１１】上記遅延回路は、３個のインバータが直
列接続して構成されている請求項９記載のフリップフロ
ップ回路。
【請求項１２】上記論理回路は、上記クロック信号と上
記遅延クロック信号の反転論理積又は論理積又はその両
方を出力する論理回路により構成されている請求項９記
載のフリップフロップ回路。
【請求項１３】上記ラッチ回路は、上記パルス期間中
に、上記入力信号を内部の記憶ノードに入力する第１の
ゲートと、上記パルス期間以外のとき、帰還ループを形成し、上記
記憶ノードの信号を保持させる第２のゲートとを有する
請求項９記載のフリップフロップ回路。
【請求項１４】上記帰還ループは、２個のインバータと
上記第２のゲートとにより構成され、上記２個のインバ
ータは、上記記憶ノードと上記第２のゲートの入力端子
間に直列接続され、当該第２のゲートの出力端子は、上
記記憶ノードに接続されている請求項１３記載のフリッ
プフロップ回路。
【請求項１５】上記パルスにより駆動されている上記ラ
ッチ回路の数は、８以下である請求項９記載のフリップ
フロップ回路。
【請求項１６】上記遅延回路は、外部からの状態制御信
号に応じて、出力信号を所定のレベルに保持する請求項
９記載のフリップフロップ回路。
【請求項１７】上記ラッチ回路は、上記クロック信号の
非同期な制御信号に応じて、上記出力信号を所定のレベ
ルに保持するレベル設定手段を有する請求項９記載のフ
リップフロップ回路。
【請求項１８】上記遅延回路および上記ラッチ回路は、
共通の動作制御信号に応じて、それぞれの出力信号レベ
ルが制御される請求項９記載のフリップフロップ回路。
【請求項１９】上記各ラッチ回路の入力端子に接続さ
れ、上記パルス期間の始まりにおけるレベル変化エッジ
において、上記入力信号を取り込み、上記パルス期間
中、取り込んだ信号を保持するダイナミックラッチ回路
を有する請求項９記載のフリップフロップ回路。
【請求項２０】少なくとも一つの単位セルを用いて、所
望の回路システムを構築する回路設計システムであっ
て、上記単位セルは、上記クロック信号に応じて、所定の幅
を有するパルスを生成するパルス発生回路と、上記パルス発生回路で生成されたパルスの入力タイミン
グで外部からの入力信号を保持し、保持した信号を出力
する少なくとも一つのラッチ回路とを有する回路設計シ
ステム。
【請求項２１】上記単位セルを構成するラッチ回路の数
は、８以下である請求項２０記載の回路設計システム。
【請求項２２】上記パルス発生回路により生成されたパ
ルスの幅は、上記ラッチ回路を十分駆動できる程度に設
定される請求項２０記載の回路設計システム。