JPH11250666A - デ―タ出力バッファを有するメモリ装置及びその制御方法 - Google Patents
デ―タ出力バッファを有するメモリ装置及びその制御方法Info
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- JPH11250666A JPH11250666A JP10370579A JP37057998A JPH11250666A JP H11250666 A JPH11250666 A JP H11250666A JP 10370579 A JP10370579 A JP 10370579A JP 37057998 A JP37057998 A JP 37057998A JP H11250666 A JPH11250666 A JP H11250666A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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- G11C7/106—Data output latches
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 本発明の課題は、データ出力バッファを制御
する内部信号を発生させることにより、データウィンド
ウタイム（ｔＤＷ）を改良したデータ出力バッファを有
するメモリ装置及び制御方法を提供することである。 【解決手段】 クロック入力バッファ１０は外部クロッ
クを受信して内部クロックを出力する。遅延素子５０は
クロック入力バッファ１０から出力される内部クロック
を一定時間遅延させる。遅延素子５０から出力される遅
延された内部クロックにより、データ出力バッファ４０
の動作が制御される。遅延された内部信号の制御によ
り、前記データ出力バッファ４０から出力されるデータ
のデータウィンドウタイム（ｔＤＷ）は、前記外部クロ
ックの周期と同一である。
する内部信号を発生させることにより、データウィンド
ウタイム（ｔＤＷ）を改良したデータ出力バッファを有
するメモリ装置及び制御方法を提供することである。 【解決手段】 クロック入力バッファ１０は外部クロッ
クを受信して内部クロックを出力する。遅延素子５０は
クロック入力バッファ１０から出力される内部クロック
を一定時間遅延させる。遅延素子５０から出力される遅
延された内部クロックにより、データ出力バッファ４０
の動作が制御される。遅延された内部信号の制御によ
り、前記データ出力バッファ４０から出力されるデータ
のデータウィンドウタイム（ｔＤＷ）は、前記外部クロ
ックの周期と同一である。
Description
【０００１】
【発明の属する技術分野】本発明は、データ出力バッフ
ァを有するメモリ装置とその制御方法に関し、詳細に
は、メモリ装置のセルアレイからデータを読み込んだ
後、読み込まれたデータをエラーなくデータ出力バッフ
ァに出力させるための充分なデータ出力時間を確保した
データ出力バッファを有するメモリ装置とその制御方法
に関する。
ァを有するメモリ装置とその制御方法に関し、詳細に
は、メモリ装置のセルアレイからデータを読み込んだ
後、読み込まれたデータをエラーなくデータ出力バッフ
ァに出力させるための充分なデータ出力時間を確保した
データ出力バッファを有するメモリ装置とその制御方法
に関する。
【０００２】
【従来の技術】一般に、メモリ装置からデータを読み込
んで外部システムに出力する場合、当該読み込まれたデ
ータをエラーなく外部システムに伝える必要がある。こ
のような安定した動作を行うためには、通常メモリ装置
の駆動能力、又は動作状態は安定した状態を維持しなけ
ればならない。しかしながら、メモリ装置の駆動能力は
周辺温度の変化や駆動電圧の変動等の各種条件により変
化することが多い。このため、メモリ装置の出力バッフ
ァを介して出力されるデータの状態が不安定になる場合
がある。また、駆動電圧又は周辺温度の変化によりトラ
ンジスタ等の特性が不安定となり、メモリ装置の内部で
生じるクロック信号等の動作タイミングの瞬間が不正確
になる場合がある。
んで外部システムに出力する場合、当該読み込まれたデ
ータをエラーなく外部システムに伝える必要がある。こ
のような安定した動作を行うためには、通常メモリ装置
の駆動能力、又は動作状態は安定した状態を維持しなけ
ればならない。しかしながら、メモリ装置の駆動能力は
周辺温度の変化や駆動電圧の変動等の各種条件により変
化することが多い。このため、メモリ装置の出力バッフ
ァを介して出力されるデータの状態が不安定になる場合
がある。また、駆動電圧又は周辺温度の変化によりトラ
ンジスタ等の特性が不安定となり、メモリ装置の内部で
生じるクロック信号等の動作タイミングの瞬間が不正確
になる場合がある。
【０００３】上述のように、動作タイミングの瞬間が不
安定になるのに伴い、出力されるデータのタイミング間
隔が変動することになる。この時、安定したデータを得
ることができるタイミング間隔をデータウィンドウタイ
ム（ｔＤＷ）と定義する。通常、メモリ装置の動作が高
速化する程、即ちデータ処理速度が向上する程、一定期
間の区間データを安定的に確保できるデータウィンドウ
タイム（ｔＤＷ）が重要になる。
安定になるのに伴い、出力されるデータのタイミング間
隔が変動することになる。この時、安定したデータを得
ることができるタイミング間隔をデータウィンドウタイ
ム（ｔＤＷ）と定義する。通常、メモリ装置の動作が高
速化する程、即ちデータ処理速度が向上する程、一定期
間の区間データを安定的に確保できるデータウィンドウ
タイム（ｔＤＷ）が重要になる。
【０００４】図１は、メモリ装置内に貯蔵されていたデ
ータを、複数個のパイプ手段を介してデータ出力バッフ
ァに出力させる過程を説明するために例示した従来のメ
モリ装置の部分ブロック図である。図１を参照して従来
のデータ出力方法について詳細に説明する。
ータを、複数個のパイプ手段を介してデータ出力バッフ
ァに出力させる過程を説明するために例示した従来のメ
モリ装置の部分ブロック図である。図１を参照して従来
のデータ出力方法について詳細に説明する。
【０００５】図１は、パイプ機能を有するＳＤＲＡＭ
（Synchronous Dynamic Random Access Memory）を例示
したブロック図であるが、一般のメモリ装置又はデータ
貯蔵が可能なレジスタ等からデータを読み込み、出力バ
ッファに出力させる多様なメモリ装置の場合であって
も、その機能解釈は同一である。
（Synchronous Dynamic Random Access Memory）を例示
したブロック図であるが、一般のメモリ装置又はデータ
貯蔵が可能なレジスタ等からデータを読み込み、出力バ
ッファに出力させる多様なメモリ装置の場合であって
も、その機能解釈は同一である。
【０００６】図１に示すように、クロック入力バッファ
１は、外部から印加されるクロックを受信してメモリ装
置内で要求される電圧レベルに返還された内部クロック
を発生させる。
１は、外部から印加されるクロックを受信してメモリ装
置内で要求される電圧レベルに返還された内部クロック
を発生させる。
【０００７】また、パイプカウンタ発生器２は、クロッ
ク入力バッファ１から出力される内部クロックを受信す
る。更に、パイプカウンタ発生器２は、後述するデータ
出力待ち時間及びバーストレンス（Burst Length）に連
関して出力される複数個のバイプカウンタイネーブル信
号（pcnt-en0、pcnt-en1、pcnt-en2）も受信する。
ク入力バッファ１から出力される内部クロックを受信す
る。更に、パイプカウンタ発生器２は、後述するデータ
出力待ち時間及びバーストレンス（Burst Length）に連
関して出力される複数個のバイプカウンタイネーブル信
号（pcnt-en0、pcnt-en1、pcnt-en2）も受信する。
【０００８】ここで、データ出力待ち時間は、特定時間
に外部クロックが印加された後、データ出力バッファを
介してメモリ装置の外部にデータが出力されるまでの時
間を意味し、通常データが出力されるまでの外部クロッ
ク印加回数に対応する。従って、データ出力待ち時間は
メモリ装置内でのデータ処理速度に影響を与える。
に外部クロックが印加された後、データ出力バッファを
介してメモリ装置の外部にデータが出力されるまでの時
間を意味し、通常データが出力されるまでの外部クロッ
ク印加回数に対応する。従って、データ出力待ち時間は
メモリ装置内でのデータ処理速度に影響を与える。
【０００９】バースト動作は特定コマンドが入力されて
から、メモリ装置内で一連のコマンドを特定順に発生さ
せる機能を有し、当該機能によりメモリ装置の動作が高
速化される。通常バースト動作には、シーケンシャル
（Sequential）方式又はインタリーブ（Interleave）方
式等が採用されており、メモリ装置内でアドレスを連続
的に発生させるのに利用されている。この時に発生され
る連続的なアドレス数がバーストレンスである。
から、メモリ装置内で一連のコマンドを特定順に発生さ
せる機能を有し、当該機能によりメモリ装置の動作が高
速化される。通常バースト動作には、シーケンシャル
（Sequential）方式又はインタリーブ（Interleave）方
式等が採用されており、メモリ装置内でアドレスを連続
的に発生させるのに利用されている。この時に発生され
る連続的なアドレス数がバーストレンスである。
【００１０】複数個のパイプカウンタイネーブル信号
（pcnt-en0、pcnt-en1、pcnt-en2）、及び内部クロック
を受信するパイプカウンタ発生器２は、当該信号に対応
した複数個のパイプカウンタ信号（pcnt0、pcnt1、pcnt
2）を発生させる。パイプカウンタ信号（pcnt0、pcnt
1、pcnt2）等は、データ出力待ち時間が長いほど遅延し
て出力され、パイプカウンタラッチ回路３を制御する。
（pcnt-en0、pcnt-en1、pcnt-en2）、及び内部クロック
を受信するパイプカウンタ発生器２は、当該信号に対応
した複数個のパイプカウンタ信号（pcnt0、pcnt1、pcnt
2）を発生させる。パイプカウンタ信号（pcnt0、pcnt
1、pcnt2）等は、データ出力待ち時間が長いほど遅延し
て出力され、パイプカウンタラッチ回路３を制御する。
【００１１】パイプカウンタラッチ回路３は、メモリ装
置の読み込み動作によりメモリセルから読み出されたデ
ータを貯蔵する。パイプカウンタラッチ回路３は、パイ
プ動作モードにより、順次複数個のパイプカウンタラッ
チ回路３にデータを受信する。パイプカウンタラッチ回
路３に受信されたデータは、所定時間貯蔵され、当該デ
ータは、パイプカウンタ信号（pcnt0、pcnt1、pcnt2）
により選択的にパイプカウンタラッチ回路３から出力さ
れる。そして、パイプカウンタラッチ回路３から出力さ
れた信号（p1-out）は、データ出力バッファ（dq0、dq
1、 ……、 dq15）に印加される。
置の読み込み動作によりメモリセルから読み出されたデ
ータを貯蔵する。パイプカウンタラッチ回路３は、パイ
プ動作モードにより、順次複数個のパイプカウンタラッ
チ回路３にデータを受信する。パイプカウンタラッチ回
路３に受信されたデータは、所定時間貯蔵され、当該デ
ータは、パイプカウンタ信号（pcnt0、pcnt1、pcnt2）
により選択的にパイプカウンタラッチ回路３から出力さ
れる。そして、パイプカウンタラッチ回路３から出力さ
れた信号（p1-out）は、データ出力バッファ（dq0、dq
1、 ……、 dq15）に印加される。
【００１２】データ出力バッファは一定時間、受信され
たデータを貯蔵する機能を有する。図２（ａ）〜図２
（ｂ）及び図３（ａ）〜図３（ｂ）は、図１に示したデ
ータ出力バッファを備えた従来のメモリ装置のブロック
図に対応する詳細回路図である。
たデータを貯蔵する機能を有する。図２（ａ）〜図２
（ｂ）及び図３（ａ）〜図３（ｂ）は、図１に示したデ
ータ出力バッファを備えた従来のメモリ装置のブロック
図に対応する詳細回路図である。
【００１３】図２（ａ）は、図１に示されたクロック入
力バッファ１の回路図である。図２（ａ）に示すよう
に、差動増幅器により構成され比較器の機能を有する。
即ち、クロック入力バッファ１は外部クロック信号と基
準電圧を比較した後、メモリ装置の内部信号であるCMOS
（Complimentary Metal Oxide Semiconductor）電圧レ
ベルにクロックの電圧レベルを返還させる。
力バッファ１の回路図である。図２（ａ）に示すよう
に、差動増幅器により構成され比較器の機能を有する。
即ち、クロック入力バッファ１は外部クロック信号と基
準電圧を比較した後、メモリ装置の内部信号であるCMOS
（Complimentary Metal Oxide Semiconductor）電圧レ
ベルにクロックの電圧レベルを返還させる。
【００１４】図２（ｂ）は、図１に示したパイプカウン
タ発生器２の詳細回路図である。図に示すように、パイ
プカウンタ発生器２はクロック入力バッファ１から出力
される内部クロックを受信する。内部クロックはトラン
ジスタ（Ｎ１）のドレイン端子に印加される。
タ発生器２の詳細回路図である。図に示すように、パイ
プカウンタ発生器２はクロック入力バッファ１から出力
される内部クロックを受信する。内部クロックはトラン
ジスタ（Ｎ１）のドレイン端子に印加される。
【００１５】また、トランジスタのゲートには、パイプ
カウンタイネーブル信号（pcnt-en0、pcnt-001、pcnt-n
2）中の１つの信号が印加される。パイプカウンタ発生
器２は、パイプカウンタイネーブル信号（pcnt-en0、pc
nt-en1、pcnt-en2）と内部クロックを組合せることによ
り、パイプカウンタ信号（pcnt0、pcnt1、pcnt2）を出
力する。リセット信号がアクティブ状態に移行すると、
パイプカウンタ信号（pcnt0、pcnt1、pcnt2）等の出力
は、ロー状態（無効状態）に移行する。即ち、パイプカ
ウンタ発生器２のＰＭＯＳトランジスタ、及びＮＭＯＳ
トランジスタ（P1、N1）は、非動作モードの間、初期状
態をＶssに維持するための手段である。
カウンタイネーブル信号（pcnt-en0、pcnt-001、pcnt-n
2）中の１つの信号が印加される。パイプカウンタ発生
器２は、パイプカウンタイネーブル信号（pcnt-en0、pc
nt-en1、pcnt-en2）と内部クロックを組合せることによ
り、パイプカウンタ信号（pcnt0、pcnt1、pcnt2）を出
力する。リセット信号がアクティブ状態に移行すると、
パイプカウンタ信号（pcnt0、pcnt1、pcnt2）等の出力
は、ロー状態（無効状態）に移行する。即ち、パイプカ
ウンタ発生器２のＰＭＯＳトランジスタ、及びＮＭＯＳ
トランジスタ（P1、N1）は、非動作モードの間、初期状
態をＶssに維持するための手段である。
【００１６】図３（ａ）は、図１に示されたパイプカウ
ンタラッチ回路３において、メモリセルから出力された
データ（RD）を貯蔵するため、フリップフロップに構成
される。パイプカウンタ信号（pcnt0、pcnt1、pcnt2）
は、フリップフロップを制御してデータ（RD）を順次出
力する。また、パイプカウンタラッチ回路３から出力さ
れるデータ（p1-out）は、データ出力バッファに印加さ
れる。
ンタラッチ回路３において、メモリセルから出力された
データ（RD）を貯蔵するため、フリップフロップに構成
される。パイプカウンタ信号（pcnt0、pcnt1、pcnt2）
は、フリップフロップを制御してデータ（RD）を順次出
力する。また、パイプカウンタラッチ回路３から出力さ
れるデータ（p1-out）は、データ出力バッファに印加さ
れる。
【００１７】図３（ｂ）は、データ出力バッファ４の回
路図である。データ出力バッファ４は、前記パイプカウ
ンタラッチ回路３の出力データ（p1-out）を貯蔵し、当
該データを外部システムに出力させる。
路図である。データ出力バッファ４は、前記パイプカウ
ンタラッチ回路３の出力データ（p1-out）を貯蔵し、当
該データを外部システムに出力させる。
【００１８】図４は、図１〜図３に示したデータ出力バ
ッファを備えた従来のメモリ装置において言及した信号
等の波形図である。図４において、（ａ）は、外部クロ
ック（Ext-clk）の波形図であり、（ｂ）は内部クロッ
ク（lnt-clk）の波形図である。（ｃ）、（ｄ）、
（ｅ）は、それぞれのカウンタイネーブル信号（pcnt-e
n0、pcnt-en1、pcnt-en2）の波形図である。（ｆ）は、
メモリセルから読み込まれたデータを示す。（ｇ）は、
パイプカウンタラッチ回路３の出力信号を示し、（ｈ）
は、データ出力バッファ４の出力信号である。
ッファを備えた従来のメモリ装置において言及した信号
等の波形図である。図４において、（ａ）は、外部クロ
ック（Ext-clk）の波形図であり、（ｂ）は内部クロッ
ク（lnt-clk）の波形図である。（ｃ）、（ｄ）、
（ｅ）は、それぞれのカウンタイネーブル信号（pcnt-e
n0、pcnt-en1、pcnt-en2）の波形図である。（ｆ）は、
メモリセルから読み込まれたデータを示す。（ｇ）は、
パイプカウンタラッチ回路３の出力信号を示し、（ｈ）
は、データ出力バッファ４の出力信号である。
【００１９】図４に示す波形図は、出力データ待ち時間
が３であり、バーストレンスが４の場合である。即ち、
図４（ａ）に示すように外部クロックが連続的に３回入
力された後、（ｈ）に示すようにデータが出力されるた
め、出力データ待ち時間は３となる。さらに、（ｆ）に
示すようにメモリセルから４つのデータが連続的に読み
出されため、バーストレンスは４となる。これは、外部
から印加された１つのアドレス信号により、当該メモリ
装置の内部には４つのアドレス信号が連続的に発生する
ためである。
が３であり、バーストレンスが４の場合である。即ち、
図４（ａ）に示すように外部クロックが連続的に３回入
力された後、（ｈ）に示すようにデータが出力されるた
め、出力データ待ち時間は３となる。さらに、（ｆ）に
示すようにメモリセルから４つのデータが連続的に読み
出されため、バーストレンスは４となる。これは、外部
から印加された１つのアドレス信号により、当該メモリ
装置の内部には４つのアドレス信号が連続的に発生する
ためである。
【００２０】図４に示したように、（ｃ）のpcnt0信号
のリセットは、（ｄ）のpcnt1信号により決定される。
同様に、pcnt1信号とpcnt2信号のリセットはそれぞれpc
nt2、pcnt0により決定される。
のリセットは、（ｄ）のpcnt1信号により決定される。
同様に、pcnt1信号とpcnt2信号のリセットはそれぞれpc
nt2、pcnt0により決定される。
【００２１】また、図４におけるクロックのライジング
部分とエッジ部分でのライン等は、温度や電圧のような
周辺環境の変化により、もたらされるクロックタイミン
グの変動を表す。このように、温度や電圧の変化により
クロックアクセスタイム（ｔＡＣ）と、データウィンド
ウタイム（ｔＤＷ）と、出力ホールドタイム（ｔOH）が
変化することになる。
部分とエッジ部分でのライン等は、温度や電圧のような
周辺環境の変化により、もたらされるクロックタイミン
グの変動を表す。このように、温度や電圧の変化により
クロックアクセスタイム（ｔＡＣ）と、データウィンド
ウタイム（ｔＤＷ）と、出力ホールドタイム（ｔOH）が
変化することになる。
【００２２】クロックアクセスタイム（ｔＡＣ）は、以
下の理由により変化する。最初に、外部クロックがクロ
ック入力バッファ１、パイプカウンタ発生器２、及びパ
イプカウンタラッチ回路３を通過する間に、トランジス
タ等の特性変化により伝達速度が変化する。次に、デー
タ出力バッファ４の位置が互いに異なるため、出力デー
タの伝達速度に差が生じる。
下の理由により変化する。最初に、外部クロックがクロ
ック入力バッファ１、パイプカウンタ発生器２、及びパ
イプカウンタラッチ回路３を通過する間に、トランジス
タ等の特性変化により伝達速度が変化する。次に、デー
タ出力バッファ４の位置が互いに異なるため、出力デー
タの伝達速度に差が生じる。
【００２３】出力ホールドタイム（ｔOH）は、外部クロ
ックが印加されてから、データ出力バッファ４内のデー
タを他データと入れ替えるまでに要する時間を表す。従
って、出力ホールドタイム（ｔOH）は電圧、温度による
トランジスタ等の特性変化に伴い変動する。
ックが印加されてから、データ出力バッファ４内のデー
タを他データと入れ替えるまでに要する時間を表す。従
って、出力ホールドタイム（ｔOH）は電圧、温度による
トランジスタ等の特性変化に伴い変動する。
【００２４】クロックアクセスタイム（ｔＡＣ）は、外
部クロックがｔ１において印加されてから、最初のデー
タが周辺環境の変動により最も遅く出力するまでのタイ
ミング区間（ｔ１〜ｔ２）を表す。この際、クロックア
クセスタイム（ｔＡＣ）が最大となるのは、電源電圧が
低下し温度が上昇する時である。
部クロックがｔ１において印加されてから、最初のデー
タが周辺環境の変動により最も遅く出力するまでのタイ
ミング区間（ｔ１〜ｔ２）を表す。この際、クロックア
クセスタイム（ｔＡＣ）が最大となるのは、電源電圧が
低下し温度が上昇する時である。
【００２５】出力ホールドタイム（ｔOH）は、外部クロ
ックがｔ３において印加されてから、前述した最初のデ
ータが周辺環境の変動により最も短時間存続するタイミ
ング区間（ｔ３〜ｔ４）を表す。この際、クロックアク
セスタイム（ｔＡＣ）が最小となるのは、電源電圧が上
昇し温度が低下する時である。
ックがｔ３において印加されてから、前述した最初のデ
ータが周辺環境の変動により最も短時間存続するタイミ
ング区間（ｔ３〜ｔ４）を表す。この際、クロックアク
セスタイム（ｔＡＣ）が最小となるのは、電源電圧が上
昇し温度が低下する時である。
【００２６】次に、データウィンドウタイム（ｔＤＷ）
は、ｔ２〜ｔ４区間を表す。ここで、ｔ２は、データが
周辺環境の変動により最も遅く出力する瞬間であり、ｔ
４は最初のデータが周辺環境の変動により、最短時間存
続する瞬間である。
は、ｔ２〜ｔ４区間を表す。ここで、ｔ２は、データが
周辺環境の変動により最も遅く出力する瞬間であり、ｔ
４は最初のデータが周辺環境の変動により、最短時間存
続する瞬間である。
【００２７】
【発明が解決しようとする課題】しかしながら、従来の
データ出力バッファを有するメモリ装置及びその制御方
法では以下に示すような問題があった。
データ出力バッファを有するメモリ装置及びその制御方
法では以下に示すような問題があった。
【００２８】上述のように、クロックアクセスタイム
（ｔＡＣ）と出力ホールドタイム（ｔOH）が変動する場
合（Worst Case）は、互いに異なる。更に、内部回路を
経る間に電圧と温度の変化により、データ出力バッファ
４におけるデータ保有時間を表すデータウィンドウタイ
ム（ｔＤＷ）区間は不安定であるため、特に高速メモリ
装置の場合において誤動作をもたらす場合がある。
（ｔＡＣ）と出力ホールドタイム（ｔOH）が変動する場
合（Worst Case）は、互いに異なる。更に、内部回路を
経る間に電圧と温度の変化により、データ出力バッファ
４におけるデータ保有時間を表すデータウィンドウタイ
ム（ｔＤＷ）区間は不安定であるため、特に高速メモリ
装置の場合において誤動作をもたらす場合がある。
【００２９】本発明の課題は、上述した問題を解消する
ため、データ出力バッファを制御する内部信号を発生さ
せることにより、データウィンドウタイム（ｔＤＷ）を
改良したデータ出力バッファを有するメモリ装置及び制
御方法を提供することである。
ため、データ出力バッファを制御する内部信号を発生さ
せることにより、データウィンドウタイム（ｔＤＷ）を
改良したデータ出力バッファを有するメモリ装置及び制
御方法を提供することである。
【００３０】
【課題を解決するための手段】請求項１記載の発明は、
データ出力バッファを有するメモリ装置において、外部
クロックを受信して内部クロックを出力するクロック入
力バッファと、前記クロック入力バッファから出力され
る前記内部クロックを一定時間遅延させる遅延手段を備
え、前記遅延手段から出力される遅延した内部クロック
により、前記データ出力バッファの動作を制御すること
を特徴とする。
データ出力バッファを有するメモリ装置において、外部
クロックを受信して内部クロックを出力するクロック入
力バッファと、前記クロック入力バッファから出力され
る前記内部クロックを一定時間遅延させる遅延手段を備
え、前記遅延手段から出力される遅延した内部クロック
により、前記データ出力バッファの動作を制御すること
を特徴とする。
【００３１】請求項１記載のデータ出力バッファを有す
るメモリ装置によれば、データ出力バッファを有するメ
モリ装置において、外部クロックを受信して内部クロッ
クを出力するクロック入力バッファと、前記クロック入
力バッファから出力される前記内部クロックを一定時間
遅延させる遅延手段を備え、前記遅延手段から出力され
る遅延した内部クロックにより、前記データ出力バッフ
ァの動作を制御する。
るメモリ装置によれば、データ出力バッファを有するメ
モリ装置において、外部クロックを受信して内部クロッ
クを出力するクロック入力バッファと、前記クロック入
力バッファから出力される前記内部クロックを一定時間
遅延させる遅延手段を備え、前記遅延手段から出力され
る遅延した内部クロックにより、前記データ出力バッフ
ァの動作を制御する。
【００３２】従って、メモリの高速化に伴うデータウィ
ンドウタイム（ｔＤＷ）の減少を防ぐため、外部クロッ
クを受信して一定時間遅延させる遅延手段により、デー
タ出力バッファを制御するため、pcntとp1-out信号等の
各種信号が、電圧、温度等の周辺環境に伴い変化した場
合であっても、一定の遅延を利用した信号であるdout-e
n信号が、電圧と温度に伴い変化しないようにし、slow
tACとfast tACが同一になるようなデータウィンドウタ
イム（ｔＤＷ）がメモリ装置内で実現される。従って、
高速メモリ装置の場合であっても誤動作を減少すること
ができ、メモリ装置の動作状態を安定させることができ
る。
ンドウタイム（ｔＤＷ）の減少を防ぐため、外部クロッ
クを受信して一定時間遅延させる遅延手段により、デー
タ出力バッファを制御するため、pcntとp1-out信号等の
各種信号が、電圧、温度等の周辺環境に伴い変化した場
合であっても、一定の遅延を利用した信号であるdout-e
n信号が、電圧と温度に伴い変化しないようにし、slow
tACとfast tACが同一になるようなデータウィンドウタ
イム（ｔＤＷ）がメモリ装置内で実現される。従って、
高速メモリ装置の場合であっても誤動作を減少すること
ができ、メモリ装置の動作状態を安定させることができ
る。
【００３３】
【発明の実施の形態】次に、本発明に係るデータ出力バ
ッファを有するメモリ装置及び制御方法の動作原理を詳
細に説明する。
ッファを有するメモリ装置及び制御方法の動作原理を詳
細に説明する。
【００３４】最初に、構成を説明する。図４は、本発明
の実施の形態により具現化されたデータウィンドウ制御
装置のブロック図である。図示したように、本実施の形
態のデータウィンドウ制御装置はクロック入力バッファ
１０と、パイプカウンタ発生器２０と、パイプカウンタ
ラッチ回路３０と、データ出力バッファ４０と、遅延素
子５０から構成されている。
の実施の形態により具現化されたデータウィンドウ制御
装置のブロック図である。図示したように、本実施の形
態のデータウィンドウ制御装置はクロック入力バッファ
１０と、パイプカウンタ発生器２０と、パイプカウンタ
ラッチ回路３０と、データ出力バッファ４０と、遅延素
子５０から構成されている。
【００３５】本実施の形態においては、パイプカウンタ
発生器２０とパイプカウンタラッチ回路３０の構成は、
従来技術と同一とみなすことができる。これに対して、
本発明に係るメモリ装置においては、クロック入力バッ
ファを複数個備えている。図５に例示したクロック入力
バッファ１０の機能は、前述した従来技術のクロック入
力バッファ１の機能と同一である。即ち、図６（ａ）の
詳細回路図に示すように、クロック入力バッファ１０は
外部クロック信号（ext-clk）と基準電圧Ｖrefを比較し
た後、メモリ装置の内部信号であるCMOS電圧レベルでク
ロックの電圧レベルを変換させる。
発生器２０とパイプカウンタラッチ回路３０の構成は、
従来技術と同一とみなすことができる。これに対して、
本発明に係るメモリ装置においては、クロック入力バッ
ファを複数個備えている。図５に例示したクロック入力
バッファ１０の機能は、前述した従来技術のクロック入
力バッファ１の機能と同一である。即ち、図６（ａ）の
詳細回路図に示すように、クロック入力バッファ１０は
外部クロック信号（ext-clk）と基準電圧Ｖrefを比較し
た後、メモリ装置の内部信号であるCMOS電圧レベルでク
ロックの電圧レベルを変換させる。
【００３６】また、本実施の形態と従来技術では、本実
施の形態においては１つのクロック入力バッファ１０か
ら出力される内部クロックを受信する遅延素子５０を更
に備えるという点が異なる。図５に例示したように、遅
延素子５０は内部クロックを受信し、所定の時間遅延さ
れたクロック信号を出力する。また、遅延素子５０から
出力されたクロック信号は、データ出力バッファ４０を
有効にするデータ出力イネーブルクロック（dout-enb）
である。
施の形態においては１つのクロック入力バッファ１０か
ら出力される内部クロックを受信する遅延素子５０を更
に備えるという点が異なる。図５に例示したように、遅
延素子５０は内部クロックを受信し、所定の時間遅延さ
れたクロック信号を出力する。また、遅延素子５０から
出力されたクロック信号は、データ出力バッファ４０を
有効にするデータ出力イネーブルクロック（dout-enb）
である。
【００３７】上述のように、従来技術とは別にデータ出
力バッファ４０は、遅延素子５０から出力されるデータ
出力イネーブルクロック（dout-enb）により制御され
る。なお、本実施の形態における遅延手段としての遅延
素子５０は、複数個のクロック入力バッファ１０を直列
連結して使用する構成にすることも可能である。
力バッファ４０は、遅延素子５０から出力されるデータ
出力イネーブルクロック（dout-enb）により制御され
る。なお、本実施の形態における遅延手段としての遅延
素子５０は、複数個のクロック入力バッファ１０を直列
連結して使用する構成にすることも可能である。
【００３８】次に、図６〜図８を参照して本実施の形態
におけるデータ出力バッファを有するメモリ装置の動作
について説明する。なお、図６（ａ）は、図２（ａ）に
示した従来技術におけるクロック入力バッファと同様の
ため説明を省略する。
におけるデータ出力バッファを有するメモリ装置の動作
について説明する。なお、図６（ａ）は、図２（ａ）に
示した従来技術におけるクロック入力バッファと同様の
ため説明を省略する。
【００３９】図６（ｂ）、及び図６（ｃ）は、遅延手段
の具体的な一例である。図６（ｂ）に示したように、本
実施の形態における遅延手段は、電圧と温度に対する遅
延時間が、トランジスタと比較して相対的に安定してい
るパッシブ（passive）抵抗とキャパシタンスで構成さ
れている。なお、当該キャパシタンスは、トランジスタ
を利用して作ることができる。
の具体的な一例である。図６（ｂ）に示したように、本
実施の形態における遅延手段は、電圧と温度に対する遅
延時間が、トランジスタと比較して相対的に安定してい
るパッシブ（passive）抵抗とキャパシタンスで構成さ
れている。なお、当該キャパシタンスは、トランジスタ
を利用して作ることができる。
【００４０】次に、図６（ｃ）は、遅延手段の他の一例
である。図６（ｃ）に示したように、当該遅延手段は複
数個の遅延バッファを備えており、遅延バッファは、各
々の遅延バッファに対応したバイアス電圧を制御するこ
とにより、動作速度が制御される。例えば、制御信号
（vref-p）と制御信号（vref-n）の絶対値が大きい程、
各遅延バッファの動作速度が大きくなる。従って、当該
遅延手段から出力されるデータ出力イネーブルクロック
（dout-enb）は、短時間で出力される。これに対し、制
御信号（vref-p）と制御信号（vref-n）の絶対値が小さ
い程、各遅延バッファの動作速度は小さくなる。従っ
て、遅延手段から出力されるデータ出力イネーブルクロ
ック（dout-enb）の出力時間は長くなる。
である。図６（ｃ）に示したように、当該遅延手段は複
数個の遅延バッファを備えており、遅延バッファは、各
々の遅延バッファに対応したバイアス電圧を制御するこ
とにより、動作速度が制御される。例えば、制御信号
（vref-p）と制御信号（vref-n）の絶対値が大きい程、
各遅延バッファの動作速度が大きくなる。従って、当該
遅延手段から出力されるデータ出力イネーブルクロック
（dout-enb）は、短時間で出力される。これに対し、制
御信号（vref-p）と制御信号（vref-n）の絶対値が小さ
い程、各遅延バッファの動作速度は小さくなる。従っ
て、遅延手段から出力されるデータ出力イネーブルクロ
ック（dout-enb）の出力時間は長くなる。
【００４１】本実施の形態において、Ｖref-p=Ｖcc−2
v、且つＶref-n=Ｖcc−2vであれば、図６（ｃ）に示し
たＰＭＯＳトランジスタを使用した場合のゲートソース
間の電圧絶対値｜Ｖgs｜=｜Ｖcc−2v−Ｖcc｜＝2vは、
Ｖccに関わりなく常に一定である。同様に、ＮＭＯＳト
ランジスタを使用した場合のゲートソース間の電圧絶対
値｜Ｖgs｜もＶccに関わりなく常に一定である。従っ
て、遅延手段の遅延時間も常に一定となる。
v、且つＶref-n=Ｖcc−2vであれば、図６（ｃ）に示し
たＰＭＯＳトランジスタを使用した場合のゲートソース
間の電圧絶対値｜Ｖgs｜=｜Ｖcc−2v−Ｖcc｜＝2vは、
Ｖccに関わりなく常に一定である。同様に、ＮＭＯＳト
ランジスタを使用した場合のゲートソース間の電圧絶対
値｜Ｖgs｜もＶccに関わりなく常に一定である。従っ
て、遅延手段の遅延時間も常に一定となる。
【００４２】次に、図７（ａ）は、従来技術と同様のク
ロック入力バッファの回路図である。従来技術と異なる
点は、外部から供給される電源電圧を使用せず回路内部
で発生した内部電圧Ｖintを使用する点である。
ロック入力バッファの回路図である。従来技術と異なる
点は、外部から供給される電源電圧を使用せず回路内部
で発生した内部電圧Ｖintを使用する点である。
【００４３】また、図７（ｂ）は、遅延手段の更に他の
一例である。当該遅延手段は、抵抗とキャパシタを利用
することにより内部クロックを遅延させる点で図６
（ｂ）に示した遅延手段と同一であるが、回路内部で発
生した内部電圧Ｖintをバイアス電圧として使用すると
いう点が図６（ｂ）に示した遅延手段と異なる。
一例である。当該遅延手段は、抵抗とキャパシタを利用
することにより内部クロックを遅延させる点で図６
（ｂ）に示した遅延手段と同一であるが、回路内部で発
生した内部電圧Ｖintをバイアス電圧として使用すると
いう点が図６（ｂ）に示した遅延手段と異なる。
【００４４】また、図７（ｃ）は、データ出力バッファ
を示す回路図であり、図３（ｂ）に示した従来技術にお
けるデータ出力バッファを示す回路図と異なり、遅延素
子５０から出力されるデータ出力イネーブルクロック
（dout-enb）により制御される。
を示す回路図であり、図３（ｂ）に示した従来技術にお
けるデータ出力バッファを示す回路図と異なり、遅延素
子５０から出力されるデータ出力イネーブルクロック
（dout-enb）により制御される。
【００４５】即ち、本実施の形態におけるパイプカウン
タラッチ回路３０の出力信号p1-outは、データ出力イネ
ーブルクロック（dout-enb）がハイ状態で有効になる
と、データ出力バッファ４０に伝えられる。従って、一
定時間遅延された内部クロックによりデータ出力バッフ
ァ４０の動作が制御される。
タラッチ回路３０の出力信号p1-outは、データ出力イネ
ーブルクロック（dout-enb）がハイ状態で有効になる
と、データ出力バッファ４０に伝えられる。従って、一
定時間遅延された内部クロックによりデータ出力バッフ
ァ４０の動作が制御される。
【００４６】以下、図８を参照して所定時間遅延された
内部クロックを利用してデータ出力バッファ４０を制御
する過程を説明する。
内部クロックを利用してデータ出力バッファ４０を制御
する過程を説明する。
【００４７】図８に示した波形は、従来技術と基本的に
同様である。図８（ａ）において、外部クロック（Ext-
clk）がクロック入力バッファ１０に入力されると、前
記クロック入力バッファ１０は外部クロック（Ext-cl
k）信号を基準電圧と比較し、図８（ｂ）に示すような
内部クロック信号（int-clk）により当該電圧を変換す
る。
同様である。図８（ａ）において、外部クロック（Ext-
clk）がクロック入力バッファ１０に入力されると、前
記クロック入力バッファ１０は外部クロック（Ext-cl
k）信号を基準電圧と比較し、図８（ｂ）に示すような
内部クロック信号（int-clk）により当該電圧を変換す
る。
【００４８】クロック入力バッファ１０から出力された
内部クロック信号（int-clk）は、パイプカウンタ発生
器２０を介して、図８（ｃ）〜図８（ｅ）に示すパイプ
カウンタ信号（pcnt0、pcnt1、pcnt2、……）を順次発
生させる。次に、パイプカウンタ発生器２０を制御する
ことにより、パイプカウンタラッチ回路３０は信号（p1
-out）を出力させる。当該パイプカウンタラッチ回路３
０により出力された信号（p1-out）は、データ出力バッ
ファ４０に貯蔵される。
内部クロック信号（int-clk）は、パイプカウンタ発生
器２０を介して、図８（ｃ）〜図８（ｅ）に示すパイプ
カウンタ信号（pcnt0、pcnt1、pcnt2、……）を順次発
生させる。次に、パイプカウンタ発生器２０を制御する
ことにより、パイプカウンタラッチ回路３０は信号（p1
-out）を出力させる。当該パイプカウンタラッチ回路３
０により出力された信号（p1-out）は、データ出力バッ
ファ４０に貯蔵される。
【００４９】本実施の形態におけるメモリ装置は、図８
（ｈ）に示す遅延された内部クロックと、図８（ｉ）に
示す遅延された内部クロックに制御され、データ出力バ
ッファ４０から出力されるデータに特徴がある。しかし
ながら、図８（ｇ）に示すように、温度、電圧等の周辺
環境の変化により、パイプカウンタラッチ回路３０から
出力されるデータ（p1-out）は、出力時間が一定ではな
い。これに伴い、従来技術と同様にデータ出力バッファ
４０から出力されるデータの出力時間も不安定であり、
データウィンドウタイム（ｔＤＷ）が減少する。
（ｈ）に示す遅延された内部クロックと、図８（ｉ）に
示す遅延された内部クロックに制御され、データ出力バ
ッファ４０から出力されるデータに特徴がある。しかし
ながら、図８（ｇ）に示すように、温度、電圧等の周辺
環境の変化により、パイプカウンタラッチ回路３０から
出力されるデータ（p1-out）は、出力時間が一定ではな
い。これに伴い、従来技術と同様にデータ出力バッファ
４０から出力されるデータの出力時間も不安定であり、
データウィンドウタイム（ｔＤＷ）が減少する。
【００５０】そこで、本実施の形態においては、図８
（ｈ）に示すように、パイプカウンタラッチ回路３０か
ら出力されるデータ（p1-out）の変換中で最も遅いタイ
ミングを選択する。次に、このタイミングに合わせ、遅
延素子５０から出力される遅延された内部クロック（do
ut-en）が、データ出力バッファ４０に印加されるよう
にする。従って、図８（ｉ）に示すように、データ出力
バッファ４０はデータ（p1-out）を安定した状態で出力
することが可能となる。
（ｈ）に示すように、パイプカウンタラッチ回路３０か
ら出力されるデータ（p1-out）の変換中で最も遅いタイ
ミングを選択する。次に、このタイミングに合わせ、遅
延素子５０から出力される遅延された内部クロック（do
ut-en）が、データ出力バッファ４０に印加されるよう
にする。従って、図８（ｉ）に示すように、データ出力
バッファ４０はデータ（p1-out）を安定した状態で出力
することが可能となる。
【００５１】更に、遅延素子５０から出力される遅延し
た内部クロック（dout-en）の周期が、外部クロックの
周期と同一のため、データウィンドウタイム（ｔＤＷ）
も外部クロック周期と同一となる。
た内部クロック（dout-en）の周期が、外部クロックの
周期と同一のため、データウィンドウタイム（ｔＤＷ）
も外部クロック周期と同一となる。
【００５２】なお、本発明は、前記実施の形態の内容に
限定されるものではなく、本発明の趣旨を逸脱しない範
囲で適宜変更可能である。
限定されるものではなく、本発明の趣旨を逸脱しない範
囲で適宜変更可能である。
【００５３】例えば、本実施の形態では、２つのクロッ
ク入力バッファ１０を用いているが、２つ以上のクロッ
ク入力バッファを用いるようにしてもよい。
ク入力バッファ１０を用いているが、２つ以上のクロッ
ク入力バッファを用いるようにしてもよい。
【００５４】また、本実施の形態では、同一のクロック
入力バッファが記述されているが、２つのクロック入力
バッファ１０は、それぞれの構成が互いに異なる場合で
あっても有効である。
入力バッファが記述されているが、２つのクロック入力
バッファ１０は、それぞれの構成が互いに異なる場合で
あっても有効である。
【００５５】更に、従来技術と同様に１つのクロック入
力バッファ１０を用いることも可能である。但し、この
場合には、クロック入力バッファ１０から出力される内
部クロック（Int-clk）は、パイプカウンタ発生器２０
と遅延素子５０へ同時に印加される必要がある。
力バッファ１０を用いることも可能である。但し、この
場合には、クロック入力バッファ１０から出力される内
部クロック（Int-clk）は、パイプカウンタ発生器２０
と遅延素子５０へ同時に印加される必要がある。
【００５６】
【発明の効果】請求項１、請求項３、及び請求項６記載
の発明によれば、メモリの高速化に伴うデータウィンド
ウタイム（ｔＤＷ）の減少を防ぐため、外部クロックを
受信して一定時間遅延させる遅延手段を備え、データ出
力バッファを制御する。即ち、pcntとp1-out信号等の各
種信号が、電圧、温度等の周辺環境に伴い変化した場合
であっても、一定の遅延を利用した信号であるdout-en
信号が、電圧と温度に伴い変化しないようにすることに
より、slow tACとfast tACが同一になるようなデータウ
ィンドウタイム（ｔＤＷ）がメモリ装置内で実現され
る。従って、特に高速メモリ装置の場合において誤動作
を減少し、メモリ装置の動作状態を安定させることがで
きる。
の発明によれば、メモリの高速化に伴うデータウィンド
ウタイム（ｔＤＷ）の減少を防ぐため、外部クロックを
受信して一定時間遅延させる遅延手段を備え、データ出
力バッファを制御する。即ち、pcntとp1-out信号等の各
種信号が、電圧、温度等の周辺環境に伴い変化した場合
であっても、一定の遅延を利用した信号であるdout-en
信号が、電圧と温度に伴い変化しないようにすることに
より、slow tACとfast tACが同一になるようなデータウ
ィンドウタイム（ｔＤＷ）がメモリ装置内で実現され
る。従って、特に高速メモリ装置の場合において誤動作
を減少し、メモリ装置の動作状態を安定させることがで
きる。
【００５７】請求項２、及び請求項７記載の発明によれ
ば、pcntとp1-out信号等の各種信号及び、一定の遅延を
利用した信号であるdout-en信号の周辺環境の変化に伴
う特性変化を最小限に止めることができるため、高速メ
モリ装置の場合においても誤動作を減少し、メモリ装置
の動作状態を安定させることができる。
ば、pcntとp1-out信号等の各種信号及び、一定の遅延を
利用した信号であるdout-en信号の周辺環境の変化に伴
う特性変化を最小限に止めることができるため、高速メ
モリ装置の場合においても誤動作を減少し、メモリ装置
の動作状態を安定させることができる。
【００５８】請求項４〜請求項５記載の発明によれば、
前記データ出力バッファの制御により、前記遅延手段か
ら出力される遅延した内部クロックの発生タイミング
と、前記ラッチ手段から出力される前記読み込まれたデ
ータが出力されるタイミングとの間で同期をとることが
できるため、特に高速メモリ装置の場合において誤動作
を最小限に止めることができる。
前記データ出力バッファの制御により、前記遅延手段か
ら出力される遅延した内部クロックの発生タイミング
と、前記ラッチ手段から出力される前記読み込まれたデ
ータが出力されるタイミングとの間で同期をとることが
できるため、特に高速メモリ装置の場合において誤動作
を最小限に止めることができる。
【００５９】請求項８〜請求項１０記載の発明によれ
ば、外部クロックを用いるシンクロナスメモリ装置は勿
論、メモリ装置内部で発生した内部クロックを用いる一
般的なメモリ装置においても適用が可能である。従っ
て、将来的なパーソナルコンピュータ等のメインクロッ
ク周波数の高速化にも効果的に対応することができる。
ば、外部クロックを用いるシンクロナスメモリ装置は勿
論、メモリ装置内部で発生した内部クロックを用いる一
般的なメモリ装置においても適用が可能である。従っ
て、将来的なパーソナルコンピュータ等のメインクロッ
ク周波数の高速化にも効果的に対応することができる。
【図１】データ出力バッファを備えた従来のメモリ装置
のブロック図である。
のブロック図である。
【図２】データ出力バッファを備えた従来のメモリ装置
の詳細構成回路図であり、（ａ）はクロック入力バッフ
ァ１、（ｂ）はパイプカウンタ発生器２を示す回路図で
ある。
の詳細構成回路図であり、（ａ）はクロック入力バッフ
ァ１、（ｂ）はパイプカウンタ発生器２を示す回路図で
ある。
【図３】データ出力バッファを備えた従来のメモリ装置
の詳細構成回路図であり、（ａ）はパイプカウンタラッ
チ回路３、（ｂ）はデータ出力バッファ４を示す回路図
である。
の詳細構成回路図であり、（ａ）はパイプカウンタラッ
チ回路３、（ｂ）はデータ出力バッファ４を示す回路図
である。
【図４】データ出力バッファを備えた従来のメモリ装置
の各部波形例示図である。
の各部波形例示図である。
【図５】データ出力バッファを備えた本実施の形態にお
けるメモリ装置のブロック図である。
けるメモリ装置のブロック図である。
【図６】データ出力バッファを備えた本実施の形態にお
けるメモリ装置の詳細構成回路図であり、（ａ）はクロ
ック入力バッファ１０、（ｂ）及び（ｃ）は遅延素子５
０を示す回路図である。
けるメモリ装置の詳細構成回路図であり、（ａ）はクロ
ック入力バッファ１０、（ｂ）及び（ｃ）は遅延素子５
０を示す回路図である。
【図７】データ出力バッファを備えた本実施の形態にお
けるメモリ装置の詳細構成回路図であり、（ａ）はクロ
ック入力バッファ１０、（ｂ）は遅延素子５０、（ｃ）
はデータ出力バッファ４０を示す回路図である。
けるメモリ装置の詳細構成回路図であり、（ａ）はクロ
ック入力バッファ１０、（ｂ）は遅延素子５０、（ｃ）
はデータ出力バッファ４０を示す回路図である。
【図８】データ出力バッファを備えた本実施の形態にお
けるメモリ装置の各部波形例示図である。
けるメモリ装置の各部波形例示図である。
１ クロック入力バッファ ２ パイプカウンタ発生器 ３ パイプカウンタラッチ回路 ４ データ出力バッファ １０ クロック入力バッファ ２０ パイプカウンタ発生器 ３０ パイプカウンタラッチ回路 ４０ データ出力バッファ ５０ 遅延素子
Claims (10)
- 【請求項１】データ出力バッファを有するメモリ装置に
おいて、外部クロックを受信して内部クロックを出力す
るクロック入力バッファと、前記クロック入力バッファ
から出力される前記内部クロックを一定時間遅延させる
遅延手段と、を備え、前記遅延手段から出力される遅延
した内部クロックにより、前記データ出力バッファの動
作を制御することを特徴とするデータ出力バッファを有
するメモリ装置。 - 【請求項２】前記遅延手段は、温度変化に伴う特性変化
の小さい抵抗成分、キャパシタ成分、及び複数個の遅延
バッファを備えることを特徴とする請求項１記載のデー
タ出力バッファを有するメモリ装置。 - 【請求項３】前記データ出力バッファから出力されるデ
ータのデータウィンドウタイムは、前記外部クロックの
周期と同一であることを特徴とする請求項１または請求
項２のいずれかに記載のデータ出力バッファを有するメ
モリ装置。 - 【請求項４】データ出力バッファを有するメモリ装置に
おいて、外部クロックを受信して内部クロックを出力す
るクロック入力バッファと、前記クロック入力バッファ
から出力される前記内部クロックを一定時間遅延させる
遅延手段と、メモリセルから読み込まれたデータをラッ
チした後に、出力するラッチ手段と、を備え、前記遅延
手段から出力される遅延した内部クロックにより、前記
データ出力バッファの動作を制御することを特徴とする
データ出力バッファを有するメモリ装置。 - 【請求項５】前記ラッチ手段は、パイプ動作が可能であ
ることを特徴とする請求項４記載のデータ出力バッファ
を有するメモリ装置。 - 【請求項６】前記データ出力バッファを制御するため、
前記遅延手段から出力される遅延した内部クロックの発
生タイミングは、前記ラッチ手段から出力される前記読
み込まれたデータが最も遅く出力される時のタイミング
と同一であることを特徴とする請求項４記載のデータ出
力バッファを有するメモリ装置。 - 【請求項７】前記遅延手段は、温度変化に伴う特性変化
の小さい抵抗成分、キャパシタ成分、及び複数個の遅延
バッファを備えることを特徴とする請求項４記載のデー
タ出力バッファを有するメモリ装置。 - 【請求項８】前記データ出力バッファから出力されるデ
ータのデータウィンドウタイムは、前記外部クロックと
同周期であることを特徴とする請求項４から請求項７の
いずれかに記載のデータ出力バッファを有するメモリ装
置。 - 【請求項９】メモリ装置のデータ出力バッファを制御す
る方法において、外部クロックを受信して内部クロック
を発生させる段階と、前記内部クロックを一定時間遅延
させ、一定時間遅延した内部信号を発生させる段階と、
前記遅延された内部クロックにより、前記メモリ装置の
データ出力バッファの動作を制御する段階と、を備えた
ことを特徴とするメモリ装置のデータ出力バッファ制御
方法。 - 【請求項１０】前記遅延された内部クロックの制御によ
り、前記データ出力バッファから出力されるデータのデ
ータウィンドウタイムは、前記外部クロックと同周期で
あることを特徴とする請求項９記載のメモリ装置のデー
タ出力バッファ制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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