JP2697633B2 - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JP2697633B2 JP2697633B2 JP6236527A JP23652794A JP2697633B2 JP 2697633 B2 JP2697633 B2 JP 2697633B2 JP 6236527 A JP6236527 A JP 6236527A JP 23652794 A JP23652794 A JP 23652794A JP 2697633 B2 JP2697633 B2 JP 2697633B2
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- Japan
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- circuit
- signal
- internal clock
- output
- clock signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は同期型半導体記憶装置に
関する。
関する。
【０００２】
【従来の技術】従来、ダイナミック・ランダム・アクセ
ス・メモリー（ＤＲＡＭ）を使用する同期型半導体記憶
装置においては、様々な高速動作の工夫がなされている
にもかかわらず、システムクロックが１００ＭＨｚ（１
０ｎｓ）を越えるＲＩＳＣ型のＭＰＵのような高速のシ
ステムに対応するためには、従来のＤＲＡＭでは、当該
ＤＲＡＭに対するアクセスタイムがシステム性能の向上
に支障を来たしているという問題がある。この対応策と
しては、外部クロック同期の同期型半導体記憶装置が提
案されている。この同期型半導体記憶装置を実現する技
術にはいろいろのものがあるが、その中に３段パイプラ
イン技術がある。これは、列アドレス入力から読出し・
書込みの動作を、二つのラッチ回路により３分割して並
列に動作させることにより、高速化を実現しようとする
技術である。
ス・メモリー（ＤＲＡＭ）を使用する同期型半導体記憶
装置においては、様々な高速動作の工夫がなされている
にもかかわらず、システムクロックが１００ＭＨｚ（１
０ｎｓ）を越えるＲＩＳＣ型のＭＰＵのような高速のシ
ステムに対応するためには、従来のＤＲＡＭでは、当該
ＤＲＡＭに対するアクセスタイムがシステム性能の向上
に支障を来たしているという問題がある。この対応策と
しては、外部クロック同期の同期型半導体記憶装置が提
案されている。この同期型半導体記憶装置を実現する技
術にはいろいろのものがあるが、その中に３段パイプラ
イン技術がある。これは、列アドレス入力から読出し・
書込みの動作を、二つのラッチ回路により３分割して並
列に動作させることにより、高速化を実現しようとする
技術である。
【０００３】図４は従来の同期型半導体記憶装置の構成
を示すブロック図、図６および図７は、当該同期型半導
体記憶装置の動作時における信号波形図、図５は当該同
期型半導体記憶装置に含まれる遅延回路３９の構成の概
要を示すブロック図である。以下、図４、図５、図６お
よび図７を参照して、同期型半導体記憶装置の動作につ
いて説明する。
を示すブロック図、図６および図７は、当該同期型半導
体記憶装置の動作時における信号波形図、図５は当該同
期型半導体記憶装置に含まれる遅延回路３９の構成の概
要を示すブロック図である。以下、図４、図５、図６お
よび図７を参照して、同期型半導体記憶装置の動作につ
いて説明する。
【０００４】図４および図６において、時刻ｔ0 におい
て、端子６１にＡＣＴＩＶＥコマンド（行アドレス系動
作コマンド、ＣＳバーとＲＡＳバーがＬＯＷレベル、Ｃ
ＡＳバーとＷＥバーがＨＩＧＨレベル：以下、ＣＳバ
ー、ＲＡＳバー、ＣＡＳバーおよびＷＥバーを、それぞ
れＣＳＢ、ＲＡＳＢ、ＣＡＳＢおよびＷＥＢと呼ぶ）が
入力されると、当該ＡＣＴＩＶＥコマンドは入力回路２
１を通してデコードされ、ラッチ回路２２（Ｄ型フリッ
プフロップ回路）に入力される。また、時刻ｔ0におけ
る端子６２に対するクロック入力は、入力回路３４を通
して内部クロック信号発生回路３５に入力されて、内部
クロック信号発生回路３５において内部クロック信号
（１）３６が生成されて出力され、ラッチ回路２、２２
および３１、論理回路３７および４３、書き込み制御回
路２６、読み出し制御回路２７、遅延回路３９等に送ら
れる。そして、論理回路３７からは、内部クロック信号
（１）３６の入力を受けて、内部クロック信号（２）３
８が生成されて出力され、遅延回路３９からは、別途他
の入力信号との相互作用を介して、内部クロック信号
（５）４０、内部クロック信号（６）４１および内部ク
ロック信号（７）４２が生成されて出力される。また論
理回路４３からは、前記内部クロック信号（１）３６の
入力とともに、遅延回路３９より出力される内部クロッ
ク信号（７）４２と、前記読み出し制御回路２７より出
力される内部クロック（３）許可信号３０の入力を受け
て、同様に内部クロック信号（３）４４が生成されて出
力される。
て、端子６１にＡＣＴＩＶＥコマンド（行アドレス系動
作コマンド、ＣＳバーとＲＡＳバーがＬＯＷレベル、Ｃ
ＡＳバーとＷＥバーがＨＩＧＨレベル：以下、ＣＳバ
ー、ＲＡＳバー、ＣＡＳバーおよびＷＥバーを、それぞ
れＣＳＢ、ＲＡＳＢ、ＣＡＳＢおよびＷＥＢと呼ぶ）が
入力されると、当該ＡＣＴＩＶＥコマンドは入力回路２
１を通してデコードされ、ラッチ回路２２（Ｄ型フリッ
プフロップ回路）に入力される。また、時刻ｔ0におけ
る端子６２に対するクロック入力は、入力回路３４を通
して内部クロック信号発生回路３５に入力されて、内部
クロック信号発生回路３５において内部クロック信号
（１）３６が生成されて出力され、ラッチ回路２、２２
および３１、論理回路３７および４３、書き込み制御回
路２６、読み出し制御回路２７、遅延回路３９等に送ら
れる。そして、論理回路３７からは、内部クロック信号
（１）３６の入力を受けて、内部クロック信号（２）３
８が生成されて出力され、遅延回路３９からは、別途他
の入力信号との相互作用を介して、内部クロック信号
（５）４０、内部クロック信号（６）４１および内部ク
ロック信号（７）４２が生成されて出力される。また論
理回路４３からは、前記内部クロック信号（１）３６の
入力とともに、遅延回路３９より出力される内部クロッ
ク信号（７）４２と、前記読み出し制御回路２７より出
力される内部クロック（３）許可信号３０の入力を受け
て、同様に内部クロック信号（３）４４が生成されて出
力される。
【０００５】前記ＡＣＴＩＶＥコマンドは、ラッチ回路
２２において内部クロック信号（１）３６によりラッチ
され、ラッチされたＡＣＴＩＶＥコマンドは、行アドレ
ス制御回路１３に入力されて、当該行アドレス制御回路
１３からはＡバンク行アドレス許可信号（以下、ＡＲＡ
Ｅと云う）１４と、Ｂバンク行アドレス許可信号（以
下、ＢＲＡＥと云う）１５が出力される。また、端子５
９に入力される行アドレスＡＤＤ（Ｘ）は、入力回路１
を通してラッチ回路２（Ｄ型フリップフロップ回路）に
入力されて、当該ラッチ回路２において内部クロック信
号（１）３６によりラッチされる。ラッチされた行アド
レスＡＤＤ（Ｘ）は、その後、行アドレスバッファ３を
通して行デコーダ８に入力され、行デコーダ８において
は、行アドレスＡＤＤ（Ｘ）に対応する行選択線９が選
択される。図４の同期型半導体記憶装置は２バンク構成
による一例である。バンクとは、行アドレス選択とプリ
チャージを、各バンクごとにアドレス選択により独立し
て実行することができるもので、２バンク構成の同期型
半導体記憶装置は行アドレスの制御回路を２組保持して
いる。前述のように、図４におけるＡＲＡＥは、Ａバン
ク行アドレス許可信号で、ＢＲＡＥは、Ｂバンク行アド
レス許可信号であり、各バンクのＡＣＴＩＶＥコンマン
ド信号が入力されると、これらのＡＲＡＥおよびＢＲＡ
ＥはＨＩＧＨレベルになる。図６の信号波形図は、Ａバ
ンクが選択された場合の一例を示しており、ＡＲＡＥが
ＨＩＧＨレベルとなっている。
２２において内部クロック信号（１）３６によりラッチ
され、ラッチされたＡＣＴＩＶＥコマンドは、行アドレ
ス制御回路１３に入力されて、当該行アドレス制御回路
１３からはＡバンク行アドレス許可信号（以下、ＡＲＡ
Ｅと云う）１４と、Ｂバンク行アドレス許可信号（以
下、ＢＲＡＥと云う）１５が出力される。また、端子５
９に入力される行アドレスＡＤＤ（Ｘ）は、入力回路１
を通してラッチ回路２（Ｄ型フリップフロップ回路）に
入力されて、当該ラッチ回路２において内部クロック信
号（１）３６によりラッチされる。ラッチされた行アド
レスＡＤＤ（Ｘ）は、その後、行アドレスバッファ３を
通して行デコーダ８に入力され、行デコーダ８において
は、行アドレスＡＤＤ（Ｘ）に対応する行選択線９が選
択される。図４の同期型半導体記憶装置は２バンク構成
による一例である。バンクとは、行アドレス選択とプリ
チャージを、各バンクごとにアドレス選択により独立し
て実行することができるもので、２バンク構成の同期型
半導体記憶装置は行アドレスの制御回路を２組保持して
いる。前述のように、図４におけるＡＲＡＥは、Ａバン
ク行アドレス許可信号で、ＢＲＡＥは、Ｂバンク行アド
レス許可信号であり、各バンクのＡＣＴＩＶＥコンマン
ド信号が入力されると、これらのＡＲＡＥおよびＢＲＡ
ＥはＨＩＧＨレベルになる。図６の信号波形図は、Ａバ
ンクが選択された場合の一例を示しており、ＡＲＡＥが
ＨＩＧＨレベルとなっている。
【０００６】次に、データ読み出し時の動作について説
明する。図４および図７において、時刻ｔ0 において、
端子６１にＲＥＡＤコマンド（読み出し動作コマンド：
ＣＳＢとＣＡＳＢがＬＯＷレベル、ＲＡＳＢとＷＥＢが
ＨＩＧＨレベル）が入力され、端子５９にアドレスＡＤ
Ｄ（Ａ1 ）が入力されると、ＲＥＡＤコマンドは、入力
回路２１を通してデコードされラッチ回路２２に入力さ
れる。前記ＲＥＡＤコマンドは、ラッチ回路２２におい
て内部クロック信号（１）３６によりラッチされ、ラッ
チされたＲＥＡＤコマンド信号２５は、列アドレス制御
回路１１に入力されるとともに、読み出し制御回路２７
に送られる。列アドレス制御回路１１においては、ＲＥ
ＡＤコマンド信号２５の入力を受けて列アドレス許可信
号１２が出力され、列アドレスバッファ３に入力され
る。またアドレスＡＤＤ（Ａ1 ）は、入力回路１を通し
てラッチ回路２に入力されて、内部クロック信号（１）
３６によりラッチされ、ラッチされたアドレスＡＤＤ
（Ａ1 ）は、列アドレスバッファ３を通して列デコーダ
４に入力される。この列デコーダ４より出力されるアド
レスＡＤＤ（Ａ1 ）は、ラッチ回路５（Ｄ型ラッチ回
路）において、論理回路３７より出力される内部クロッ
ク信号（２）３８によりラッチされ、当該アドレスに対
応する列選択線６が選択される。これにより、読み出す
べきメモリセルが選択されることになる。次に、メモリ
セルアレイ１０から、センスアンプ１６を経由して読み
出されるデータ出力は、Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴ
Ｅ）バス１７を経由してデータアンプ１８において増幅
され、時刻ｔ2 のクロック入力に対応する内部クロック
信号（３）４４により、ラッチ回路（Ｄ型フリップフロ
ップ回路）１９においてラッチされて、出力回路２０を
介して端子６０に出力される。図７は、バースト長（同
時に読み出し、書き込みを実行するビット長）が４ビッ
トの場合の動作波形図であり、一連の動作は、１サイク
ルごとに次のビットの読み出し動作が実行されて並列に
処理される。即ち、２ビット目（Ａ２）は時刻ｔ1〜ｔ
3 、３ビット目（Ａ３）は時刻ｔ2 〜ｔ4 、４ビット目
（Ａ４）は時刻ｔ3〜ｔ5 の３クロックにおいてそれぞ
れ実行される。
明する。図４および図７において、時刻ｔ0 において、
端子６１にＲＥＡＤコマンド（読み出し動作コマンド：
ＣＳＢとＣＡＳＢがＬＯＷレベル、ＲＡＳＢとＷＥＢが
ＨＩＧＨレベル）が入力され、端子５９にアドレスＡＤ
Ｄ（Ａ1 ）が入力されると、ＲＥＡＤコマンドは、入力
回路２１を通してデコードされラッチ回路２２に入力さ
れる。前記ＲＥＡＤコマンドは、ラッチ回路２２におい
て内部クロック信号（１）３６によりラッチされ、ラッ
チされたＲＥＡＤコマンド信号２５は、列アドレス制御
回路１１に入力されるとともに、読み出し制御回路２７
に送られる。列アドレス制御回路１１においては、ＲＥ
ＡＤコマンド信号２５の入力を受けて列アドレス許可信
号１２が出力され、列アドレスバッファ３に入力され
る。またアドレスＡＤＤ（Ａ1 ）は、入力回路１を通し
てラッチ回路２に入力されて、内部クロック信号（１）
３６によりラッチされ、ラッチされたアドレスＡＤＤ
（Ａ1 ）は、列アドレスバッファ３を通して列デコーダ
４に入力される。この列デコーダ４より出力されるアド
レスＡＤＤ（Ａ1 ）は、ラッチ回路５（Ｄ型ラッチ回
路）において、論理回路３７より出力される内部クロッ
ク信号（２）３８によりラッチされ、当該アドレスに対
応する列選択線６が選択される。これにより、読み出す
べきメモリセルが選択されることになる。次に、メモリ
セルアレイ１０から、センスアンプ１６を経由して読み
出されるデータ出力は、Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴ
Ｅ）バス１７を経由してデータアンプ１８において増幅
され、時刻ｔ2 のクロック入力に対応する内部クロック
信号（３）４４により、ラッチ回路（Ｄ型フリップフロ
ップ回路）１９においてラッチされて、出力回路２０を
介して端子６０に出力される。図７は、バースト長（同
時に読み出し、書き込みを実行するビット長）が４ビッ
トの場合の動作波形図であり、一連の動作は、１サイク
ルごとに次のビットの読み出し動作が実行されて並列に
処理される。即ち、２ビット目（Ａ２）は時刻ｔ1〜ｔ
3 、３ビット目（Ａ３）は時刻ｔ2 〜ｔ4 、４ビット目
（Ａ４）は時刻ｔ3〜ｔ5 の３クロックにおいてそれぞ
れ実行される。
【０００７】次に、データ書き込み時の動作について説
明する。この場合の動作も、前述の読み出し時の場合と
殆ど同様である。図７において、時刻ｔ8 において、端
子６１からはＷＲＩＴＥコマンド（書き込み動作コマン
ド：ＣＳＢとＣＡＳＢとＷＥＢがＬＯＷレベル、ＲＡＳ
ＢがＨＩＧＨレベル）が入力され、端子６０からは書き
込みデータ（ＤＱ）が入力されて、端子５９からはアド
レスＡＤＤ（Ｂ１）が入力される。ＷＲＩＴＥコマンド
は、入力回路２１を通してデコードされてラッチ回路２
２に入力される。ラッチ回路２２においては、ＷＲＩＴ
Ｅコマンドは、時刻ｔ8 のクロック入力に対応して内部
クロック信号発生回路３５より出力される内部クロック
信号（１）３６によりラッチされ、ＷＲＩＴＥコマンド
信号２４が出力されて書き込み制御回路２６に送られ
る。端子６０より入力される書き込みデータ（ＤＱ）
は、入力回路３２を通してラッチ回路３１（Ｄ型フリッ
プフロップ回路）に入力され、時刻ｔ8 のクロック入力
に対応して内部クロック信号発生回路３５より出力され
る内部クロック信号（１）３６によりラッチされ、書き
込み制御回路２６に入力される。また、一方、アドレス
ＡＤＤ（Ｂ１）は、入力回路１を通してラッチ回路２に
入力され、時刻ｔ8 のクロック入力に対応して内部クロ
ック信号発生回路３５より出力される内部クロック信号
（１）３６によりラッチされ、ラッチされたアドレスＡ
ＤＤ（Ｂ1 ）は、列アドレスバッファ３を通して列デコ
ーダ４に入力される。この列デコーダ４より出力される
アドレスＡＤＤ（Ｂ1 ）は、ラッチ回路５（Ｄ型ラッチ
回路）において、時刻ｔ9 のクロック入力に対応して論
理回路３７より出力される内部クロック信号（２）３８
によりラッチされ、当該アドレスＡＤＤ（Ｂ1 ）に対応
する列選択線６が選択される。これにより、メモリセル
アレイ１０の書き込むべきメモリセルが選択される。そ
れと同時に時刻ｔ9 の内部クロック信号（１）３６によ
り、書き込み制御回路２６から出力される書き込みデー
タ（ＤＱ）は、Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス１
７を経由してセンスアンプ１６において増幅され、メモ
リセルアレイ１０の対応するメモリセルに書き込まれ
る。そして、時刻ｔ10のクロック入力からの内部クロッ
ク信号（２）３８により列選択番号９が非選択となり、
書き込みが終了する。読み出しの場合と同様に、書き込
みの場合においても４ビットの動作が並列に処理され
る。即ち、２ビット目（Ｂ２）は時刻ｔ9 〜ｔ11、３ビ
ット目（Ｂ３）は時刻ｔ10〜ｔ12、４ビット目（Ｂ４）
は時刻ｔ11〜ｔ13の３クロックにおいてそれぞれ実行さ
れる。
明する。この場合の動作も、前述の読み出し時の場合と
殆ど同様である。図７において、時刻ｔ8 において、端
子６１からはＷＲＩＴＥコマンド（書き込み動作コマン
ド：ＣＳＢとＣＡＳＢとＷＥＢがＬＯＷレベル、ＲＡＳ
ＢがＨＩＧＨレベル）が入力され、端子６０からは書き
込みデータ（ＤＱ）が入力されて、端子５９からはアド
レスＡＤＤ（Ｂ１）が入力される。ＷＲＩＴＥコマンド
は、入力回路２１を通してデコードされてラッチ回路２
２に入力される。ラッチ回路２２においては、ＷＲＩＴ
Ｅコマンドは、時刻ｔ8 のクロック入力に対応して内部
クロック信号発生回路３５より出力される内部クロック
信号（１）３６によりラッチされ、ＷＲＩＴＥコマンド
信号２４が出力されて書き込み制御回路２６に送られ
る。端子６０より入力される書き込みデータ（ＤＱ）
は、入力回路３２を通してラッチ回路３１（Ｄ型フリッ
プフロップ回路）に入力され、時刻ｔ8 のクロック入力
に対応して内部クロック信号発生回路３５より出力され
る内部クロック信号（１）３６によりラッチされ、書き
込み制御回路２６に入力される。また、一方、アドレス
ＡＤＤ（Ｂ１）は、入力回路１を通してラッチ回路２に
入力され、時刻ｔ8 のクロック入力に対応して内部クロ
ック信号発生回路３５より出力される内部クロック信号
（１）３６によりラッチされ、ラッチされたアドレスＡ
ＤＤ（Ｂ1 ）は、列アドレスバッファ３を通して列デコ
ーダ４に入力される。この列デコーダ４より出力される
アドレスＡＤＤ（Ｂ1 ）は、ラッチ回路５（Ｄ型ラッチ
回路）において、時刻ｔ9 のクロック入力に対応して論
理回路３７より出力される内部クロック信号（２）３８
によりラッチされ、当該アドレスＡＤＤ（Ｂ1 ）に対応
する列選択線６が選択される。これにより、メモリセル
アレイ１０の書き込むべきメモリセルが選択される。そ
れと同時に時刻ｔ9 の内部クロック信号（１）３６によ
り、書き込み制御回路２６から出力される書き込みデー
タ（ＤＱ）は、Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス１
７を経由してセンスアンプ１６において増幅され、メモ
リセルアレイ１０の対応するメモリセルに書き込まれ
る。そして、時刻ｔ10のクロック入力からの内部クロッ
ク信号（２）３８により列選択番号９が非選択となり、
書き込みが終了する。読み出しの場合と同様に、書き込
みの場合においても４ビットの動作が並列に処理され
る。即ち、２ビット目（Ｂ２）は時刻ｔ9 〜ｔ11、３ビ
ット目（Ｂ３）は時刻ｔ10〜ｔ12、４ビット目（Ｂ４）
は時刻ｔ11〜ｔ13の３クロックにおいてそれぞれ実行さ
れる。
【０００８】上述した動作モードは、読み出し動作時に
おいて、ＲＥＡＤコマンドが入力されてから３クロック
目にデータが出力されるために、“ＣＡＳ ＬＡＴＥＮ
ＣＹ３”と呼ばれており、モードレジスタセットサイク
ル（ＣＡＳ ＬＡＴＥＮＣＹおよびバースト長などを設
定するサイクル：ＣＳＢ、ＲＡＳＢ、ＣＡＳＢおよびＷ
ＥＢがＬＯＷレベルとなる）が入力される場合におい
て、モード設定回路３３により設定される。動作モード
には、この他に、“ＣＡＳ ＬＡＴＥＮＣＹ２”と“Ｃ
ＡＳ ＬＡＴＥＮＣＹ １”の動作モードがあり、前者
の場合には、２クロック目のデータが出力されるため
に、内部クロック信号（２）３８はＨＩＧＨレベルに固
定される。即ち、ラッチ回路５（Ｄ型ラッチ回路）を、
常時信号が通過する状態とすることにより、ラッチ部が
２箇所となり、１クロック目にはパイプライン１段目と
２段目を動作させ、２クロック目には３段目を動作させ
るようにする。また、後者の場合において、ラッチ回路
１９がＤ型ラッチ回路の場合には、内部クロック信号
（２）３８と内部クロック信号（３）４４を、それぞれ
ＨＩＧＨレベルに固定することは可能であるが、ラッチ
回路１９がＤ型フリップフロップ回路である場合には、
内部クロック信号（２）３８をＨＩＧＨレベルに固定
し、内部クロック信号（３）４４を、遅延回路３９を用
いて内部クロック信号（７）４２より生成するようにし
て、１クロックでパイプライン１段目、２段目および３
段目を全て連続して動作させる。また、前記“ＣＡＳ
ＬＡＴＥＮＣＹ １”と“ＣＡＳＬＡＴＥＮＣＹ ２”
の動作モードにおいては、書き込み制御回路２６および
読み出し制御回路２７の出力信号も、それぞれ“ＣＡＳ
ＬＡＴＥＮＣＹ ３”における出力信号のタイミング
が異なるため、内部クロック信号（１）３６の代りに、
遅延回路３９より出力される内部クロック信号（５）４
０および内部クロック信号（６）４１を介して生成され
る。
おいて、ＲＥＡＤコマンドが入力されてから３クロック
目にデータが出力されるために、“ＣＡＳ ＬＡＴＥＮ
ＣＹ３”と呼ばれており、モードレジスタセットサイク
ル（ＣＡＳ ＬＡＴＥＮＣＹおよびバースト長などを設
定するサイクル：ＣＳＢ、ＲＡＳＢ、ＣＡＳＢおよびＷ
ＥＢがＬＯＷレベルとなる）が入力される場合におい
て、モード設定回路３３により設定される。動作モード
には、この他に、“ＣＡＳ ＬＡＴＥＮＣＹ２”と“Ｃ
ＡＳ ＬＡＴＥＮＣＹ １”の動作モードがあり、前者
の場合には、２クロック目のデータが出力されるため
に、内部クロック信号（２）３８はＨＩＧＨレベルに固
定される。即ち、ラッチ回路５（Ｄ型ラッチ回路）を、
常時信号が通過する状態とすることにより、ラッチ部が
２箇所となり、１クロック目にはパイプライン１段目と
２段目を動作させ、２クロック目には３段目を動作させ
るようにする。また、後者の場合において、ラッチ回路
１９がＤ型ラッチ回路の場合には、内部クロック信号
（２）３８と内部クロック信号（３）４４を、それぞれ
ＨＩＧＨレベルに固定することは可能であるが、ラッチ
回路１９がＤ型フリップフロップ回路である場合には、
内部クロック信号（２）３８をＨＩＧＨレベルに固定
し、内部クロック信号（３）４４を、遅延回路３９を用
いて内部クロック信号（７）４２より生成するようにし
て、１クロックでパイプライン１段目、２段目および３
段目を全て連続して動作させる。また、前記“ＣＡＳ
ＬＡＴＥＮＣＹ １”と“ＣＡＳＬＡＴＥＮＣＹ ２”
の動作モードにおいては、書き込み制御回路２６および
読み出し制御回路２７の出力信号も、それぞれ“ＣＡＳ
ＬＡＴＥＮＣＹ ３”における出力信号のタイミング
が異なるため、内部クロック信号（１）３６の代りに、
遅延回路３９より出力される内部クロック信号（５）４
０および内部クロック信号（６）４１を介して生成され
る。
【０００９】従って、アドレスアクセスバスが３０ｎｓ
のデバイスであれば、要約すると、下記の内容が、各動
作モードにおける実現可能な最小のサイクルとなる。
のデバイスであれば、要約すると、下記の内容が、各動
作モードにおける実現可能な最小のサイクルとなる。
【００１０】“ＣＡＳ ＬＡＴＥＮＣＹ ３”では、サ
イクルタイム １０ｎｓ “ＣＡＳ ＬＡＴＥＮＣＹ ２”では、サイクルタイム
１５ｎｓ “ＣＡＳ ＬＡＴＥＮＣＹ １”では、サイクルタイム
３０ｎｓ 次に、図５に示される遅延回路３９のブロック図を参照
して、内部クロック信号（５）４０、内部クロック信号
（６）４１および内部クロック信号（７）４２の生成に
ついて更に説明する。図５に示されるように、当該遅延
回路３９は、インバータ４９および５０と、ＡＮＤ回路
５１、５２および５３と、遅延回路５４、５５および５
６とを備えて構成されている。図５において、ＣＬＴ
１、ＣＬＴ２およびＣＬＴ３は、モード設定回路３３に
より設定される、モードレジスタセットサイクル（ＣＡ
Ｓ ＬＡＴＥＮＣＹおよびバースト長などを設定するサ
イクル）において規定される“ＣＡＳ ＬＡＴＥＮＣ
Ｙ”を示す信号線であり、ＣＬＴ１のレベルは、“ＣＡ
Ｓ ＬＡＴＥＮＣＹ １”の時にはＨＩＧＨレベルであ
り、ＣＬＴ２のレベルは、“ＣＡＳ ＬＡＴＥＮＣＹ
２”の時にはＨＩＧＨレベル、ＣＬＴ３のレベルは、
“ＣＡＳ ＬＡＴＥＮＣＹ ３”の時にはＨＩＧＨレベ
ルとなる。内部クロック信号（５）４０および内部クロ
ック信号（６）４１は、“ＣＡＳ ＬＡＴＥＮＣＹ
１”および“ＣＡＳ ＬＡＴＥＮＣＹ ２”の時に必要
な信号であり、“ＣＡＳＬＡＴＥＮＣＹ３”の時にはＬ
ＯＷレベルに固定される。また、遅延回路３９内には、
ＣＬＴ１またはＣＬＴ２のレベル信号によって内部クロ
ック信号（５）４０および内部クロック信号（６）４１
のタイミングをそれぞれ制御する回路が含まれている。
内部クロック信号（７）４２は、“ＣＡＳ ＬＡＴＥＮ
ＣＹ １”の時に、内部クロック信号（１）３６より生
成される。
イクルタイム １０ｎｓ “ＣＡＳ ＬＡＴＥＮＣＹ ２”では、サイクルタイム
１５ｎｓ “ＣＡＳ ＬＡＴＥＮＣＹ １”では、サイクルタイム
３０ｎｓ 次に、図５に示される遅延回路３９のブロック図を参照
して、内部クロック信号（５）４０、内部クロック信号
（６）４１および内部クロック信号（７）４２の生成に
ついて更に説明する。図５に示されるように、当該遅延
回路３９は、インバータ４９および５０と、ＡＮＤ回路
５１、５２および５３と、遅延回路５４、５５および５
６とを備えて構成されている。図５において、ＣＬＴ
１、ＣＬＴ２およびＣＬＴ３は、モード設定回路３３に
より設定される、モードレジスタセットサイクル（ＣＡ
Ｓ ＬＡＴＥＮＣＹおよびバースト長などを設定するサ
イクル）において規定される“ＣＡＳ ＬＡＴＥＮＣ
Ｙ”を示す信号線であり、ＣＬＴ１のレベルは、“ＣＡ
Ｓ ＬＡＴＥＮＣＹ １”の時にはＨＩＧＨレベルであ
り、ＣＬＴ２のレベルは、“ＣＡＳ ＬＡＴＥＮＣＹ
２”の時にはＨＩＧＨレベル、ＣＬＴ３のレベルは、
“ＣＡＳ ＬＡＴＥＮＣＹ ３”の時にはＨＩＧＨレベ
ルとなる。内部クロック信号（５）４０および内部クロ
ック信号（６）４１は、“ＣＡＳ ＬＡＴＥＮＣＹ
１”および“ＣＡＳ ＬＡＴＥＮＣＹ ２”の時に必要
な信号であり、“ＣＡＳＬＡＴＥＮＣＹ３”の時にはＬ
ＯＷレベルに固定される。また、遅延回路３９内には、
ＣＬＴ１またはＣＬＴ２のレベル信号によって内部クロ
ック信号（５）４０および内部クロック信号（６）４１
のタイミングをそれぞれ制御する回路が含まれている。
内部クロック信号（７）４２は、“ＣＡＳ ＬＡＴＥＮ
ＣＹ １”の時に、内部クロック信号（１）３６より生
成される。
【００１１】
【発明が解決しようとする課題】上述した従来の同期型
半導体記憶装置においては、外部クロック信号の入力に
対応して、常時内部クロック信号発生回路を動作させる
状態とし、外部からのコマンド入力を待機するスタンバ
イ状態においては、前記内部クロック信号発生回路以外
の関連する他の回路に対しても電源が供給されて常時動
作状態となっており、当該スタンバイ電流が相対的に大
きい電流値となって、電源電流が無為に消費されるとい
う欠点がある。
半導体記憶装置においては、外部クロック信号の入力に
対応して、常時内部クロック信号発生回路を動作させる
状態とし、外部からのコマンド入力を待機するスタンバ
イ状態においては、前記内部クロック信号発生回路以外
の関連する他の回路に対しても電源が供給されて常時動
作状態となっており、当該スタンバイ電流が相対的に大
きい電流値となって、電源電流が無為に消費されるとい
う欠点がある。
【００１２】
【課題を解決するための手段】本発明の同期型半導体記
憶装置は、ダイナミック・ランダム・アクセス・メモリ
ーを形成するメモリセルアレイと、外部より入力される
行アドレス／列アドレスを含むアドレス信号を受けて入
力するアドレス入力手段と、前記アドレス入力手段を介
して得られるアドレス情報を受けて、前記メモリセルア
レイに対するメモリセル選択信号を生成して出力するア
ドレス設定手段と、外部からの行アドレス選択制御／読
み出し制御／書き込み制御を含むコマンド信号を受けて
入力するコマンド入力手段と、前記コマンド入力手段を
介して得られるコマンド情報を受けて、前記メモリセル
アレイに対応するデータの読み出し動作ならびにデータ
の書き込み動作を制御するデータ読み書き制御手段と、
前記データ読み書き制御手段による制御作用を介して、
前記メモリセルアレイから読み出されるデータを出力す
るデータ出力手段と、前記メモリセルアレイに書き込む
ためのデータを入力するデータ入力手段と、外部からの
クロック信号を受けて入力するクロック入力手段と、前
記クロック入力手段を介して得られるクロック情報を受
けて、所定の基準内部クロック信号を生成して出力する
内部クロック生成手段と、前記前記基準内部クロック信
号を受けてタイミングの異なる内部クロック信号を生成
し、前記アドレス入力手段、前記アドレス設定手段、前
記コマンド入力手段、前記データ読み書き制御手段、前
記データ出力手段および前記データ入力手段に対するタ
イミング制御用のクロック信号として出力する内部クロ
ックタイミング制御手段とを備える同期型半導体記憶装
置において、前記内部クロック生成手段より出力される
基準内部クロック信号、モードレジスタセットサイクル
に対応して設定される複数のレベル信号および複数の行
アドレス許可信号を入力して、前記データ読み書き制御
手段に対するタイミング制御用の内部クロック信号を少
なくとも生成して出力する第１の回路手段と、前記内部
クロック生成手段より出力される基準内部クロック信号
および前記複数の行アドレス許可信号を入力して、前記
データ入力手段に対するタイミング制御用の内部クロッ
ク信号を生成して出力する第２の回路手段と、を少なく
とも前記内部クロックタイミング制御手段内に備えるこ
とを特徴としている。
憶装置は、ダイナミック・ランダム・アクセス・メモリ
ーを形成するメモリセルアレイと、外部より入力される
行アドレス／列アドレスを含むアドレス信号を受けて入
力するアドレス入力手段と、前記アドレス入力手段を介
して得られるアドレス情報を受けて、前記メモリセルア
レイに対するメモリセル選択信号を生成して出力するア
ドレス設定手段と、外部からの行アドレス選択制御／読
み出し制御／書き込み制御を含むコマンド信号を受けて
入力するコマンド入力手段と、前記コマンド入力手段を
介して得られるコマンド情報を受けて、前記メモリセル
アレイに対応するデータの読み出し動作ならびにデータ
の書き込み動作を制御するデータ読み書き制御手段と、
前記データ読み書き制御手段による制御作用を介して、
前記メモリセルアレイから読み出されるデータを出力す
るデータ出力手段と、前記メモリセルアレイに書き込む
ためのデータを入力するデータ入力手段と、外部からの
クロック信号を受けて入力するクロック入力手段と、前
記クロック入力手段を介して得られるクロック情報を受
けて、所定の基準内部クロック信号を生成して出力する
内部クロック生成手段と、前記前記基準内部クロック信
号を受けてタイミングの異なる内部クロック信号を生成
し、前記アドレス入力手段、前記アドレス設定手段、前
記コマンド入力手段、前記データ読み書き制御手段、前
記データ出力手段および前記データ入力手段に対するタ
イミング制御用のクロック信号として出力する内部クロ
ックタイミング制御手段とを備える同期型半導体記憶装
置において、前記内部クロック生成手段より出力される
基準内部クロック信号、モードレジスタセットサイクル
に対応して設定される複数のレベル信号および複数の行
アドレス許可信号を入力して、前記データ読み書き制御
手段に対するタイミング制御用の内部クロック信号を少
なくとも生成して出力する第１の回路手段と、前記内部
クロック生成手段より出力される基準内部クロック信号
および前記複数の行アドレス許可信号を入力して、前記
データ入力手段に対するタイミング制御用の内部クロッ
ク信号を生成して出力する第２の回路手段と、を少なく
とも前記内部クロックタイミング制御手段内に備えるこ
とを特徴としている。
【００１３】なお、前記第１の回路手段は、Ａバンク行
アドレス許可信号とＢバンク行アドレス許可信号の論理
和をとって出力するＯＲ回路と、当該ＯＲ回路の出力と
前記基準内部クロック信号との論理積をとって出力する
第１のＡＮＤ回路と、“ＣＡＳ ＬＡＴＥＮＣＹ ３”
におけるレベル信号を反転して出力する第１および第２
のインバータと、前記第１のＡＮＤ回路の出力と前記第
１のインバータの出力との論理積をとって出力する第２
のＡＮＤ回路と、前記第１のＡＮＤ回路の出力と前記第
２のインバータの出力との論理積をとって出力する第３
のＡＮＤ回路と、前記第１のＡＮＤ回路の出力と“ＣＡ
Ｓ ＬＡＴＥＮＣＹ １”におけるレベル信号の論理積
をとって出力する第４のＡＮＤ回路と、前記“ＣＡＳ
ＬＡＴＥＮＣＹ １”におけるレベル信号、前記第２の
ＡＮＤ回路の出力および“ＣＡＳＬＡＴＥＮＣＹ ２”
におけるレベル信号を入力して遅延して出力する第１の
遅延回路と、前記“ＣＡＳ ＬＡＴＥＮＣＹ ２”にお
けるレベル信号、前記第３のＡＮＤ回路の出力および前
記“ＣＡＳ ＬＡＴＥＮＣＹ １”におけるレベル信号
を入力して遅延して出力する第２の遅延回路と、前記第
４のＡＮＤ回路の出力を入力して遅延して出力する第３
の遅延回路とを備えて構成し、前記第２の回路手段は、
前記Ａバンク行アドレス許可信号とＢバンク行アドレス
許可信号の論理和をとって出力するＯＲ回路と、当該Ｏ
Ｒ回路の出力と前記基準内部クロック信号との論理積を
とって出力するＡＮＤ回路とを備えて構成してもよい。
アドレス許可信号とＢバンク行アドレス許可信号の論理
和をとって出力するＯＲ回路と、当該ＯＲ回路の出力と
前記基準内部クロック信号との論理積をとって出力する
第１のＡＮＤ回路と、“ＣＡＳ ＬＡＴＥＮＣＹ ３”
におけるレベル信号を反転して出力する第１および第２
のインバータと、前記第１のＡＮＤ回路の出力と前記第
１のインバータの出力との論理積をとって出力する第２
のＡＮＤ回路と、前記第１のＡＮＤ回路の出力と前記第
２のインバータの出力との論理積をとって出力する第３
のＡＮＤ回路と、前記第１のＡＮＤ回路の出力と“ＣＡ
Ｓ ＬＡＴＥＮＣＹ １”におけるレベル信号の論理積
をとって出力する第４のＡＮＤ回路と、前記“ＣＡＳ
ＬＡＴＥＮＣＹ １”におけるレベル信号、前記第２の
ＡＮＤ回路の出力および“ＣＡＳＬＡＴＥＮＣＹ ２”
におけるレベル信号を入力して遅延して出力する第１の
遅延回路と、前記“ＣＡＳ ＬＡＴＥＮＣＹ ２”にお
けるレベル信号、前記第３のＡＮＤ回路の出力および前
記“ＣＡＳ ＬＡＴＥＮＣＹ １”におけるレベル信号
を入力して遅延して出力する第２の遅延回路と、前記第
４のＡＮＤ回路の出力を入力して遅延して出力する第３
の遅延回路とを備えて構成し、前記第２の回路手段は、
前記Ａバンク行アドレス許可信号とＢバンク行アドレス
許可信号の論理和をとって出力するＯＲ回路と、当該Ｏ
Ｒ回路の出力と前記基準内部クロック信号との論理積を
とって出力するＡＮＤ回路とを備えて構成してもよい。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、アドレス
ＡＤＤの入力な対応する入力回路１と、行アドレス選択
／読み出し／書き込みを制御するコマンド信号入力に対
応する入力回路２１と、外部のクロック入力に対応する
入力回路３４と、データ出力に対応する出力回路２０
と、データ入力に対応する入力回路３２と、ラッチ回路
２、５、１９、２２および３１と、列アドレスバッファ
３と、列デコーダ４と、行アドレスバッファ７と、行デ
コーダ８と、メモリセルアレイ１０と、列アドレス制御
回路１１と、行アドレス制御回路１３と、センスアンプ
１６と、データアンプ１８と、書き込み制御回路２６
と、読み出し制御回路２７と、モード設定回路３３と、
内部クロック信号発生回路３５と、論理回路３７、４３
および４５と、遅延回路３９とを備えて構成される。
である。図１に示されるように、本実施例は、アドレス
ＡＤＤの入力な対応する入力回路１と、行アドレス選択
／読み出し／書き込みを制御するコマンド信号入力に対
応する入力回路２１と、外部のクロック入力に対応する
入力回路３４と、データ出力に対応する出力回路２０
と、データ入力に対応する入力回路３２と、ラッチ回路
２、５、１９、２２および３１と、列アドレスバッファ
３と、列デコーダ４と、行アドレスバッファ７と、行デ
コーダ８と、メモリセルアレイ１０と、列アドレス制御
回路１１と、行アドレス制御回路１３と、センスアンプ
１６と、データアンプ１８と、書き込み制御回路２６
と、読み出し制御回路２７と、モード設定回路３３と、
内部クロック信号発生回路３５と、論理回路３７、４３
および４５と、遅延回路３９とを備えて構成される。
【００１６】図４との対比により明らかなように、本実
施例の前述の従来例との相違点は、本実施例において
は、構成ならびに機能の異なる遅延回路３９が、図４の
従来例における遅延回路３９に対して置換えられている
ことと、新たに論理回路４５が付加されていることであ
る。なお、本実施例における論理回路４５および遅延回
路３９の内部構成は、それぞれ図２（ａ）および（ｂ）
に示されており、論理回路４５は、ＯＲ回路５７とＡＮ
Ｄ回路５８により構成され、また遅延回路３９は、ＯＲ
回路４７と、ＡＮＤ回路４８、５１、５２および５３
と、インバータ４９および５０と、遅延回路５４、５５
および５６とを備えて構成される。また、図３（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）および（ｉ）は、本実施例のＰＲＥＣＨＡＲＧＥ
コマンド入力時の信号波形図である。
施例の前述の従来例との相違点は、本実施例において
は、構成ならびに機能の異なる遅延回路３９が、図４の
従来例における遅延回路３９に対して置換えられている
ことと、新たに論理回路４５が付加されていることであ
る。なお、本実施例における論理回路４５および遅延回
路３９の内部構成は、それぞれ図２（ａ）および（ｂ）
に示されており、論理回路４５は、ＯＲ回路５７とＡＮ
Ｄ回路５８により構成され、また遅延回路３９は、ＯＲ
回路４７と、ＡＮＤ回路４８、５１、５２および５３
と、インバータ４９および５０と、遅延回路５４、５５
および５６とを備えて構成される。また、図３（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）および（ｉ）は、本実施例のＰＲＥＣＨＡＲＧＥ
コマンド入力時の信号波形図である。
【００１７】図１において、ＡＣＴＩＶＥコマンド（行
アドレス系動作コマンド：ＣＳＢとＲＡＳＢがＬＯＷレ
ベル、ＣＡＳＢとＷＥＢがＨＩＧＨレベル）が入力され
る場合の動作、データ読み出し時に、ＲＥＡＤコマンド
（読み出し動作コマンド：ＣＳＢおよびＣＡＳＢがＬＯ
Ｗレベル、ＲＡＳＢおよびＷＥＢがＨＩＧＨレベル）
と、アドレスＡＤＤ（Ａ1 ）が入力される場合の動作、
およびデータ書き込み時に、ＷＲＩＴＥコマンド（書き
込み動作コマンド：ＣＳＢ、ＣＡＳＢおよびＷＥＢがＬ
ＯＷレベル、ＲＡＳＢがＨＩＧＨレベル）が入力される
場合の動作については、それぞれ基本的には前述の従来
例の場合と同様である。従って、説明の重複を避けるた
めに、ここでは、本発明の従来例と異なる点に焦点を当
てて、主として、本実施例における遅延回路３９および
論理回路４５に関連する動作について説明を行うものと
する。
アドレス系動作コマンド：ＣＳＢとＲＡＳＢがＬＯＷレ
ベル、ＣＡＳＢとＷＥＢがＨＩＧＨレベル）が入力され
る場合の動作、データ読み出し時に、ＲＥＡＤコマンド
（読み出し動作コマンド：ＣＳＢおよびＣＡＳＢがＬＯ
Ｗレベル、ＲＡＳＢおよびＷＥＢがＨＩＧＨレベル）
と、アドレスＡＤＤ（Ａ1 ）が入力される場合の動作、
およびデータ書き込み時に、ＷＲＩＴＥコマンド（書き
込み動作コマンド：ＣＳＢ、ＣＡＳＢおよびＷＥＢがＬ
ＯＷレベル、ＲＡＳＢがＨＩＧＨレベル）が入力される
場合の動作については、それぞれ基本的には前述の従来
例の場合と同様である。従って、説明の重複を避けるた
めに、ここでは、本発明の従来例と異なる点に焦点を当
てて、主として、本実施例における遅延回路３９および
論理回路４５に関連する動作について説明を行うものと
する。
【００１８】図１に示される実施例は、従来例の場合と
同様に、２バンク構成による同期型半導体記憶装置であ
る。本実施例においては、遅延回路３９に対しては、内
部クロック信号発生回路３５より出力される内部クロッ
ク信号（１）３６と、モードレジスタセットサイクルに
対応してモード設定回路３３おいて設定され、信号線Ｃ
ＬＴ１、ＣＬＴ２およびＣＬＴ３を介して入力される複
数のレベル信号と、行アドレス制御回路１３より出力さ
れるＡＲＡＥおよびＢＲＡＥが入力されている。従来例
の場合と同様に、端子６１より、各バンクのＡＣＴＩＶ
Ｅコマンドが入力されると、ＡＲＡＥおよびＢＲＡＥは
それぞれＨＩＧＨレベルとなる。更に、ＰＲＥＣＨＡＧ
Ｅコマンド（行アドレス系プリチャージコマンド：ＣＳ
Ｂ、ＲＡＳＢおよびＷＥＢがＬＯＷレベル、ＣＡＳＢが
ＨＩＧＨレベル）が入力されると、ＬＯＷレベルに戻
る。
同様に、２バンク構成による同期型半導体記憶装置であ
る。本実施例においては、遅延回路３９に対しては、内
部クロック信号発生回路３５より出力される内部クロッ
ク信号（１）３６と、モードレジスタセットサイクルに
対応してモード設定回路３３おいて設定され、信号線Ｃ
ＬＴ１、ＣＬＴ２およびＣＬＴ３を介して入力される複
数のレベル信号と、行アドレス制御回路１３より出力さ
れるＡＲＡＥおよびＢＲＡＥが入力されている。従来例
の場合と同様に、端子６１より、各バンクのＡＣＴＩＶ
Ｅコマンドが入力されると、ＡＲＡＥおよびＢＲＡＥは
それぞれＨＩＧＨレベルとなる。更に、ＰＲＥＣＨＡＧ
Ｅコマンド（行アドレス系プリチャージコマンド：ＣＳ
Ｂ、ＲＡＳＢおよびＷＥＢがＬＯＷレベル、ＣＡＳＢが
ＨＩＧＨレベル）が入力されると、ＬＯＷレベルに戻
る。
【００１９】ここで、動作状態が、或るＡバンクの行選
択線が選択されている状態にあるものとする。図３にお
いて、時刻ｔ0 において、ＡバンクのＰＲＥＣＨＡＲＧ
Ｅコマンドが入力されると、行アドレス制御回路１３よ
り出力されるＡＲＡＥ１４がＬＯＷレベルとなり、これ
により、行デコーダ８を通してメモリセレアレイ１０に
対応する行選択線９は非選択の状態となる。従って、図
２（ａ）に示される論理回路４５においては、ＡＲＡＥ
とＢＲＡＥが双方ともにＬＯＷレベルとなり、プリチャ
ージ状態にある場合においては、内部クロック信号
（１）３６がＨＩＧＨレベルの状態になっても、書き込
みデータラッチ用として機能する内部クロック信号
（４）４６はＡＮＤ回路５８により遮断され、データ入
力機能の動作は停止される。また、何れか一方のバンク
の行アドレス系が動作している状態において、当該バン
クの行アドレス許可信号がＨＩＧＨレベルの状態にある
時には、内部クロック信号（４）４６は、内部クロック
信号（１）３６のレベルにより生成される。また、図２
（ｂ）に示される遅延回路３９においても、同様に、Ａ
ＲＡＥとＢＲＡＥが双方ともにＬＯＷレベルとなり、プ
リチャージ状態にある場合においては、内部クロック信
号（１）３６がＨＩＧＨレベルの状態になっても、ＡＮ
Ｄ回路４８の出力において遮断されてＬＯＷレベルが出
力され、これにより、ＡＮＤ回路５１、５２および５３
を介して、遅延回路５４、５５および５６より出力され
る内部クロック信号（５）４０、内部クロック信号
（６）４１および内部クロック信号（７）４２は、全て
遮断される。従って、これらの内部クロック信号によ
り、それぞれ起動される書き込み制御回路２６、読み込
み制御回路２７およびデータ出力機能は、全てその動作
状態が停止される。
択線が選択されている状態にあるものとする。図３にお
いて、時刻ｔ0 において、ＡバンクのＰＲＥＣＨＡＲＧ
Ｅコマンドが入力されると、行アドレス制御回路１３よ
り出力されるＡＲＡＥ１４がＬＯＷレベルとなり、これ
により、行デコーダ８を通してメモリセレアレイ１０に
対応する行選択線９は非選択の状態となる。従って、図
２（ａ）に示される論理回路４５においては、ＡＲＡＥ
とＢＲＡＥが双方ともにＬＯＷレベルとなり、プリチャ
ージ状態にある場合においては、内部クロック信号
（１）３６がＨＩＧＨレベルの状態になっても、書き込
みデータラッチ用として機能する内部クロック信号
（４）４６はＡＮＤ回路５８により遮断され、データ入
力機能の動作は停止される。また、何れか一方のバンク
の行アドレス系が動作している状態において、当該バン
クの行アドレス許可信号がＨＩＧＨレベルの状態にある
時には、内部クロック信号（４）４６は、内部クロック
信号（１）３６のレベルにより生成される。また、図２
（ｂ）に示される遅延回路３９においても、同様に、Ａ
ＲＡＥとＢＲＡＥが双方ともにＬＯＷレベルとなり、プ
リチャージ状態にある場合においては、内部クロック信
号（１）３６がＨＩＧＨレベルの状態になっても、ＡＮ
Ｄ回路４８の出力において遮断されてＬＯＷレベルが出
力され、これにより、ＡＮＤ回路５１、５２および５３
を介して、遅延回路５４、５５および５６より出力され
る内部クロック信号（５）４０、内部クロック信号
（６）４１および内部クロック信号（７）４２は、全て
遮断される。従って、これらの内部クロック信号によ
り、それぞれ起動される書き込み制御回路２６、読み込
み制御回路２７およびデータ出力機能は、全てその動作
状態が停止される。
【００２０】勿論、外部からＡＣＴＩＶＥコマンドが入
力される状態においては、論理回路４５からは内部クロ
ック信号（４）４６が正常に出力されて、データ入力機
能が正常に動作し、また遅延回路３９からは、内部クロ
ック信号（５）４０、内部クロック信号（６）４１およ
び内部クロック信号（７）４２が、それぞれ遅延回路５
４、５５および５６を介してタイミングが調整されて正
常に出力され、書き込み制御回路２６、読み込み制御回
路２７およびデータ出力機能が正常に動作状態に入るこ
とは云うまでもない。
力される状態においては、論理回路４５からは内部クロ
ック信号（４）４６が正常に出力されて、データ入力機
能が正常に動作し、また遅延回路３９からは、内部クロ
ック信号（５）４０、内部クロック信号（６）４１およ
び内部クロック信号（７）４２が、それぞれ遅延回路５
４、５５および５６を介してタイミングが調整されて正
常に出力され、書き込み制御回路２６、読み込み制御回
路２７およびデータ出力機能が正常に動作状態に入るこ
とは云うまでもない。
【００２１】即ち、本実施例においては、外部からＡＣ
ＴＩＶＥコマンドが入力されないプリチャージ状態にお
いて、内部クロック信号発生回路３５より出力される内
部クロック信号（１）３６、およびＡバンク、Ｂバンク
に対応する行アドレス許可信号を入力して、データ書き
込み動作を停止させる論理回路４５と、プリチャージ状
態において、前記内部クロック信号（１）３６、モード
レジスタセットサイクルに対応して設定される複数のレ
ベル信号および前記Ａバンク、Ｂバンクに対応する行ア
ドレス許可信号を入力して、読み出し／書き込み動作を
制御する書き込み制御回路２６および読み出し制御回路
２７の動作を停止させる遅延回路３９とを、内部クロッ
クタイミング制御手段内に設けることにより、当該プリ
チャージ状態におけるスタンバイ電流を削減することが
できる。
ＴＩＶＥコマンドが入力されないプリチャージ状態にお
いて、内部クロック信号発生回路３５より出力される内
部クロック信号（１）３６、およびＡバンク、Ｂバンク
に対応する行アドレス許可信号を入力して、データ書き
込み動作を停止させる論理回路４５と、プリチャージ状
態において、前記内部クロック信号（１）３６、モード
レジスタセットサイクルに対応して設定される複数のレ
ベル信号および前記Ａバンク、Ｂバンクに対応する行ア
ドレス許可信号を入力して、読み出し／書き込み動作を
制御する書き込み制御回路２６および読み出し制御回路
２７の動作を停止させる遅延回路３９とを、内部クロッ
クタイミング制御手段内に設けることにより、当該プリ
チャージ状態におけるスタンバイ電流を削減することが
できる。
【００２２】
【発明の効果】以上説明したように、本発明は、外部か
らのＡＣＴＩＶＥコマンドが入力されないプリチャージ
状態においては、内部クロック信号発生回路より出力さ
れる内部クロック信号（１）および複数の行アドレス許
可信号を受けて、書き込みデータの入力をラッチする内
部クロック信号の出力を停止するように機能する回路手
段と、同じくプリチャージ状態においては、前記内部ク
ロック信号（１）、モードレジスタセットサイクルに対
応して設定される複数のレベル信号および前記複数の行
アドレス許可信号を受けて、読み出し／書き込み動作を
制御するデータ読み書き制御手段の動作を停止するよう
に機能する回路手段とを備えることにより、プリチャー
ジ状態におけるスタンバイ電流を削減することが可能と
なり、無為の消費電流を大幅に低減することができると
いう効果がある。
らのＡＣＴＩＶＥコマンドが入力されないプリチャージ
状態においては、内部クロック信号発生回路より出力さ
れる内部クロック信号（１）および複数の行アドレス許
可信号を受けて、書き込みデータの入力をラッチする内
部クロック信号の出力を停止するように機能する回路手
段と、同じくプリチャージ状態においては、前記内部ク
ロック信号（１）、モードレジスタセットサイクルに対
応して設定される複数のレベル信号および前記複数の行
アドレス許可信号を受けて、読み出し／書き込み動作を
制御するデータ読み書き制御手段の動作を停止するよう
に機能する回路手段とを備えることにより、プリチャー
ジ状態におけるスタンバイ電流を削減することが可能と
なり、無為の消費電流を大幅に低減することができると
いう効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】前記実施例の論理回路および遅延回路の構成を
示すブロック図である。
示すブロック図である。
【図３】前記実施例のプリチャージコマンド入力時にお
ける信号波形図である。
ける信号波形図である。
【図４】従来例の構成を示すブロック図である。
【図５】従来例の遅延回路の構成を示すブロック図であ
る。
る。
【図６】ＡＣＴＩＶＥコマンド入力時における信号波形
図である。
図である。
【図７】ＲＥＡＤ／ＷＲＩＴＥコマンド入力時における
信号波形図である。
信号波形図である。
１、２１、３２、３４ 入力回路 ２、５、１９、２２、３１ ラッチ回路 ３ 列アドレスバッファ ４ 列デコーダ ６ 列選択信号 ７ 行アドレスバッファ ８ 行デコーダ ９ 行選択信号 １０ メモリセルアレイ １１ 列アドレス制御回路 １２ 列アドレス許可信号 １３ 行アドレス制御回路 １４ ＡＲＡＥ（Ａバンク行アドレス許可信号） １５ ＢＲＡＥ（Ｂバンク行アドレス許可信号） １６ センスアンプ １７ Ｒ／Ｗ（ＲＥＡＤ・ＷＲＩＴＥ）バス １８ データアンプ ２０ 出力回路 ２３ ＡＣＴＩＶＥコマンド信号 ２４ ＷＲＩＴＥコマンド信号 ２５ ＲＥＡＤコマンド信号 ２６ 書き込み制御回路 ２７ 読み出し制御回路 ２８ データアンプ制御信号 ２９ 出力許可信号 ３０ 内部クロック（３）許可信号 ３３ モード設定回路 ３５ 内部クロック信号発生回路 ３６ 内部クロック信号（１） ３７、４３、４５ 論理回路 ３８ 内部クロック信号（２） ３９、５４〜５６ 遅延回路 ４０ 内部クロック信号（５） ４１ 内部クロック信号（６） ４２ 内部クロック信号（７） ４４ 内部クロック信号（３） ４６ 内部クロック信号（４） ４７、５７ ＯＲ回路 ４８、５１〜５３、５８ ＡＮＤ回路 ４９、５０ インバータ ５９〜６２ 端子
Claims (2)
- 【請求項１】 ダイナミック・ランダム・アクセス・メ
モリーを形成するメモリセルアレイと、外部より入力さ
れる行アドレス／列アドレスを含むアドレス信号を受け
て入力するアドレス入力手段と、前記アドレス入力手段
を介して得られるアドレス情報を受けて、前記メモリセ
ルアレイに対するメモリセル選択信号を生成して出力す
るアドレス設定手段と、外部からの行アドレス選択制御
／読み出し制御／書き込み制御を含むコマンド信号を受
けて入力するコマンド入力手段と、前記コマンド入力手
段を介して得られるコマンド情報を受けて、前記メモリ
セルアレイに対応するデータの読み出し動作ならびにデ
ータの書き込み動作を制御するデータ読み書き制御手段
と、前記データ読み書き制御手段による制御作用を介し
て、前記メモリセルアレイから読み出されるデータを出
力するデータ出力手段と、前記メモリセルアレイに書き
込むためのデータを入力するデータ入力手段と、外部か
らのクロック信号を受けて入力するクロック入力手段
と、前記クロック入力手段を介して得られるクロック情
報を受けて、所定の基準内部クロック信号を生成して出
力する内部クロック生成手段と、前記前記基準内部クロ
ック信号を受けてタイミングの異なる内部クロック信号
を生成し、前記アドレス入力手段、前記アドレス設定手
段、前記コマンド入力手段、前記データ読み書き制御手
段、前記データ出力手段および前記データ入力手段に対
するタイミング制御用のクロック信号として出力する内
部クロックタイミング制御手段とを備える同期型半導体
記憶装置において、 前記内部クロック生成手段より出力される基準内部クロ
ック信号、モードレジスタセットサイクルに対応して設
定される複数のレベル信号および複数の行アドレス許可
信号を入力して、前記データ読み書き制御手段に対する
タイミング制御用の内部クロック信号を少なくとも生成
して出力する第１の回路手段と、 前記内部クロック生成手段より出力される基準内部クロ
ック信号および前記複数の行アドレス許可信号を入力し
て、前記データ入力手段に対するタイミング制御用の内
部クロック信号を生成して出力する第２の回路手段と、 を少なくとも前記内部クロックタイミング制御手段内に
備えることを特徴とする同期型半導体記憶装置。 - 【請求項２】 前記第１の回路手段が、Ａバンク行アド
レス許可信号とＢバンク行アドレス許可信号の論理和を
とって出力するＯＲ回路と、当該ＯＲ回路の出力と前記
基準内部クロック信号との論理積をとって出力する第１
のＡＮＤ回路と、“ＣＡＳ ＬＡＴＥＮＣＹ ３”にお
けるレベル信号を反転して出力する第１および第２のイ
ンバータと、前記第１のＡＮＤ回路の出力と前記第１の
インバータの出力との論理積をとって出力する第２のＡ
ＮＤ回路と、前記第１のＡＮＤ回路の出力と前記第２の
インバータの出力との論理積をとって出力する第３のＡ
ＮＤ回路と、前記第１のＡＮＤ回路の出力と“ＣＡＳ
ＬＡＴＥＮＣＹ １”におけるレベル信号の論理積をと
って出力する第４のＡＮＤ回路と、前記“ＣＡＳＬＡＴ
ＥＮＣＹ １”におけるレベル信号、前記第２のＡＮＤ
回路の出力および“ＣＡＳ ＬＡＴＥＮＣＹ ２”にお
けるレベル信号を入力して遅延して出力する第１の遅延
回路と、前記“ＣＡＳ ＬＡＴＥＮＣＹ ２”における
レベル信号、前記第３のＡＮＤ回路の出力および前記
“ＣＡＳ ＬＡＴＥＮＣＹ １”におけるレベル信号を
入力して遅延して出力する第２の遅延回路と、前記第４
のＡＮＤ回路の出力を入力して遅延して出力する第３の
遅延回路とを備えて構成され、前記第２の回路手段が、
前記Ａバンク行アドレス許可信号とＢバンク行アドレス
許可信号の論理和をとって出力するＯＲ回路と、当該Ｏ
Ｒ回路の出力と前記基準内部クロック信号との論理積を
とって出力するＡＮＤ回路とを備えて構成される請求項
１記載の同期型半導体記憶装置。
Priority Applications (3)
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| JP6236527A JP2697633B2 (ja) | 1994-09-30 | 1994-09-30 | 同期型半導体記憶装置 |
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Applications Claiming Priority (1)
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| JP6236527A JP2697633B2 (ja) | 1994-09-30 | 1994-09-30 | 同期型半導体記憶装置 |
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| JP2697633B2 true JP2697633B2 (ja) | 1998-01-14 |
Family
ID=17002013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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