JPH11214903A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH11214903A JPH11214903A JP10025130A JP2513098A JPH11214903A JP H11214903 A JPH11214903 A JP H11214903A JP 10025130 A JP10025130 A JP 10025130A JP 2513098 A JP2513098 A JP 2513098A JP H11214903 A JPH11214903 A JP H11214903A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/491—Disposition
- H01L2224/4912—Layout
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】少ない部品点数で優れた電気的特性を有する電
界効果トランジスタ（ＦＥＴ）を提供すること。 【解決手段】絶縁セラミック部１２をＦＥＴチップ１５
側へ拡げ、上面にメタライズしたオープンスタブ１７を
形成してキャパシタンス成分を付与する。オープンスタ
ブ１７は好ましくは複数に分離して、ボンディングワイ
ヤ１８により選択的に相互接続する。
界効果トランジスタ（ＦＥＴ）を提供すること。 【解決手段】絶縁セラミック部１２をＦＥＴチップ１５
側へ拡げ、上面にメタライズしたオープンスタブ１７を
形成してキャパシタンス成分を付与する。オープンスタ
ブ１７は好ましくは複数に分離して、ボンディングワイ
ヤ１８により選択的に相互接続する。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ（以下ＦＥＴという）、特に高周波電力増幅に好適な
ガリウムひ素化合物（ＧａＡｓ）ＦＥＴに関する。
タ（以下ＦＥＴという）、特に高周波電力増幅に好適な
ガリウムひ素化合物（ＧａＡｓ）ＦＥＴに関する。
【０００２】
【従来の技術】直線性（リニアリティ）が良好であると
共に入力電力消費が実質的になく真空管と同様の動作特
性を有するので、ＦＥＴは真空管の代替増幅器として広
く使用されている。
共に入力電力消費が実質的になく真空管と同様の動作特
性を有するので、ＦＥＴは真空管の代替増幅器として広
く使用されている。
【０００３】斯るＦＥＴには使用する半導体材料によ
り、シリコンをベースとするものと、ＧａＡｓを中心と
する化合物半導体をベースとするものとに２分される。
特にキャリアの移動度（モービリティ）が大きいので、
ＧａＡｓ ＦＥＴは高周波信号増幅用に広く使用されて
おり、高周波電力増幅にはパワーＧａＡｓ ＦＥＴが使
用されている。
り、シリコンをベースとするものと、ＧａＡｓを中心と
する化合物半導体をベースとするものとに２分される。
特にキャリアの移動度（モービリティ）が大きいので、
ＧａＡｓ ＦＥＴは高周波信号増幅用に広く使用されて
おり、高周波電力増幅にはパワーＧａＡｓ ＦＥＴが使
用されている。
【０００４】斯るＦＥＴの従来技術は、例えば実開昭６
０−６６０４８号公報、特開昭６４−４７１０号公報及
び特開平２−２４６２５１号公報等に開示されている。
これら従来のＦＥＴの構成を以下に添付図、特に図２及
び図３を参照して説明する。先ず図２の従来のＦＥＴに
あっては、ＦＥＴチップ５をパッケージヒートシンク部
１上に直接載置する。このヒートシンク部１は例えばア
ルミニウム等の良熱伝導性金属により形成されるのが一
般的である。このＦＥＴチップ５を包囲する、例えば矩
形状の絶縁セラミック部２をヒートシンク部１に被着形
成する。この絶縁セラミック部２の上面にパッケージリ
ード部３を固定する。ＦＥＴチップ５の電極とパッケー
ジリード部３間は、例えば金細線を使用した周知のボン
ディングワイヤ４により電気的接続を行う。
０−６６０４８号公報、特開昭６４−４７１０号公報及
び特開平２−２４６２５１号公報等に開示されている。
これら従来のＦＥＴの構成を以下に添付図、特に図２及
び図３を参照して説明する。先ず図２の従来のＦＥＴに
あっては、ＦＥＴチップ５をパッケージヒートシンク部
１上に直接載置する。このヒートシンク部１は例えばア
ルミニウム等の良熱伝導性金属により形成されるのが一
般的である。このＦＥＴチップ５を包囲する、例えば矩
形状の絶縁セラミック部２をヒートシンク部１に被着形
成する。この絶縁セラミック部２の上面にパッケージリ
ード部３を固定する。ＦＥＴチップ５の電極とパッケー
ジリード部３間は、例えば金細線を使用した周知のボン
ディングワイヤ４により電気的接続を行う。
【０００５】また、図３に示す従来のＦＥＴにあって
は、パッケージヒートシンク部１’、ＦＥＴチップ
５’、絶縁セラミック部２’、パッケージリード部３’
は図２のＦＥＴと同様である。しかし、図３のＦＥＴは
ＦＥＴチップ５’の両側と絶縁セラミック部２の内壁間
にチップコンデンサ６ａ、６ｂを配置する点で図２のＦ
ＥＴと相違する。そこで、ＦＥＴチップ５’の電極は、
極めて短いボンディングワイヤ４ａによりチップコンデ
ンサ６ａ、６ｂと接続され、更にチップコンデンサ６
ａ、６ｂからパッケージリード部３’にボンディングワ
イヤ４ｂを介して電気的接続する。
は、パッケージヒートシンク部１’、ＦＥＴチップ
５’、絶縁セラミック部２’、パッケージリード部３’
は図２のＦＥＴと同様である。しかし、図３のＦＥＴは
ＦＥＴチップ５’の両側と絶縁セラミック部２の内壁間
にチップコンデンサ６ａ、６ｂを配置する点で図２のＦ
ＥＴと相違する。そこで、ＦＥＴチップ５’の電極は、
極めて短いボンディングワイヤ４ａによりチップコンデ
ンサ６ａ、６ｂと接続され、更にチップコンデンサ６
ａ、６ｂからパッケージリード部３’にボンディングワ
イヤ４ｂを介して電気的接続する。
【０００６】
【発明が解決しようとする課題】近年のエレクトロニク
ス分野にあってはＦＥＴは高出力化、高利得化の要求が
進んでいる。その為に、ＦＥＴチップのゲート幅が増加
し低インピーダンス化及びボンディングワイヤとパッケ
ージリード部間のインダクタンス増加が問題となる。
ス分野にあってはＦＥＴは高出力化、高利得化の要求が
進んでいる。その為に、ＦＥＴチップのゲート幅が増加
し低インピーダンス化及びボンディングワイヤとパッケ
ージリード部間のインダクタンス増加が問題となる。
【０００７】しかし、図２のＦＥＴにあっては外部整合
回路を使用しても高利得且つ高出力化が困難であった。
回路を使用しても高利得且つ高出力化が困難であった。
【０００８】また、図３のＦＥＴにあっては、チップコ
ンデンサにより整合をとる内部整合型である為に高周波
において高利得且つ高出力特性が得られるが、図２のＦ
ＥＴに比べて部品点数が増加すると共に組立又は製造工
数が増加しコスト上昇を招来するという問題があった。
ンデンサにより整合をとる内部整合型である為に高周波
において高利得且つ高出力特性が得られるが、図２のＦ
ＥＴに比べて部品点数が増加すると共に組立又は製造工
数が増加しコスト上昇を招来するという問題があった。
【０００９】従って、本発明の目的は少ない部品点数を
用い且つ組立工数を低減し、良好な高周波増幅特性を有
するＦＥＴ、特に電力用ＧａＡｓ ＦＥＴを提供するこ
とである。
用い且つ組立工数を低減し、良好な高周波増幅特性を有
するＦＥＴ、特に電力用ＧａＡｓ ＦＥＴを提供するこ
とである。
【００１０】
【課題を解決するための手段】前述の課題を解決するた
めに、本発明による電界効果トランジスタは、次のよう
な特徴的な構成を備えている。
めに、本発明による電界効果トランジスタは、次のよう
な特徴的な構成を備えている。
【００１１】（１）パッケージヒートシンク部上に配置
したＦＥＴチップを、絶縁セラミック部の上面のパッケ
ージリード部にボンディングワイヤで接続する電界効果
トランジスタにおいて、前記絶縁セラミック部を前記Ｆ
ＥＴチップ側に拡げると共に上面にオープンスタブを形
成する電界効果トランジスタ。
したＦＥＴチップを、絶縁セラミック部の上面のパッケ
ージリード部にボンディングワイヤで接続する電界効果
トランジスタにおいて、前記絶縁セラミック部を前記Ｆ
ＥＴチップ側に拡げると共に上面にオープンスタブを形
成する電界効果トランジスタ。
【００１２】（２）前記オープンスタブを複数に分離形
成し、ボンディングワイヤにより選択的に接続する
（１）の電界効果トランジスタ。
成し、ボンディングワイヤにより選択的に接続する
（１）の電界効果トランジスタ。
【００１３】（３）前記オープンスタブを選択的に分離
する（１）の電界効果トランジスタ。
する（１）の電界効果トランジスタ。
【００１４】（４）前記オープンスタブを予め３分割形
成した（２）の電界効果トランジスタ。
成した（２）の電界効果トランジスタ。
【００１５】（５）前記ＦＥＴチップは電力用ＧａＡＳ
ＦＥＴである（１）乃至（４）の電界効果トランジス
タ。
ＦＥＴである（１）乃至（４）の電界効果トランジス
タ。
【００１６】
【発明の実施の形態】以下、図面を参照して、本発明に
よる電界効果トランジスタの好適実施形態を詳細に説明
する。尚、この実施形態は単に例示にすぎず本発明の範
囲を制限するものではない。
よる電界効果トランジスタの好適実施形態を詳細に説明
する。尚、この実施形態は単に例示にすぎず本発明の範
囲を制限するものではない。
【００１７】図１は、本発明の電力用ＧａＡｓ ＦＥＴ
の好適実施例を示し、（Ａ）は平面図、（Ｂ）は断面図
である。このＦＥＴはパッケージヒートシンク部１１、
ＦＥＴチップ１５、絶縁セラミック部１２、その上面の
パッケージリード部１３を有する点で図２のＦＥＴと類
似する構成を有する。しかし、図１（Ａ）及び（Ｂ）か
ら明らかな如く、絶縁セラミック部１２がＦＥＴチップ
１５方向、即ち内方に拡がり、両者間の間隔を狭くして
いる点に注目されたい。これにより、ＦＥＴチップ１５
とパッケージリード部１３間のボンディングワイヤ１４
が極めて短くなり、そのインダクタンスを低減させてい
る。
の好適実施例を示し、（Ａ）は平面図、（Ｂ）は断面図
である。このＦＥＴはパッケージヒートシンク部１１、
ＦＥＴチップ１５、絶縁セラミック部１２、その上面の
パッケージリード部１３を有する点で図２のＦＥＴと類
似する構成を有する。しかし、図１（Ａ）及び（Ｂ）か
ら明らかな如く、絶縁セラミック部１２がＦＥＴチップ
１５方向、即ち内方に拡がり、両者間の間隔を狭くして
いる点に注目されたい。これにより、ＦＥＴチップ１５
とパッケージリード部１３間のボンディングワイヤ１４
が極めて短くなり、そのインダクタンスを低減させてい
る。
【００１８】更に、本発明のＦＥＴにあっては、図１
（Ａ）の平面図から明らかな如く、絶縁セラミック部２
の上面に例えばアルミニウムの蒸着等により形成される
オープンスタブ１７を有する。この好適実施例による
と、オープンスタブ１７は、及びで示す３段階に
分離して形成されている。これら３段階のオープンスタ
ブ１７は、必要に応じてボンディングワイヤ１８により
相互接続可能にする。
（Ａ）の平面図から明らかな如く、絶縁セラミック部２
の上面に例えばアルミニウムの蒸着等により形成される
オープンスタブ１７を有する。この好適実施例による
と、オープンスタブ１７は、及びで示す３段階に
分離して形成されている。これら３段階のオープンスタ
ブ１７は、必要に応じてボンディングワイヤ１８により
相互接続可能にする。
【００１９】斯る構成のＦＥＴにあっては、ボンディン
グワイヤ１４のインダクタンスは図２の従来例のＦＥＴ
に比して小さくなる。また、パッケージリード部１３の
インダクタンス成分は、オープンスタブ１７の形成によ
り高周波ではコンデンサ成分を形成し、チップコンデン
サと同様の作用をすることに注目されたい。従って、図
３に示した従来のＦＥＴの如くチップコンデンサを使用
することなく内部整合が可能になる。即ち、外部のイン
ダクタンス及びキャパシタンス（コンデンサ）による外
部整合により高利得且つ高出力特性が実現できる。
グワイヤ１４のインダクタンスは図２の従来例のＦＥＴ
に比して小さくなる。また、パッケージリード部１３の
インダクタンス成分は、オープンスタブ１７の形成によ
り高周波ではコンデンサ成分を形成し、チップコンデン
サと同様の作用をすることに注目されたい。従って、図
３に示した従来のＦＥＴの如くチップコンデンサを使用
することなく内部整合が可能になる。即ち、外部のイン
ダクタンス及びキャパシタンス（コンデンサ）による外
部整合により高利得且つ高出力特性が実現できる。
【００２０】また、オープンスタブ１７を複数に分離
し、ボンディングワイヤ１８を用いて組合せ（相互接
続）することにより、広い範囲の帯域での使用が可能と
なる。更にまた、複数に分離したオープンスタブ１７
は、ボンディングワイヤ１８と共に量産時のＦＥＴの特
性のバラツキを補正（調整）するという効果を有する。
し、ボンディングワイヤ１８を用いて組合せ（相互接
続）することにより、広い範囲の帯域での使用が可能と
なる。更にまた、複数に分離したオープンスタブ１７
は、ボンディングワイヤ１８と共に量産時のＦＥＴの特
性のバラツキを補正（調整）するという効果を有する。
【００２１】以上、本発明のＦＥＴの好適実施例を説明
したが、本発明のＦＥＴは絶縁セラミック部１２を幅広
とし、その上面にメタライズしたオープンスタブ１７を
形成したことを特徴とする。本発明は上述の実施例に制
限することなく種々の変形変更が可能である。例えばオ
ープンスタブは連続して形成し、製造／組立後にレーザ
ービーム等によりトリミング（切断）することにより、
パッケージリード部１３のキャパシタンス成分を所望最
適値に調節してもよい。
したが、本発明のＦＥＴは絶縁セラミック部１２を幅広
とし、その上面にメタライズしたオープンスタブ１７を
形成したことを特徴とする。本発明は上述の実施例に制
限することなく種々の変形変更が可能である。例えばオ
ープンスタブは連続して形成し、製造／組立後にレーザ
ービーム等によりトリミング（切断）することにより、
パッケージリード部１３のキャパシタンス成分を所望最
適値に調節してもよい。
【００２２】
【発明の効果】上述の説明から理解される如く、本発明
のＦＥＴによると、ＦＥＴチップを包囲してパッケージ
ヒートシンク部に形成される絶縁セラミック部をＦＥＴ
チップ側に拡げ、絶縁セラミック部の上面の幅を広く
し、その上面にメタライズしたオープンスタブを形成す
ることによりキャパシタンス成分を付与して内部整合を
行っている。従って、少ない部品点数で優れた電気的特
性を有するＦＥＴが安価に得られ、必要に応じて又は製
造上のバラツキを補正して、キャパシタンス成分の調節
が可能になるという実用上の顕著な作用効果を呈する。
のＦＥＴによると、ＦＥＴチップを包囲してパッケージ
ヒートシンク部に形成される絶縁セラミック部をＦＥＴ
チップ側に拡げ、絶縁セラミック部の上面の幅を広く
し、その上面にメタライズしたオープンスタブを形成す
ることによりキャパシタンス成分を付与して内部整合を
行っている。従って、少ない部品点数で優れた電気的特
性を有するＦＥＴが安価に得られ、必要に応じて又は製
造上のバラツキを補正して、キャパシタンス成分の調節
が可能になるという実用上の顕著な作用効果を呈する。
【図１】本発明の好適実施例によるＦＥＴを示し、
（Ａ）は平面図、（Ｂ）は断面図である。
（Ａ）は平面図、（Ｂ）は断面図である。
【図２】従来のＦＥＴの一例を示し、（Ａ）は平面図、
（Ｂ）は断面図である。
（Ｂ）は断面図である。
【図３】従来のＦＥＴの他の例を示し、（Ａ）は平面
図、（Ｂ）は断面図である。
図、（Ｂ）は断面図である。
１１ パッケージヒートシンク部 １２ 絶縁セラミック部 １３ パッケージリード部 １４、１８ ボンディングワイヤ １５ ＦＥＴチップ １７ オープンスタブ
Claims (5)
- 【請求項１】パッケージヒートシンク部上に配置したＦ
ＥＴチップを、絶縁セラミック部の上面のパッケージリ
ード部にボンディングワイヤで接続する電界効果トラン
ジスタにおいて、前記絶縁セラミック部を前記ＦＥＴチ
ップ側に拡げると共に上面にオープンスタブを形成する
ことを特徴とする電界効果トランジスタ。 - 【請求項２】前記オープンスタブを複数に分離形成し、
ボンディングワイヤにより選択的に接続することを特徴
とする請求項１の電界効果トランジスタ。 - 【請求項３】前記オープンスタブを選択的に分離するこ
とを特徴とする請求項１の電界効果トランジスタ。 - 【請求項４】前記オープンスタブを予め３分割形成した
ことを特徴とする請求項２の電界効果トランジスタ。 - 【請求項５】前記ＦＥＴチップは電力用ＧａＡｓ ＦＥ
Ｔであることを特徴とする請求項１乃至４の電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10025130A JPH11214903A (ja) | 1998-01-22 | 1998-01-22 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10025130A JPH11214903A (ja) | 1998-01-22 | 1998-01-22 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214903A true JPH11214903A (ja) | 1999-08-06 |
Family
ID=12157387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10025130A Pending JPH11214903A (ja) | 1998-01-22 | 1998-01-22 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214903A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3113218A4 (en) * | 2014-02-26 | 2017-11-01 | Kyocera Corporation | Electronic-component-containing package and electronic device |
-
1998
- 1998-01-22 JP JP10025130A patent/JPH11214903A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3113218A4 (en) * | 2014-02-26 | 2017-11-01 | Kyocera Corporation | Electronic-component-containing package and electronic device |
| US10014233B2 (en) | 2014-02-26 | 2018-07-03 | Kyocera Corporation | Electronic component containing package and electronic device |
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