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JP2003115732A - 半導体装置 - Google Patents

半導体装置

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JP2003115732A
JP2003115732A JP2001307358A JP2001307358A JP2003115732A JP 2003115732 A JP2003115732 A JP 2003115732A JP 2001307358 A JP2001307358 A JP 2001307358A JP 2001307358 A JP2001307358 A JP 2001307358A JP 2003115732 A JP2003115732 A JP 2003115732A
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JP
Japan
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lead
semiconductor device
matching circuit
impedance
output
Prior art date
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Application number
JP2001307358A
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Inventor
Toru Fujioka
徹 藤岡
Toshihiko Shimizu
敏彦 清水
Isao Yoshida
功 吉田
Mamoru Ito
護 伊藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 性能の劣化が少ないインピーダンス変換機能
をもつ整合回路によって、大きなゲート幅を有する高出
力ＦＥＴの高周波、高出力特性を十分に引き出すことの
できる半導体装置を提供する。 【解決手段】 半導体チップと電気的に接続された入力
用或いは出力用のリードが、前記半導体チップを収容す
る絶縁材の枠体に固定されている半導体装置において、
前記入力用或いは出力用リードの少なくとも何れかが、
前記枠体に固定される部位に、前記枠体により支持され
る端面開放の線路と接続され、前記リードがオープンス
タブを備える構成となる整合回路を有する。この構成に
よれば、オープンスタブにより、インピーダンス変換が
行われているので、リードは、インピーダンス変換の機
能が強化されていることになり、内部整合回路に要求さ
れるインピーダンス変換比を小さくすることが可能とな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、内部整合回路を有
する半導体装置に関し、特に、増幅用素子として低イン
ピーダンスの高周波、高出力用トランジスタを実装する
半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】現在マイクロ波用のトランジスタは、高
周波化、高出力化が進んでおり、様々な通信機器に実装
されて広く使われている。特に、携帯電話等の移動体通
信用基地局に用いられる高出力アンプに要求される出力
パワーは、近年大幅に増加している。
【０００３】前記高出力アンプに用いられているＦＥＴ
では、高出力化に対処するために有効であることから、
トランジスタのゲート幅を増加させているが、こうした
ゲート幅の増加に伴いトランジスタの入出力のインピー
ダンスが低下している。
【０００４】このため入出力インピーダンスの低下に対
処して、インピーダンスの整合をはかるために、半導体
装置外部の整合回路だけではなく、半導体装置内部に整
合回路を内蔵した構成が主流となっている。
【０００５】このような内部整合回路を内蔵した半導体
装置に関しては、例えば、特開平４−３２１３０８号公
報、特開平７−７４５５７号公報に開示されており、図
１は、こうした従来の内部整合回路を有する半導体装置
の構成を示している。
【０００６】図１に示す例では、ＦＥＴ１が実装される
パッケージ２内に、入力側と出力側のメタライズパター
ン３により形成される内部整合回路を実装し、ＦＥＴ１
とメタライズパターン３とをボンディングワイヤ４によ
って接続し、メタライズパターン３を入出力のリード５
と接続する構成となっている。このメタライズパターン
３は、ＦＥＴ１の入出力のインピーダンスを変換し、外
部回路によるインピーダンス整合を容易として、外部整
合回路とともに、ＦＥＴ１の性能を引き出す構成となっ
ている。
【０００７】
【発明が解決しようとする課題】しかしながら、近年の
基地局用トランジスタでは、大幅な高出力化の要求に伴
い、更にゲート幅の大きなトランジスタが必要とされて
おり、入出力共にインピーダンスは更に小さくなってき
ている。このため、従来の内部整合回路を実装した構成
としても、半導体装置のインピーダンスを十分に増加さ
せて整合をとることが困難になってきている。
【０００８】例えば、１００Ｗ以上の出力のトランジス
タとしてＦＥＴを用いた場合には、そのゲート幅は数十
ｃｍとなり、そのインピーダンスは０．１Ω程度とな
る。このような非常に低いインピーダンスの場合には、
従来の半導体装置のパッケージ内に整合回路を設けた構
成にしても、インピーダンス変換が困難となる。
【０００９】これは、一般に、整合回路に求められる性
能として、インピーダンス変換比と周波数比帯域があ
り、これらの特性は構成回路素子数をパラメータとして
トレードオフの関係にあるためである。整合回路素子数
を増やせば帯域を広くすることはできるが、回路規模が
大きくなるため、内部整合回路として用いるには、パッ
ケージサイズの制約もあり実用的ではない。また、デバ
イスのインピーダンスが低くなるにつれて、整合に用い
る素子の寄生抵抗の影響が強くなるため、ゲート幅に比
例して出力電力の増加させるのが難しくなっている。
【００１０】以上のように、インピーダンスが非常に小
さい高出力ＦＥＴに対して、内部整合回路を実装して半
導体装置を構成する手法をとっても、広い周波数帯域と
低損失性を同時に確保するのは難しくなってきている。
即ち、インピーダンス変換の機能を内部整合回路にもた
せ、外部整合回路の負担を減らし、整合回路全体の損失
低減、高帯域化を図ることで、ＦＥＴの特性を十分に引
き出すことが困難になってきている。
【００１１】このため、内部整合回路を実装できる領域
を有し、インピーダンス変換の機能をもたせた図２に示
す半導体装置が考えられた。
【００１２】この半導体装置では、ＦＥＴが形成された
半導体チップ１１と容量チップ６とが金属板を用いたス
テム７に固定されており、半導体チップ１１と容量チッ
プ６とはセラミック等の絶縁材を用いた矩形環状の枠体
８に周囲を囲まれており、この枠体８にリード５が固定
されている。
【００１３】リード５と容量チップ６とはボンディング
ワイヤ４によって電気的に接続され、容量チップ６と半
導体チップ１１のゲートパッド或いはドレインパッドと
はボンディングワイヤ９によって接続され、半導体チッ
プ１１のドレインパッドと出力用のリード５とはボンデ
ィングワイヤ１０によって接続されている。
【００１４】図３はこの半導体装置の等価回路図であ
る。ソース接地されたＦＥＴのゲート電極と入力端子Ｉ
Ｎとの間及びドレイン電極と出力端子ＯＵＴとの間に、
夫々信号を効率良く伝達するための整合回路（図２中破
線図示）が実装されている。
【００１５】入力側の整合回路はリード５と接続したボ
ンディングワイヤ４による直列インダクタＬ１と、容量
チップ６による並列キャパシタＣ１と、半導体チップ１
１と接続するボンディングワイヤ９による直列インダク
タＬ２とから構成され、リード５は、枠体８のセラミッ
クを介して接地されているステム７との間に並列キャパ
シタＣｉｎが並列に接続されていることになる。
【００１６】この半導体装置では、リード５をキャパシ
タとしても利用することによって、インピーダンス変換
を効率化することができるが、リードの大きさには制限
があるため、その制限によってキャパシタの容量に限界
がある。
【００１７】本発明は上述した問題点を解決することを
目的としてなされたものであり、性能の劣化が少ないイ
ンピーダンス変換機能をもつ整合回路によって、大きな
ゲート幅を有する高出力ＦＥＴの高周波、高出力特性を
十分に引き出すことのできる半導体装置を提供すること
にある。本発明の前記ならびにその他の課題と新規な特
徴は、本明細書の記述及び添付図面によって明らかにな
るであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体チップと電気的に接続され
た入力用或いは出力用のリードが、前記半導体チップを
収容する絶縁材の枠体に固定されている半導体装置にお
いて、前記入力用或いは出力用リードの少なくとも何れ
かが、前記枠体に固定される部位に、前記枠体により支
持される端面開放の線路と接続され、前記リードがオー
プンスタブを備える構成となる整合回路を有する。
【００１９】上述した本発明によれば、オープンスタブ
により、インピーダンス変換が行われているので、リー
ドは、インピーダンス変換の機能が強化されていること
になり、内部整合回路に要求されるインピーダンス変換
比を小さくすることが可能となる。
【００２０】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
【００２１】
【発明の実施の形態】（実施の形態１）図４は、本発明
の一実施の形態である半導体装置を示す平面図であり、
図５は図４中のａ‐ａ線に沿った縦断面図である。本実
施の形態の高周波高出力用半導体装置は、ＦＥＴが形成
された半導体チップ１１と入力用の整合回路を構成する
容量が形成された容量チップ１２ａと出力用の整合回路
を構成する容量が形成された容量チップ１２ｂとが金属
板を用いたステム１３に固定されている。
【００２２】半導体チップ１１に形成されたＦＥＴは、
ＧａＡｓ等を用い高周波・高出力の信号を処理するため
に、ＦＥＴのゲート幅の拡大を目的としてマルチフィン
ガ等の構成が採用されており、複数並設されたゲートが
一体化されてゲートパッドに接続され、同様に複数並設
されたドレインが一体化されてドレインパッドに接続さ
れている。複数並設されたソースは一体化されて裏面電
極に接続されステム１３と導通し、接地されている。
【００２３】半導体チップ１１と容量チップ１２ａ，１
２ｂとはセラミック等の絶縁材を用いた矩形環状の枠体
１４に周囲を囲まれており、この枠体１４には入出力の
信号を外部回路に伝達するために金属製の入力用のリー
ド１５ａ及び出力用のリード１５ｂが固定されている。
入力側リード１５ａからの高周波信号を半導体チップ１
１のＦＥＴが電力増幅して出力側リード１５ｂに出力す
る構成となっている。更に本実施の形態では、リード１
５ａ，１５ｂは、固定されている枠体１４上にて端面が
開放の線路１６ａ，１６ｂが直交して接続され、リード
１５ａ，１５ｂが夫々オープンスタブを備える構成とな
っている。
【００２４】入力用のリード１５ａと容量チップ１２ａ
とはボンディングワイヤ１７によって電気的に接続さ
れ、入力用の容量チップ１２ａと半導体チップ１１のゲ
ートパッドとはボンディングワイヤ１８によって接続さ
れ、半導体チップ１１のドレインパッドと出力用の容量
チップ１２ｂとはボンディングワイヤ１９によって接続
され、半導体チップ１１のドレインパッドと出力用のリ
ード１５ｂとはボンディングワイヤ２０によって接続さ
れている。
【００２５】枠体１４の上縁には樹脂層２１を介してリ
ッド２２が固定されており、ステム１３、枠体１４、樹
脂層２１及びリッド２２によって構成される空間に、半
導体チップ１１、容量チップ１２ａ，１２ｂ、リード１
５ａ，１５ｂの内端及びボンディングワイヤ１７，１
８，１９，２０が気密封止されている。
【００２６】図６は本実施の形態の半導体装置の等価回
路図である。本実施の形態では、ソース接地されたＦＥ
Ｔのゲート電極と入力端子ＩＮとの間及びドレイン電極
と出力端子ＯＵＴとの間に、夫々信号を効率良く伝達す
るための整合回路（図４中破線図示）が実装されてい
る。
【００２７】入力側の整合回路はリード１５ａと接続し
たボンディングワイヤ１７による直列インダクタＬ１
と、容量チップ１２ａによる並列キャパシタＣ１と、半
導体チップ１１と接続するボンディングワイヤ１８によ
る直列インダクタＬ２とから構成され、入力のリード１
５ａは、低インピーダンスの伝送線路として働いている
ため、等価的に枠体１４のセラミックを介して接地され
ているステム１３との間に並列キャパシタＣｉｎが並列
に接続されていることになる。
【００２８】更に、リード１５ａは、前記セラミックの
枠体１４上に端面開放の線路１６ａが接続されている形
態となっており、オープンスタブｏｓの機能を備えてい
るために、インピーダンス変換の機能を加えている。
【００２９】出力側の整合回路は半導体チップ１１と接
続したボンディングワイヤ１９による直列インダクタＬ
３と、直流成分をカットするための容量チップ１２ｂに
よる並列キャパシタＣ２と、リード１５ｂへ接続するボ
ンディングワイヤ２０による直列インダクタＬ４とから
構成され、出力のリード１５ｂは、枠体１４のセラミッ
クを介して接地されているステム１３との間に並列キャ
パシタＣｏｕｔが並列に接続されていることになる。
【００３０】更に、リード１５ｂは、前記セラミックの
枠体１４上に端面開放の線路１６ｂが接続されている形
態となっており、オープンスタブｏｓの機能を備えてい
るために、インピーダンス変換の機能を加えている。
【００３１】ここで、例えば、出力９０Ｗ級に相当する
総ゲート幅１５ｃｍのＦＥＴの入力インピーダンス（約
０．１５Ω）を、図６に示す入力側内部整合回路と、パ
ッケージのリードが有するインピーダンス変換機能によ
り、２ＧＨｚで４Ωに変換する場合について説明する。
【００３２】図７は、インピーダンス変換の経路を示す
ための、回路の切断面Z1,Z2,Z3,Z4,Z5,Z6を示してお
り、切断面Z1はデバイスのインピーダンス、切断面Z2は
切断面Z1を直列インダクタＬ２で変換後のインピーダン
ス、切断面Z3は切断面Z2を並列キャパシタＣ１で変換後
のインピーダンス、切断面Z4は切断面Z3を直列インダク
タＬ１で変換後のインピーダンス、切断面Z5はリード１
５ａのオープンスタブｏｓで変換後のインピーダンス、
切断面Z6はリード１５ａの引き出し部分に対応する伝送
線路で変換後のインピーダンスを示す。
【００３３】図８は、インピーダンスの変換経路の概略
を、図７に示す各回路切断面Z1,Z2,Z3,Z4,Z5,Z6でのイ
ンピーダンスを４Ωに規格化したスミスチャート上に示
したものである。このとき内部整合回路のボンディング
ワイヤ１８（Ｌ２）は０．０３ｎＨ、容量チップ１２ａ
のキャパシタＣ１は１８０ｐＦ、ボンディングワイヤ１
７（Ｌ２）は０．１４ｎＨとなり、更に、オープンスタ
ブｏｓは、誘電率２０のセラミック部材上に、長さ４．
０ｍｍ、幅２．８ｍｍとなっている。
【００３４】ここで、リード１５ａではセラミックを介
してステム１３との間に、等価的には並列キャパシタＣ
ｉｎとオープンスタブｏｓにより、インピーダンス変換
が行われているので、内部整合回路に要求されるインピ
ーダンス変換比を小さくすることができる。つまり、リ
ード１５ａは、インピーダンス変換の機能が強化されて
いることになり、これはリード１５ｂについても同様で
ある。
【００３５】こうして、リード１５ａ，１５ｂに付随す
るキャパシタＣｉｎ，Ｃｏｕｔによるインピーダンス変
換が、オープンスタブｏｓにより補償されているため、
リード１５ａ，１５ｂの設計の自由度が増している。特
に、インピーダンス変換機能が強化されているリード１
５ａ，１５ｂにおいて、変換されるインピーダンスが低
い場合には、リード１５ａ，１５ｂのサイズを大きくし
なくても、インピーダンスの変換が可能となる。
【００３６】（実施の形態２）図９は、本発明の他の実
施の形態である半導体装置を示す平面図である。本実施
の形態の半導体装置は、ステム１３、枠体１４、樹脂層
２１及びリッド２２によって構成される空間に、半導体
チップ１１、容量チップ１２ａ，１２ｂ、リード１５
ａ，１５ｂの内端及びボンディングワイヤ１７，１８，
１９，２０が夫々２組気密封止されている。
【００３７】即ち、前述した実施の形態の半導体装置と
同様の構成に接続された各素子を２組有する構成とされ
ており、夫々の素子は、入力と出力の方向が一致する線
対称の位置に平行に実装される形態となっている。
【００３８】夫々のリード１５ａ，１５ｂについても、
前述した実施の形態と同様に、端面開放の線路が接続さ
れた形態となっている。そして、入力側に平行に配置さ
れたリード１５ａ，１５ａと出力側に平行に配置された
リード１５ｂ，１５ｂが、それに接続されている線路１
６ａ，１６ａの開放されている端面が互いに対向した状
態に配置されており、その端面はセラミックの枠体１４
上で隣接し、リード１５ａ，１５ａ或いはリード１５
ｂ，１５ｂが備える２つの線路１６ａ，１６ａ或いは線
路１６ｂ，１６ｂの端面が互いに隣接し、キャパシタＣ
Ｌにより結合された構成となっているため、キャパシタ
ＣＬによりリード１５ａ，１５ｂに接続されている線路
１６ａ，１６ｂが接地されていることになる。
【００３９】図１０は図９に示す半導体装置の２つの入
力側リード１５ａに、互いに位相反転された性質の信号
を入力するプッシュ・プル動作の状態を示す等価回路図
である。本実施例の形態のリード１５ａ，１５ｂについ
ても、前述した実施形態と同様の効果を奏し、インピー
ダンス変換が行われているので、内部整合回路に要求さ
れるインピーダンス変換比を小さくすることができる。
【００４０】更に、プッシュ・プル動作では、キャパシ
タＣＬによりリード１５ａ，１５ｂに接続されている線
路１６ａ，１６ｂが接地されていることになる。そのた
め、リード１５ａ，１５ｂに接続された線路１６ａ，１
６ｂを、ショートスタブとして活用することができる。
即ち、線路１６ａ，１６ｂのサイズを変更することによ
り、ドレイン、ゲート端でのインピーダンスを、偶数次
高調波に対してはショート、奇数次高調波に対してはオ
ープンにすることができる。また、本構成においては、
ショートスタブとしての機能をリード１５ａ，１５ｂに
もたせるにあたり、それぞれのリード１５ａ，１５ｂに
新たな容量を付加する必要がない。このように、上記２
つの実施形態では、内部整合回路のインピーダンス変換
比が、オープンスタブ或いはショートスタブのサイズに
より調整可能となり、パッケージ全体としての周波数帯
域の向上、若しくはインピーダンス変換比増加が可能と
なる。また、インピーダンス変換の設計の自由度が増し
ているため、パッケージの小型化にも有効に働く。更
に、オープンスタブ或いはショートスタブはセラミック
等の低損失な部材上に形成されているため、損失の点で
も有利である。
【００４１】また、セラミック部材についても、その性
質、形状を変えることにより、リードによる対地容量の
値と、オープンスタブのインピーダンス、電気長が変更
できるため、実装されるデバイスのインピーダンスに応
じて、半導体装置全体として適したインピーダンス変換
となるように設計することが容易になる。これにより、
インピーダンスの変換の際に生じる特性の劣化を抑制す
ることができる。
【００４２】以上、本発明を、前記実施の形態に基づき
具体的に説明したが、本発明は、前記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。
【００４３】例えば、前述した説明ではリードにマイク
ロストリップラインのオープンスタブ或いはショートス
タブを接続した構成としたが、これに限定されるもので
なく、ストリップライン、コプレーナライン等の線路で
もよい。
【００４４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、半導体装置のリードが、整合用
のオープンスタブを備えているので、効果的にインピー
ダンスの変換ができるという効果がある。 （２）本発明によれば、上記効果（１）により、半導体
装置に内蔵される内部整合回路に要求されるインピーダ
ンス変換比、周波数帯域特性が緩和できるという効果が
ある。 （３）本発明によれば、上記効果（２）により、整合回
路の設計の自由度が増すために、整合回路の低損失化が
可能になるという効果がある。 （４）本発明によれば、上記効果（１）により、リード
に接続されるオープンスタブの形状を変更することによ
り、高調波の制御も可能となり、高効率化が可能になる
という効果がある。
【図面の簡単な説明】
【図１】従来の半導体装置を示す平面図である。
【図２】従来の半導体装置を示す平面図である。
【図３】従来の半導体装置を示す等価回路図である。
【図４】本発明の一実施の形態である半導体装置を示す
平面図である。
【図５】図４中のａ‐ａ線に沿った縦断面図である。
【図６】図４及び図５に示す半導体装置の等価回路図で
ある。
【図７】本発明の一実施の形態である半導体装置の整合
回路のインピーダンス変換経路を説明するための回路切
断面を示す図である。
【図８】本発明の一実施の形態である半導体装置の整合
回路のインピーダンス変換経路を図６の回路切断面につ
いて示す図である。
【図９】本発明の他の実施の形態である半導体装置を示
す平面図である。
【図１０】図９に示す半導体装置の等価回路図である。
【符号の説明】
１…ＦＥＴ、２…パッケージ、３…メタライズパター
ン、４，９，１０，１７，１８，１９，２０…ボンディ
ングワイヤ、５，１５ａ，１５ｂ…リード、６，１２
ａ，１２ｂ…容量チップ、７，１３…ステム、８，１４
…枠体、１１…半導体チップ、１６ａ，１６ｂ…線路、
２１…樹脂層、２２…リッド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 功 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 伊藤 護 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5J067 AA04 AA41 CA75 FA16 HA09 KA29 KA68 KS11 LS11 QS03

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと電気的に接続された入力
    用或いは出力用のリードが、前記半導体チップを収容す
    る絶縁材の枠体に固定されている半導体装置において、 前記入力用或いは出力用リードの少なくとも何れかが、
    前記枠体に固定される部位に、前記枠体により支持され
    る端面開放の線路と接続され、前記リードがオープンス
    タブを備える構成となる整合回路を有することを特徴と
    する半導体装置。
  2. 【請求項２】 前記オープンスタブを備える入力用或い
    は出力用リードの少なくとも何れかが、複数設けられて
    おり、前記リードの内の隣接するリードを通過する信号
    が互いに１８０°位相反転の状態となるように構成され
    ており、前記複数のリードのオープンスタブの端面を近
    接させて配置し、ショートスタブとして機能させること
    を特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記半導体チップが高周波高出力のＦＥ
    Ｔを有することを特徴とする請求項１又は請求項２に記
    載の半導体装置。
  4. 【請求項４】 前記半導体チップ及び枠体が導電材のス
    テムに固定されていることを特徴とする請求項１乃至請
    求項３の何れか一項に記載の半導体装置。
  5. 【請求項５】 前記枠体の絶縁材がセラミックであるこ
    とを特徴とする請求項１乃至請求項４の何れか一項に記
    載の半導体装置。
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