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JPH11121739A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JPH11121739A
JPH11121739A JP10089621A JP8962198A JPH11121739A JP H11121739 A JPH11121739 A JP H11121739A JP 10089621 A JP10089621 A JP 10089621A JP 8962198 A JP8962198 A JP 8962198A JP H11121739 A JPH11121739 A JP H11121739A
Authority
JP
Japan
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impurity
spacer
conductivity type
region
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10089621A
Other languages
English (en)
Inventor
Kenshoku Kin
賢 植 金
Heon-Jong Shin
憲 宗 申
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH11121739A publication Critical patent/JPH11121739A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L27/088—
    • H01L29/1083—
    • H01L29/6656—
    • H01L29/665—
    • H01L29/7833—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 内側エッジを含むソース／ドレイン領域の全
体をポケット注入領域で充分に安定して囲むことができ
る半導体装置及びその製造方法を提供すること。 【解決手段】 ゲート電極１０６の側壁に第１スペーサ
１１２を形成し、さらに第１スペーサ１１２の側壁に第
２スペーサ１１６を形成し、前記第１スペーサ１１２の
エッジに自己整合してポケット注入領域１１４を形成す
るとともに、前記第２スペーサ１１６のエッジに自己整
合してソース／ドレイン領域１１８を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するもので、特に０．５μｍ以下のチャン
ネル長さを有する半導体装置の信頼性を高めることがで
きる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置は、高集積化及び高速化を達
成するため、スケーリングルールに従う素子の微細化が
必然的になされるべきである。しかし、半導体装置は、
微細化されるほど短チャンネル長さによりしきい値電圧
が減少する一方で、しきい値電圧の安定性に問題が発生
する。半導体装置は、微細化に伴い、安定したしきい値
電圧を獲得できるように、ソース／ドレインからチャン
ネルに与える空乏層の影響を減少させるべきである。そ
こで、半導体装置は、基板の濃度を高めるためにポケッ
ト注入領域を形成したり、急速熱処理工程を施して接合
層を形成している。
【０００３】図４は、従来の半導体装置の製造方法を工
程順に示す断面図である。まず、図４（ａ）に示すよう
に、通常のＬＯＣＯＳ工程を施してｐ型シリコン基板１
０の表面に選択的に素子分離領域１２を形成する。次い
で、素子分離領域１２により画定されたシリコン基板１
０の活性領域表面にゲート酸化膜１４を形成する。続い
て、基板上の全面に導電層を形成した後、この導電層を
ホトリソ法でパターニングすることにより、ゲート酸化
膜１４上のゲート位置にゲート電極１６を形成する。し
かる後、ゲート電極１６の表面に酸化工程でバッファ酸
化膜１８を形成する。その後、ゲート電極部をマスクと
してｎ型不純物のＡｓを低濃度にイオン注入することに
より、ゲート電極１６のエッジに自己整合してその外側
の基板活性領域表面に低濃度のＬＤＤ領域２０を形成す
る。
【０００４】次いで、基板上の全面に絶縁膜として酸化
膜を形成した後、この酸化膜を全面エッチバックするこ
とにより、図４（ｂ）に示すように、ゲート電極１６の
側壁にバッファ酸化膜１８を挟んでスペーサ２２を形成
する。その後、図４（ｃ）に示すように、ゲート電極部
とスペーサ２２をマスクとしてｐ型不純物のＢを中間濃
度にイオン注入し、さらにｎ型不純物のＡｓを高濃度に
イオン注入することにより、スペーサ２２のエッジに自
己整合してその外側の基板活性領域に、Ｂの注入された
ポケット注入領域２４と、Ａｓの注入されたソース／ド
レイン領域２６とをそれぞれ形成する。その後、急速熱
処理工程を施して前記ポケット注入領域２４が前記ソー
ス／ドレイン領域２６を囲むようにする。
【０００５】
【発明が解決しようとする課題】しかるに、上記の従来
の製造方法では、浅い接合を形成するために急速熱処理
工程を施すが、該工程は高温で短時間の間しか施されな
いから、前記ポケット注入領域２４のドープ剤が充分に
拡散せず、ソース／ドレイン領域２６の内側エッジで該
ソース／ドレイン領域２６をポケット注入領域２４で充
分に囲めないという問題点があった。
【０００６】本発明は上記の点に鑑みなされたもので、
ソース／ドレイン領域を、基板濃度を増加させるポケッ
ト注入領域で充分に囲んだ形態とし得る半導体装置及び
その製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、第１導電型の半導体基板と、この半導体
基板の表面に形成されたゲート絶縁膜と、このゲート絶
縁膜上に形成されたゲート電極と、このゲート電極の側
壁に形成された第１スペーサと、この第１スペーサの傾
斜した側壁に形成された第２スペーサと、前記ゲート電
極のエッジに自己整合して、それより外側の前記基板表
面部に浅い接合深さに形成された第２導電型の第１不純
物注入領域と、前記第１スペーサのエッジに自己整合し
て、それより外側の前記基板表面部に前記第１不純物注
入領域と比べて深い接合深さに形成された第１導電型の
第２不純物注入領域と、前記第２スペーサのエッジに自
己整合して、それより外側の前記第２不純物注入領域内
に中間接合深さに形成された第２導電型の第３不純物注
入領域とを具備することを特徴とする半導体装置とす
る。
【０００８】また、本発明は、第１導電型の半導体基板
の表面にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程と、前記ゲート電極
をマスクとして第２導電型不純物を注入することによ
り、前記ゲート電極のエッジに自己整合してそれより外
側の前記基板表面部に浅い接合深さに低濃度の第２導電
型の第１不純物注入領域を形成する工程と、前記ゲート
電極の側壁に第１スペーサを形成する工程と、前記第１
スペーサをマスクとして第１導電型不純物を注入するこ
とにより、前記第１スペーサのエッジに自己整合してそ
れより外側の前記基板表面部に前記第１不純物注入領域
と比べて深い接合深さに中間濃度の第１導電型の第２不
純物注入領域を形成する工程と、前記第１スペーサの傾
斜した側壁に第２スペーサを形成する工程と、前記第２
スペーサをマスクとして第２導電型不純物を注入するこ
とにより、前記第２スペーサのエッジに自己整合してそ
れより外側の前記第２不純物注入領域内に中間接合深さ
に高濃度の第２導電型の第３不純物注入領域を形成する
工程とを具備することを特徴とする半導体装置の製造方
法とする。
【０００９】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照して詳細に説明する。図１は、本発明に係る半導体
装置の実施の形態を示す断面図である。この図におい
て、１００はｐ型シリコン基板で、表面には活性領域を
画定するための素子分離領域１０２が選択的に形成され
る。この素子分離領域１０２で画定された基板１００の
活性領域中、ゲート位置の表面にはゲート酸化膜１０４
が形成され、このゲート酸化膜１０４上にはゲート電極
１０６が形成される。このゲート電極１０６の側壁には
バッファ酸化膜１０８が形成される。さらに、このバッ
ファ酸化膜１０８を挟んでゲート電極１０６の側壁には
第１スペーサ１１２が形成され、この第１スペーサ１１
２の傾斜した側壁には第２スペーサ１１６が形成され
る。これら第１および第２スペーサ１１２，１１６は絶
縁膜で形成され、絶縁膜は酸化膜または窒化膜からな
る。
【００１０】基板１００の活性領域には、ゲート電極１
０６のエッジに自己整合してそれより外側の部分に、ｎ
型不純物が低濃度に注入された浅い接合深さのＬＤＤ領
域１１０（第１不純物注入領域）が形成される。さら
に、基板１００の活性領域には、前記第１スペーサ１１
２のエッジに自己整合してそれより外側の部分に、ｐ型
不純物が中間濃度に注入されたポケット注入領域１１４
（第２不純物注入領域）が、前記ＬＤＤ領域１１０と比
べて深い接合深さに形成される。さらに、このポケット
注入領域１１４内には、前記第２スペーサ１１６のエッ
ジに自己整合してそれより外側のポケット注入領域１１
４内に位置するように、ｎ型不純物が高濃度に注入され
たソース／ドレイン領域１１８（第３不純物注入領域）
が中間接合深さに形成される。
【００１１】このソース／ドレイン領域１１８の上面お
よびゲート電極１０６の上面にはシリサイド層１２０
ｂ，１２０ａが形成される。さらに、このシリサイド層
１２０ｂ，１２０ａ上などを覆って基板上の全面には層
間絶縁膜１２２が形成され、この層間絶縁膜１２２上に
は金属配線１２４が形成される。この金属配線１２４
は、層間絶縁膜１２２に形成されたコンタクトホールを
通してソース／ドレイン領域１１８上のシリサイド層１
２０ｂと接触する。
【００１２】このように構成された半導体装置において
は、第１スペーサ１１２のエッジに自己整合してポケッ
ト注入領域１１４が形成されるとともに、第２スペーサ
１１６のエッジに自己整合してソース／ドレイン領域１
１８が形成され、第２スペーサ１１６の幅だけ、ポケッ
ト注入領域１１４の内側エッジとソース／ドレイン領域
１１８の内側エッジがズレるので、ソース／ドレイン領
域１１８の内側エッジにおいても該ソース／ドレイン領
域１１８をポケット注入領域１１４で充分に囲むことが
でき、ひいては、ソース／ドレイン領域１１８の全体を
ポケット注入領域１１４で充分に安定して囲むことがで
きる。そして、このようにソース／ドレイン領域１１８
をポケット注入領域１１４で充分に安定して囲むことが
できるので、上記半導体装置によれば、ソース／ドレイ
ン領域でチャンネルに与える空乏層の影響を最大限に減
少させることができると同時に、ゲートしきい値電圧が
増加するリバースショートチャンネルの問題点も解決さ
れる。
【００１３】図２および図３は、本発明に係る半導体装
置の製造方法の実施の形態を工程順に示す断面図で、上
記図１の半導体装置を製造する方法を示す断面図であ
る。
【００１４】まず、図２（ａ）に示すように、通常のＬ
ＯＣＯＳ工程を施してｐ型シリコン基板１００の表面に
選択的に素子分離領域１０２を形成する。次いで、素子
分離領域１０２により画定されたシリコン基板１００の
活性領域表面にゲート酸化膜１０４を形成する。続い
て、基板上の全面に導電層を形成した後、この導電層を
ホトリソ法でパターニングすることにより、ゲート酸化
膜１０４上のゲート位置にゲート電極１０６を形成す
る。しかる後、ゲート電極１０６の表面に酸化工程でバ
ッファ酸化膜１０８を３０〜１００Å程度の厚さに形成
する。その後、ゲート電極部をマスクとして１０〜３０
ｋｅＶ程度の注入強さでｎ型不純物のＡｓを１Ｅ１２〜
１Ｅ１４程度にイオン注入することにより、ゲート電極
１０６のエッジに自己整合してその外側の基板活性領域
表面にｎ型の低濃度のＬＤＤ領域１１０を浅い接合深さ
に形成する。
【００１５】次いで、基板上の全面に絶縁膜として酸化
膜を形成した後、この酸化膜を全面エッチバックするこ
とにより、図２（ｂ）に示すように、ゲート電極１０６
の側壁にバッファ酸化膜１０８を挟んで第１スペーサ１
１２を形成する。その後、図２（ｃ）に示すように、ゲ
ート電極部と第１スペーサ１１２をマスクとして３０〜
５０ｋｅＶ程度の注入強さでｐ型不純物のＢを１Ｅ１２
〜１Ｅ１４程度にイオン注入することにより、第１スペ
ーサ１１２のエッジに自己整合してその外側の基板活性
領域に、ｐ型の中間濃度のポケット注入領域１１４を前
記ＬＤＤ領域１１０より深い接合深さに形成する。
【００１６】その後、再度、基板上の全面に絶縁膜とし
て酸化膜を形成し、この酸化膜を全面エッチバックする
ことにより、図３（ａ）に示すように、第１スペーサ１
１２の傾斜した側壁に第２スペーサ１１６を形成する。
しかる後、ゲート電極部と第１スペーサ１１２さらには
第２スペーサ１１６をマスクとして５０〜８０ｋｅＶ程
度の注入強さでｎ型不純物のＡｓを１Ｅ１５〜５Ｅ１５
程度にイオン注入することにより、図３（ｂ）に示すよ
うに、第２スペーサ１１６のエッジに自己整合してその
外側のポケット注入領域１１４内にｎ型の高濃度のソー
ス／ドレイン領域１１８を中間接合深さに形成する。次
いで、急速熱処理工程を施して前記ポケット注入領域１
１４が前記ソース／ドレイン領域１１８を囲むようにす
る。
【００１７】以後は、図１に示すように、ゲート電極１
０６の上面とソース／ドレイン領域１１８の上面にそれ
ぞれシリサイド層１２０ａ，１２０ｂを形成した後、基
板上の全面に層間絶縁膜１２２を形成し、コンタクトホ
ールを開孔し、このコンタクトホールを通して前記ソー
ス／ドレイン領域１１８上のシリサイド層１２０ｂと接
触する金属配線１２４を形成する。
【００１８】このような製造方法によれば、ポケット注
入領域１１４は第１スペーサ１１２のエッジに自己整合
して形成され、ソース／ドレイン領域１１８は第２スペ
ーサ１１６のエッジに自己整合して形成され、第２スペ
ーサ１１６の幅だけポケット注入領域１１４の内側エッ
ジとソース／ドレイン領域１１８の内側エッジとがズレ
る。したがって、浅い接合のため施される急速熱処理工
程時、短い拡散時間にも拘わらず、ポケット注入領域１
１４でソース／ドレイン領域１１８の内側エッジを充分
に囲むことができるようになり、ひいては、ソース／ド
レイン領域１１８の全体をポケット注入領域１１４で充
分に安定して囲むことができる。
【００１９】なお、以上の製造方法および構造におい
て、各部のｐ型およびｎ型は逆にすることができる。さ
らに、本発明は、上述の実施の形態に限定されず、特許
請求の範囲に記載された本発明の技術的思想と範疇で種
々の変形が可能である。
【００２０】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置及びその製造方法によれば、内側エッジを含む
ソース／ドレイン領域（第３不純物注入領域）の全体を
ポケット注入領域（第２不純物注入領域）で充分に安定
して囲むことができ、０．５〜０．３μｍのチャンネル
長さを有する半導体装置の信頼性を向上させることがで
きる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施の形態を示す断面
図。
【図２】本発明の半導体装置の製造方法の実施の形態を
工程順に示す断面図。
【図３】本発明の半導体装置の製造方法の実施の形態を
工程順に示し、図３に続く工程を示す断面図。
【図４】従来の半導体装置の製造方法を工程順に示す断
面図。
【符号の説明】
１００ シリコン基板 １０４ ゲート酸化膜 １０６ ゲート電極 １１０ ＬＤＤ領域 １１２ 第１スペーサ １１４ ポケット注入領域 １１６ 第２スペーサ １１８ ソース／ドレイン領域

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の側壁に形成された第１スペーサと、 前記第１スペーサの傾斜した側壁に形成された第２スペ
    ーサと、 前記ゲート電極のエッジに自己整合して、それより外側
    の前記基板表面部に浅い接合深さに形成された第２導電
    型の第１不純物注入領域と、 前記第１スペーサのエッジに自己整合して、それより外
    側の前記基板表面部に前記第１不純物注入領域と比べて
    深い接合深さに形成された第１導電型の第２不純物注入
    領域と、 前記第２スペーサのエッジに自己整合して、それより外
    側の前記第２不純物注入領域内に中間接合深さに形成さ
    れた第２導電型の第３不純物注入領域とを具備すること
    を特徴とする半導体装置。
  2. 【請求項２】 前記第１導電型はＰ型で、第２導電型は
    Ｎ型であることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】 前記第１導電型はＮ型で、第２導電型は
    Ｐ型であることを特徴とする請求項１記載の半導体装
    置。
  4. 【請求項４】 前記第１および第２スペーサは絶縁膜で
    形成されることを特徴とする請求項１記載の半導体装
    置。
  5. 【請求項５】 前記絶縁膜は酸化膜または窒化膜で形成
    されることを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 前記第１不純物注入領域は不純物濃度が
    低濃度であり、前記第２不純物注入領域は不純物濃度が
    中間濃度であり、前記第３不純物注入領域は不純物濃度
    が高濃度であることを特徴とする請求項１記載の半導体
    装置。
  7. 【請求項７】 第１導電型の半導体基板の表面にゲート
    絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして第２導電型不純物を注入
    することにより、前記ゲート電極のエッジに自己整合し
    てそれより外側の前記基板表面部に浅い接合深さに低濃
    度の第２導電型の第１不純物注入領域を形成する工程
    と、 前記ゲート電極の側壁に第１スペーサを形成する工程
    と、 前記第１スペーサをマスクとして第１導電型不純物を注
    入することにより、前記第１スペーサのエッジに自己整
    合してそれより外側の前記基板表面部に前記第１不純物
    注入領域と比べて深い接合深さに中間濃度の第１導電型
    の第２不純物注入領域を形成する工程と、 前記第１スペーサの傾斜した側壁に第２スペーサを形成
    する工程と、 前記第２スペーサをマスクとして第２導電型不純物を注
    入することにより、前記第２スペーサのエッジに自己整
    合してそれより外側の前記第２不純物注入領域内に中間
    接合深さに高濃度の第２導電型の第３不純物注入領域を
    形成する工程とを具備することを特徴とする半導体装置
    の製造方法。
  8. 【請求項８】 前記第３不純物注入領域を形成した後、
    急速熱処理工程を実施することを特徴とする請求項７記
    載の半導体装置の製造方法。
  9. 【請求項９】 前記第１、第２スペーサは、基板上の全
    面に絶縁膜を形成した後、その絶縁膜を全面エッチバッ
    クして形成することを特徴とする請求項７記載の半導体
    装置の製造方法。
JP10089621A 1997-10-08 1998-04-02 半導体装置及びその製造方法 Pending JPH11121739A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1997P-51506 1997-10-08
KR1019970051506A KR100302187B1 (ko) 1997-10-08 1997-10-08 반도체장치제조방법

Publications (1)

Publication Number Publication Date
JPH11121739A true JPH11121739A (ja) 1999-04-30

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ID=19522348

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JP10089621A Pending JPH11121739A (ja) 1997-10-08 1998-04-02 半導体装置及びその製造方法

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US (2) US5929483A (ja)
JP (1) JPH11121739A (ja)
KR (1) KR100302187B1 (ja)

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