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JP2551127B2 - Ｍｉｓ型半導体装置およびその製造方法 - Google Patents

Ｍｉｓ型半導体装置およびその製造方法

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Publication number
JP2551127B2
JP2551127B2 JP1001602A JP160289A JP2551127B2 JP 2551127 B2 JP2551127 B2 JP 2551127B2 JP 1001602 A JP1001602 A JP 1001602A JP 160289 A JP160289 A JP 160289A JP 2551127 B2 JP2551127 B2 JP 2551127B2
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JP
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sidewall
impurity region
impurity
sidewall spacer
semiconductor substrate
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克吉 光井
昌秀 犬石
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
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    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MIS型半導体装置に関し、特に配線抵抗な
どの低減を図るシリサイド構造と、短チャネル効果の防
止を図るLDD（Lightly Doped Drain）構造とを備えた
MIS型トランジスタのソース・ドレイン領域の製造方法
の改善に関するものである。
［従来の技術］ 近年の半導体装置における高集積化および高速応答性
に対する技術進展に伴ない、MIS（Metal Insulator S
emiconductor）型トランジスタの構造も微細化されるに
至っている。MIS型トランジスタの微細化は、原則的に
スケーリング則に従い、チャネル長の短小化や接合深さ
の浅いソース・ドレイン領域の形成などの形で行なわれ
ている。
ところが、MIS型トランジスタの微細化に伴なって特
に下記の２つの問題が生じた。
（１） トランジスタのチャネルの短小化による短チャ
ネル効果の顕在化。
（２） 不純物拡散層およびゲート電極層の配線抵抗の
顕在化。
そして、短チャネル効果によっては、ドレイン近傍で
のブレークダウン現象の発生やホットエレクトロンの発
生による信頼性寿命の低下によってトランジスタ特性の
劣化が生じた。また、配線抵抗の増大によっては、トラ
ンジスタの高速応答性の低下が生じた。
そこで、これらの問題点を改善する構造として、まず
短チャネル効果を防止するためにLDD構造が採用され、
さらに配線抵抗の増大を防止する構造としてサリサイド
構造が考案された。このような構造を有する従来のMIS
型トランジスタを第３図に示す。
図を参照して、ｐ型シリコン基板１表面にゲート酸化
膜２を介してポリシリコンからなるゲート電極３が形成
されている。ゲート電極３の両側面には絶縁膜のサイド
ウォールスペーサ４、４が形成されている。ｐ型シリコ
ン基板１表面にはゲート電極３に自己整合する位置に低
濃度のn-不純物領域５、５が形成されている。さらに、
サイドウォールスペーサ４、４は自己整合する位置関係
で高濃度のn+不純物領域６、６が形成されている。この
n-不純物領域５とn+不純物領域６とが各々トランジスタ
のソース・ドレイン領域12、12を構成する。さらに、こ
の低濃度のn-不純物領域５と高濃度のn+不純物領域６と
の位置がオフセットされた構造を有する不純物領域の構
造をLDD構造と称す。また、ゲート電極３の上面およびn
+不純物領域６、６の表面上にはチタンシリサイドから
なるシリサイド層7a、7b、7bが形成されている。そし
て、このゲート電極３およびn+不純物領域６、６の表面
上に自己整合的に形成されたシリサイド層7a、7b、7bの
構造をサリサイド構造と称す。
LDD構造を構成する低濃度のn-不純物領域５、５は、
高濃度のn+不純物領域６、６とゲート電極３直下のチャ
ネル領域８との間の不純物濃度分布をなだらかにするよ
うに構成されている。そして、これによって特にドレイ
ン領域側での電界集中を緩和し、ブレークダウン現象の
抑制やホットキャリアの発生を抑制している。
また、サリサイド構造を構成するシリサイド層7a、7b
は導電性に優れている。そして、この優れた導電性によ
って、ゲート電極３の配線抵抗を低減し、またソース・
ドレイン領域のシート抵抗を低減させている。
次に、第３図に示す従来のMIS型トランジスタの製造
工程を第4A図ないし第4D図を用いて説明する。
まず、第4A図に示すように、ｐ型シリコン基板１上に
薄いゲート酸化膜２を形成する。さらに、ゲート酸化膜
２の表面上にポリシリコン層を堆積した後、ゲート酸化
膜２とポリシリコン層とをパターニングしてゲート電極
３を形成する。次に、ゲート電極３をマスクとしてｎ型
不純物イオン９を低ドーズ量でｐ型シリコン基板１表面
にイオン注入する。これによってn-不純物領域５、５を
形成する。
次に、第4B図に示すように、ゲート電極３が形成され
たｐ型シリコン基板１表面上にシリコン酸化膜を堆積す
る。そして、このシリコン酸化膜を異方性エッチングす
ることによってゲート電極３の側壁にサイドウォールス
ペーサ４、４を形成する。さらに、このサイドウォール
スペーサ４、４およびゲート電極３をマスクとして高ド
ーズ量のｎ型不純物イオン９をｐ型シリコン基板１表面
にイオン注入する。これによってn+不純物領域６、６を
形成する。
さらに、第4C図に示すように、ｐ型シリコン基板１表
面上およびゲート電極３、サイドウォールスペーサ４、
４の表面上にチタンなどの高融点金属層11を蒸着する。
その後、高温度の熱処理を施し、高融点金属層11とｐ型
シリコン基板１の表面あるいはゲート電極３のポリシリ
コン層とが接する領域にのみ選択的にシリサイド反応さ
せ、この領域の高融点金属層11をシリサイド化する。
そして、第4D図に示すように、サイドウォールスペー
サ４、４の表面上に蒸着された未反応の高融点金属層11
を除去することにより、ゲート電極３の表面上およびn+
不純物領域６、６の表面上にシリサイド層7a、7b、7bを
自己整合的に形成する。
［発明が解決しようとする課題］ 第4A図ないし第4D図に示されたように、サイドウォー
ルスペーサ４、４は２つの機能を果たしている。まず第
１は、高融点金属層11の選択的なシリサイド化を行なわ
すためのマスクとしての機能である。サイドウォールス
ペーサ４は高融点金属層11と反応しない。したがって、
高融点金属層11のシリサイド化される領域は、サイドウ
ォールスペーサ４によって、ゲート電極３の表面上とソ
ース・ドレイン領域の表面上とに分離して自己整合的に
形成される。この分離を確実に行なうために、サイドウ
ォールスペーサ４の厚みは2000〜3000Å程度に厚く形成
される。
第２の機能として、ソース・ドレイン領域のn-不純物
領域５とn+不純物領域６とのオフセット位置を規定す
る。すなわち、LDD構造を構成するn-不純物領域５の長
さはほぼこのサイドウォールスペーサ４の膜厚によって
規定される。
ところが、上記のようにサイドウォールスペーサ４は
第１の機能の関係上、膜厚が厚く形成されるため、n-不
純物領域５の長さも長く形成される。このn-不純物領域
５は、電界集中を緩和し、ブレークダウン現象を防止す
るなどの短チャネル効果の抑制作用を発揮する反面、寄
生抵抗としても作用する。そして、このn-不純物領域５
の長さが長くなるにつれて寄生抵抗が増大し、トランジ
スタの応答性を低下させる問題が顕在化してきた。
したがって、本発明は上記のような問題点を解消する
ためになされたもので、サリサイド構造とLDD構造とを
相互に独立した最適な条件下で製造することができるMI
S型半導体装置の製造方法を提供することを目的とす
る。
［課題を解決するための手段］ 本発明におけるMIS型半導体装置の製造方法は以下の
工程を備える。
a. 半導体基板の主面上にゲート絶縁膜を形成する工
程。
b. ゲート絶縁膜上にポリシリコン層を形成し、ポリシ
リコン層およびゲート絶縁膜を所定の形状にパターニン
グする工程。
c. パターニングされたポリシリコン層をマスクとして
半導体基板中に不純物を導入し、相対的に低濃度の不純
物領域を形成する工程。
d. 半導体基板の主表面上とパターニングされたポリシ
リコン層の表面上に第１絶縁膜を形成する工程。
e. 第１絶縁膜を異方性エッチングすることによってパ
ターニングされたポリシリコン層の側壁に第１絶縁膜の
第１サイドウォールスペーサを形成する工程。
f.ポリシリコン層および第１サイドウォールスペーサを
マスクとして半導体基板中に不純物を導入し、相対的に
高濃度の不純物領域を形成する工程。
g.半導体基板の表面上と第１サイドウォールスペーサ上
とポリシリコン層上とに第２絶縁膜を形成する工程。
h. 第２絶縁膜を異方性エッチングすることによって第
１サイドウォールスペーサの側壁に第２絶縁膜からなる
第２サイドウォールスペーサを形成する工程。
i. 半導体基板上と第１および第２サイドウォールスペ
ーサ上とポリシリコン層上とに高融点金属層を形成する
工程。
j. 高融点金属層を熱処理し、半導体基板の表面上とポ
リシリコン層上とに接した高融点金属層をシリサイド化
させる工程。
k. 高融点金属層のシリサイド化していない領域を除去
する工程。
この発明に従ったMIS型半導体装置は、第１導電型不
純物を含むシリコン基板と、ゲート絶縁膜を介して前記
シリコン基板の主表面上に形成されたゲート電極と、前
記シリコン基板に形成された相対的に低濃度の第２導電
型不純物を含む第１不純物領域と、前記シリコン基板に
形成された相対的に高濃度の第２導電型不純物を含む第
２不純物領域と、前記ゲート電極の側壁に形成された第
１サイドウォールスペーサと、前記第１サイドウォール
スペーサの側壁上に界面を介して形成された第２サイド
ウォールスペーサと、前記界面から前記ゲート電極の方
向にずれた位置に形成された前記第１不純物領域と前記
第２不純物領域との間の境界と、 前記第１および第２サイドウォールスペーサを分離膜
として用いて前記高濃度不純物領域の表面上および前記
ゲート電極の表面上に形成されたシリサイド層と、を備
える。
［作用］ 本発明によるMIS型半導体装置の製造方法において
は、ゲート電極の側壁に２層のサイドウォールスペーサ
が形成される。そして、第１と第２のサイドウォールス
ペーサは各々独立した最適な膜厚で形成される。まず、
第１のサイドウォールスペーサはゲート電極の側壁に形
成され、ソース・ドレイン領域の相対的に低濃度の不純
物領域の長さを規定する。そして、この第１のサイドウ
ォールスペーサの膜厚を調整することによって、寄生抵
抗の少ないかつ短チャネル効果の抑制作用の優れたLDD
構造を構成することができる。
また、第２のサイドウォールスペーサは第１のサイド
ウォールスペーサの側壁に形成される。そして、第１の
サイドウォールスペーサと第２のサイドウォールスペー
サの加算された膜厚が、ゲート電極の表面上とソース・
ドレイン領域の表面上に形成されるシリサイド層の分離
長さを規定する。この第２のサイドウォールスペーサを
用いることによって、LDD構造のソース・ドレイン領域
の形成条件とサリサイド構造の分離形成条件との関係を
独立させて、相互に最適な条件下で形成することが可能
となる。
［実施例］ 以下、本発明の一実施例を図を用いて説明する。
第１図は、本発明の一実施例によるMIS型トランジス
タの断面構造図である。ｐ型シリコン基板１表面上には
ゲート酸化膜２を介してポリシリコンからなるゲート電
極３が形成されている。ゲート電極３の側壁には第１の
サイドウォールスペーサ4a、4aが形成されている。さら
に、第１のサイドウォールスペーサ4a、4aの側壁には第
２のサイドウォールスペーサ4b、4bが形成されている。
ｐ型シリコン基板１表面には低濃度のn-不純物領域５と
高濃度のn+不純物領域６からなるソース・ドレイン領域
12、12が形成されている。n-不純物領域５、５はその上
部がゲート電極３にほぼ覆われている。さらに、n+不純
物領域６とn-不純物領域５との境界位置はゲート電極３
の側面位置にほぼ一致している。また、ソース・ドレイ
ン領域12、12の表面上およびゲート電極３の表面上には
チタンシリサイドなどのシリサイド層7b、7b、7aが形成
されている。そして、このゲート電極３の表面上とソー
ス・ドレイン領域12、12の表面上に自己整合的に形成さ
れたシリサイド層7a、7b、7bを有する構造がサリサイド
構造を構成する。
次に、本実施例によるMIS型トランジスタの製造方法
について第2A図ないし第2H図を用いて製造工程順に説明
する。
まず、第2A図に示すように、ｐ型シリコン基板１の表
面上にゲート酸化膜２を形成する。さらに、ゲート酸化
膜２の表面上にポリシリコン層を堆積した後、ゲート酸
化膜２とポリシリコン層とを所定の形状にパターニング
し、ゲート電極３を形成する。さらに、ゲート電極３を
マスクとしてリン（Ｐ）やヒ素（As）などのｎ型不純物
イオン９をドーズ量１×1013/cm2程度でイオン注入す
る。これによって、ｐ型シリコン基板１表面に低濃度の
n-不純物領域５、５を形成する。なお、このイオン注入
は、ｐ型シリコン基板１の主表面に対して不純物イオン
を斜めに打ち込む斜めイオン注入法を用いて形成しても
よい。この方法を用いると、n-不純物領域５の端部はゲ
ート電極３の直下へ入り込んで形成される。
次に、第2B図に示すように、ｐ型シリコン基板１表面
上およびゲート電極３の表面上に減圧CVD（Chemical A
apor Deposition）法を用いて第１のシリコン酸化膜13
を堆積する。この第１のシリコン酸化膜13の膜厚はn-不
純物領域５のチャネル方向の長さを規定する。したがっ
て、第１のシリコン酸化膜13の膜厚はトランジスタの特
性上から設定される。本実施例においは約1000Å程度の
膜厚に形成される。
次に、第2C図に示すように、第１のシリコン酸化膜13
を反応性イオンエッチング法を用いて異方性エッチング
し、ゲート電極３の側壁にのみシリコン酸化膜13の第１
のサイドウォールスペーサ4a、4aを形成する。この第１
のサイドウォールスペーサ4aの膜厚はほぼ第１のシリコ
ン酸化膜13の堆積時の膜厚を保持している。
さらに、第2D図に示すように、ゲート電極３および第
１のサイドウォールスペーサ4a、4aをマスクとしてｐ型
シリコン基板１表面にヒ素（As）などのｎ型不純物イオ
ン９をドーズ量１×1015/cm2でイオン注入する。これに
よってｐ型シリコン基板１表面に高濃度のn+不純物領域
６、６が形成される。図に示されるように、n-不純物領
域５とn+不純物領域６とのオフセットされた距離は第１
のサイドウォールスペーサ4aの膜厚によって決定され
る。
さらに、第2E図に示すように、ｐ型シリコン基板１表
面、第１のサイドウォールスペーサ4a、4aおよびゲート
電極３の表面上に第２のシリコン酸化膜14を減圧CVD法
を用いて堆積する。第２のシリコン酸化14は後のサリサ
イド構造の形成工程において、第１のシリコン酸化膜13
からなる第１のサイドウォールスペーサ4a、4aとともに
シリサイド層の分離用マスクとして機能する。したがっ
て、第２シリコン酸化膜14の膜厚は分離用マスクとして
の機能を果たすに十分な膜厚が設定される。本実施例に
おいては膜厚は1500〜2000Å程度に設定される。
次に、第2F図に示すように、第２のシリコン酸化膜14
を反応性イオンエッチング法を用いて異方性エッチング
し、第１のサイドウォールスペーサ4a、4aの側壁に第２
のシリコン酸化膜14からなる第２のサイドウォールスペ
ーサ4b、4bを形成する。このことによって、ゲート電極
３の側壁には膜厚が2500〜3000Å程度のシリコン酸化膜
のサイドウォールスペーサが形成される。次に、n-不純
物領域５、５あるいはn+不純物領域６、６の不純物の活
性化を行なうために、温度800〜900℃程度で熱処理を行
なう。この熱処理によってn-不純物領域５、５およびn+
不純物領域６、６はチャネル方向に向かっても拡散す
る。したがって、この熱処理の温度および時間を制御す
ることによって、n-不純物領域５とn+不純物領域６との
境界の位置がゲート電極３の側壁の位置にほぼ一致する
位置まで熱処理を行なう。これによって、LDD構造を構
成するn-不純物領域５、５がゲート電極３の直下領域に
覆われる位置に形成される。
次に、第2G図に示すように、ｐ型シリコン基板１表
面、第１および第２のサイドウォールスペーサ4a、4bお
よびゲート電極３の表面上にスパッタ法を用いてチタン
層15を形成する。そして、ランプ加熱法などを用いて温
度700〜1050℃程度の高温下で熱処理を施す。この熱処
理によってｐ型シリコン基板１表面のシリコン層、ある
いはゲート電極３表面のポリシリコン層と接したチタン
層15の領域がシリサイド反応を生じ、チタンシリサイド
層7a、7bが形成される。ここで、第１のサイドウォール
スペーサ4a、4aと第２のサイドウォールスペーサ4b、4b
はゲート電極３の表面上とn+不純物領域６、６の表面上
とに各々分離して選択的にかつ自己整合的にチタンシリ
サイド層7a、7bを形成するための分離用マスクとして作
用する。そして、第１および第２のサイドウォールスペ
ーサ4a、4bの総和の膜厚を厚くし、チタン層15のゲート
電極３表面上の位置とn+不純物領域６表面上の位置との
間隔を所定の距離だけ離すことによってシリサイド層の
短絡を防止している。
その後、第2H図に示すように、第１および第２のサイ
ドウォールスペーサ4a、4b表面上の未反応のチタン層15
の領域を除去する。以上の工程によって、LDD構造を有
するソース・ドレイン領域12、12とサリサイド構造を有
するMIS型トランジスタが製造される。
なお、上記実施例においては本発明をｎ型MOSトラン
ジスタに適用した例を示したが、ｐ型MOSトランジスタ
に適用できることは言うまでもない。
また、上記実施例においては、シリサイド層としてチ
タンシリサイドの場合について説明したが、他の高融点
金属シリサイドを形成しても構わない。
このように、本発明においては、第１のサイドウォー
ルスペーサ4aをマスクとして利用することにより、低濃
度のn-不純物領域５と高濃度のn+不純物領域６とのオフ
セット量を規定したLDD構造を構成している。さらに、
第2F図に示した熱処理工程を加えることによってゲート
電極３の直下に低濃度のn-不純物領域５が入り込んだ、
いわゆるゲートオーバラップタイプのLDD構造を構成し
ている。これによって、ブレークダウン現象の発生やホ
ットキャリアによるしきい値電圧の変動、信頼性寿命の
劣化などを防止し、トランジスタ特性の優れたMIS型ト
ランジスタを実現できる。
また、第１のサイドウォールスペーサ4aの側壁にさら
に第２のサイドウォールスペーサ4bを形成している。こ
れによってサイドウォールスペーサの膜厚を所定量確保
し、このサイドウォールスペーサを分離用マスクとし
て、ゲート電極３の表面上およびソース・ドレイン領域
12、12の表面上に金属シリサイド層を自己整合的に形成
している。このために、ゲート電極の配線抵抗やソース
・ドレイン領域のシート抵抗を低減し、トランジスタの
高速応答性が確保される。
そして、この両者の相乗効果によってトランジスタ特
性の優れた微細化構造を有するMIS型半導体装置を製造
することができる。
［発明の効果］ 以上のように、本発明によるMIS型半導体装置の製造
方法は、まず、第１図のサイドウォールスペーサを用
い、かつこの膜厚を調整することによって低濃度の不純
物領域と高濃度の不純物領域とのオフセット量が最適化
されたLDD構造を形成することができる。さらに、第１
のサイドウォールスペーサの側壁に第２のサイドウォー
ルスペーサを形成し、この両者でゲート電極の側壁に所
定量の絶縁物層を確保することにより、ゲート電極表面
上と高濃度の不純物領域の表面上と自己整合的なシリサ
イド層の形成を行なわせ、相互の電気的短絡を防止して
いる。これによって、LDD構造による短チャネル効果を
防止し、サリサイド構造による配線層等の低抵抗を実現
し、この相互の作用によって微細化され、かつトランジ
スタ特性の優れたMIS型半導体装置を製造することがで
きる。
【図面の簡単な説明】
第１図は、本発明の製造方法により製造されたMIS型ト
ランジスタの断面構造図である。第2A図、第2B図、第2C
図、第2D図、第2E図、第2F図、第2G図および第2H図は、
本発明によるMIS型トランジスタの製造工程を順に示し
た製造工程断面図である。 第３図は、従来の製造方法により製造されたMIS型トラ
ンジスタの断面構造図である。第4A図、第4B図、第4C図
および第4D図は、従来のMIS型トランジスタの製造工程
を順に示した製造工程断面図である。 図において、１はｐ型シリコン基板、２はゲート酸化
膜、３はゲート電極、4aは第１のサイドウォールスペー
サ、4bは第２のサイドウォールスペーサ、５はn-不純物
領域、６はn+不純物領域、7a、7bはシリサイド層、12、
12はソース・ドレイン領域、15はチタン層を示してい
る。 なお、図中同一符号は同一または相当部分を示す。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】サリサイド構造とLDD構造とを有するMIS型
    半導体装置であって、 第１導電型不純物を有する半導体基板と、 前記半導体基板の主表面上にゲート絶縁膜を介して形成
    されたゲート電極と、 前記ゲート電極の側壁上に形成された第１サイドウォー
    ルスペーサと、 前記第１サイドウォールスペーサの側壁上に界面を介し
    て形成された第２サイドウォールスペーサと、 前記半導体基板内に形成された相対的に低濃度の第２導
    電型不純物を含む第１不純物領域と、 前記半導体基板内に形成された相対的に高濃度の第２導
    電型不純物を含む第２不純物領域と、 前記ゲート電極の側壁の位置とほぼ一致した位置に形成
    された前記第１および第２不純物領域の間の境界と、 前記第１および第２サイドウォールスペーサを分離膜と
    して用いて前記高濃度不純物領域の表面上および前記ゲ
    ート電極の表面上に形成されたシリサイド層とを備える
    MIS型半導体装置。
  2. 【請求項２】第１および第２不純物領域の間の境界が、
    前記第１不純物領域のゲート下の端部から、第２サイド
    ウォールスペーサの幅とは無関係に、少なくとも第１サ
    イドウォールスペーサの幅によって規定される距離だけ
    離れていることを特徴とする、請求項１に記載のMIS型
    半導体装置。
  3. 【請求項３】第１導電型不純物を含む半導体基板の主表
    面上に、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にポリシリコン層を堆積し、前記ポ
    リシリコン層および前記ゲート絶縁膜を所定形状にパタ
    ーニングする工程と、 パターニングされた前記ポリシリコン層をマスクとし
    て、前記半導体板中に第２導電型不純物を導入し、相対
    的に低濃度の第１不純物領域を形成する工程と、 前記半導体基板の主表面上とパターニングされた前記ポ
    リシリコン層の表面上とに、第１絶縁膜を形成する工程
    と、 前記第１絶縁膜を異方性エッチングすることにより、パ
    ターニングされた前記ポリシリコン層の側壁に、前記第
    １絶縁膜からなる第１サイドウォールスペーサを形成す
    る工程と、 前記ポリシリコン層および前記第１サイドウォールスペ
    ーサをマスクとして、前記半導体基板中に第２導電型不
    純物を導入し、相対的に高濃度の第２不純物領域を形成
    する工程と、 前記半導体基板表面上と前記第１サイドウォールスペー
    サ上と前記ポリシリコン層上とに、第２絶縁膜を形成す
    る工程と、 前記第２絶縁膜を異方性エッチングすることによって、
    前記第１サイドウォールスペーサの側壁に、前記第２絶
    縁膜からなる第２サイドウォールスペーサを形成する工
    程と、 前記半導体基板中に導入された不純物の拡散処理を行う
    ことによって、前記第１不純物領域と前記第２不純物領
    域との境界を、ポリシリコンゲート電極の側壁の位置に
    ほぼ一致する位置まで動かす工程と、 前記半導体基板上と前記第１および第２サイドウォール
    スペーサ上と前記ポリシリコン層上とに、高融点金属層
    を形成する工程と、 前記高融点金属層を熱処理し、前記半導体基板の表面上
    と前記ポリシリコン層上とに接触した前記高融点金属層
    をシリサイド化させる工程と、 前記高融点金属層のシリサイド化していない領域を除去
    する工程とを備えた、MIS型半導体装置の製造方法。
  4. 【請求項４】第１不純物領域のゲート下の端部から、第
    ２サイドウォールスペーサの幅とは無関係に、少なくと
    も第１サイドウォールスペーサの幅によって規定される
    距離だけ離れた位置に、前記第１不純物領域と第２不純
    物領域との境界を形成することを特徴とする、請求項３
    に記載のMIS型半導体装置の製造方法。
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