JP2551127B2 - Mis型半導体装置およびその製造方法 - Google Patents
Mis型半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
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- H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、MIS型半導体装置に関し、特に配線抵抗な
どの低減を図るシリサイド構造と、短チャネル効果の防
止を図るLDD(Lightly Doped Drain)構造とを備えた
MIS型トランジスタのソース・ドレイン領域の製造方法
の改善に関するものである。
どの低減を図るシリサイド構造と、短チャネル効果の防
止を図るLDD(Lightly Doped Drain)構造とを備えた
MIS型トランジスタのソース・ドレイン領域の製造方法
の改善に関するものである。
[従来の技術] 近年の半導体装置における高集積化および高速応答性
に対する技術進展に伴ない、MIS(Metal Insulator S
emiconductor)型トランジスタの構造も微細化されるに
至っている。MIS型トランジスタの微細化は、原則的に
スケーリング則に従い、チャネル長の短小化や接合深さ
の浅いソース・ドレイン領域の形成などの形で行なわれ
ている。
に対する技術進展に伴ない、MIS(Metal Insulator S
emiconductor)型トランジスタの構造も微細化されるに
至っている。MIS型トランジスタの微細化は、原則的に
スケーリング則に従い、チャネル長の短小化や接合深さ
の浅いソース・ドレイン領域の形成などの形で行なわれ
ている。
ところが、MIS型トランジスタの微細化に伴なって特
に下記の2つの問題が生じた。
に下記の2つの問題が生じた。
(1) トランジスタのチャネルの短小化による短チャ
ネル効果の顕在化。
ネル効果の顕在化。
(2) 不純物拡散層およびゲート電極層の配線抵抗の
顕在化。
顕在化。
そして、短チャネル効果によっては、ドレイン近傍で
のブレークダウン現象の発生やホットエレクトロンの発
生による信頼性寿命の低下によってトランジスタ特性の
劣化が生じた。また、配線抵抗の増大によっては、トラ
ンジスタの高速応答性の低下が生じた。
のブレークダウン現象の発生やホットエレクトロンの発
生による信頼性寿命の低下によってトランジスタ特性の
劣化が生じた。また、配線抵抗の増大によっては、トラ
ンジスタの高速応答性の低下が生じた。
そこで、これらの問題点を改善する構造として、まず
短チャネル効果を防止するためにLDD構造が採用され、
さらに配線抵抗の増大を防止する構造としてサリサイド
構造が考案された。このような構造を有する従来のMIS
型トランジスタを第3図に示す。
短チャネル効果を防止するためにLDD構造が採用され、
さらに配線抵抗の増大を防止する構造としてサリサイド
構造が考案された。このような構造を有する従来のMIS
型トランジスタを第3図に示す。
図を参照して、p型シリコン基板1表面にゲート酸化
膜2を介してポリシリコンからなるゲート電極3が形成
されている。ゲート電極3の両側面には絶縁膜のサイド
ウォールスペーサ4、4が形成されている。p型シリコ
ン基板1表面にはゲート電極3に自己整合する位置に低
濃度のn-不純物領域5、5が形成されている。さらに、
サイドウォールスペーサ4、4は自己整合する位置関係
で高濃度のn+不純物領域6、6が形成されている。この
n-不純物領域5とn+不純物領域6とが各々トランジスタ
のソース・ドレイン領域12、12を構成する。さらに、こ
の低濃度のn-不純物領域5と高濃度のn+不純物領域6と
の位置がオフセットされた構造を有する不純物領域の構
造をLDD構造と称す。また、ゲート電極3の上面およびn
+不純物領域6、6の表面上にはチタンシリサイドから
なるシリサイド層7a、7b、7bが形成されている。そし
て、このゲート電極3およびn+不純物領域6、6の表面
上に自己整合的に形成されたシリサイド層7a、7b、7bの
構造をサリサイド構造と称す。
膜2を介してポリシリコンからなるゲート電極3が形成
されている。ゲート電極3の両側面には絶縁膜のサイド
ウォールスペーサ4、4が形成されている。p型シリコ
ン基板1表面にはゲート電極3に自己整合する位置に低
濃度のn-不純物領域5、5が形成されている。さらに、
サイドウォールスペーサ4、4は自己整合する位置関係
で高濃度のn+不純物領域6、6が形成されている。この
n-不純物領域5とn+不純物領域6とが各々トランジスタ
のソース・ドレイン領域12、12を構成する。さらに、こ
の低濃度のn-不純物領域5と高濃度のn+不純物領域6と
の位置がオフセットされた構造を有する不純物領域の構
造をLDD構造と称す。また、ゲート電極3の上面およびn
+不純物領域6、6の表面上にはチタンシリサイドから
なるシリサイド層7a、7b、7bが形成されている。そし
て、このゲート電極3およびn+不純物領域6、6の表面
上に自己整合的に形成されたシリサイド層7a、7b、7bの
構造をサリサイド構造と称す。
LDD構造を構成する低濃度のn-不純物領域5、5は、
高濃度のn+不純物領域6、6とゲート電極3直下のチャ
ネル領域8との間の不純物濃度分布をなだらかにするよ
うに構成されている。そして、これによって特にドレイ
ン領域側での電界集中を緩和し、ブレークダウン現象の
抑制やホットキャリアの発生を抑制している。
高濃度のn+不純物領域6、6とゲート電極3直下のチャ
ネル領域8との間の不純物濃度分布をなだらかにするよ
うに構成されている。そして、これによって特にドレイ
ン領域側での電界集中を緩和し、ブレークダウン現象の
抑制やホットキャリアの発生を抑制している。
また、サリサイド構造を構成するシリサイド層7a、7b
は導電性に優れている。そして、この優れた導電性によ
って、ゲート電極3の配線抵抗を低減し、またソース・
ドレイン領域のシート抵抗を低減させている。
は導電性に優れている。そして、この優れた導電性によ
って、ゲート電極3の配線抵抗を低減し、またソース・
ドレイン領域のシート抵抗を低減させている。
次に、第3図に示す従来のMIS型トランジスタの製造
工程を第4A図ないし第4D図を用いて説明する。
工程を第4A図ないし第4D図を用いて説明する。
まず、第4A図に示すように、p型シリコン基板1上に
薄いゲート酸化膜2を形成する。さらに、ゲート酸化膜
2の表面上にポリシリコン層を堆積した後、ゲート酸化
膜2とポリシリコン層とをパターニングしてゲート電極
3を形成する。次に、ゲート電極3をマスクとしてn型
不純物イオン9を低ドーズ量でp型シリコン基板1表面
にイオン注入する。これによってn-不純物領域5、5を
形成する。
薄いゲート酸化膜2を形成する。さらに、ゲート酸化膜
2の表面上にポリシリコン層を堆積した後、ゲート酸化
膜2とポリシリコン層とをパターニングしてゲート電極
3を形成する。次に、ゲート電極3をマスクとしてn型
不純物イオン9を低ドーズ量でp型シリコン基板1表面
にイオン注入する。これによってn-不純物領域5、5を
形成する。
次に、第4B図に示すように、ゲート電極3が形成され
たp型シリコン基板1表面上にシリコン酸化膜を堆積す
る。そして、このシリコン酸化膜を異方性エッチングす
ることによってゲート電極3の側壁にサイドウォールス
ペーサ4、4を形成する。さらに、このサイドウォール
スペーサ4、4およびゲート電極3をマスクとして高ド
ーズ量のn型不純物イオン9をp型シリコン基板1表面
にイオン注入する。これによってn+不純物領域6、6を
形成する。
たp型シリコン基板1表面上にシリコン酸化膜を堆積す
る。そして、このシリコン酸化膜を異方性エッチングす
ることによってゲート電極3の側壁にサイドウォールス
ペーサ4、4を形成する。さらに、このサイドウォール
スペーサ4、4およびゲート電極3をマスクとして高ド
ーズ量のn型不純物イオン9をp型シリコン基板1表面
にイオン注入する。これによってn+不純物領域6、6を
形成する。
さらに、第4C図に示すように、p型シリコン基板1表
面上およびゲート電極3、サイドウォールスペーサ4、
4の表面上にチタンなどの高融点金属層11を蒸着する。
その後、高温度の熱処理を施し、高融点金属層11とp型
シリコン基板1の表面あるいはゲート電極3のポリシリ
コン層とが接する領域にのみ選択的にシリサイド反応さ
せ、この領域の高融点金属層11をシリサイド化する。
面上およびゲート電極3、サイドウォールスペーサ4、
4の表面上にチタンなどの高融点金属層11を蒸着する。
その後、高温度の熱処理を施し、高融点金属層11とp型
シリコン基板1の表面あるいはゲート電極3のポリシリ
コン層とが接する領域にのみ選択的にシリサイド反応さ
せ、この領域の高融点金属層11をシリサイド化する。
そして、第4D図に示すように、サイドウォールスペー
サ4、4の表面上に蒸着された未反応の高融点金属層11
を除去することにより、ゲート電極3の表面上およびn+
不純物領域6、6の表面上にシリサイド層7a、7b、7bを
自己整合的に形成する。
サ4、4の表面上に蒸着された未反応の高融点金属層11
を除去することにより、ゲート電極3の表面上およびn+
不純物領域6、6の表面上にシリサイド層7a、7b、7bを
自己整合的に形成する。
[発明が解決しようとする課題] 第4A図ないし第4D図に示されたように、サイドウォー
ルスペーサ4、4は2つの機能を果たしている。まず第
1は、高融点金属層11の選択的なシリサイド化を行なわ
すためのマスクとしての機能である。サイドウォールス
ペーサ4は高融点金属層11と反応しない。したがって、
高融点金属層11のシリサイド化される領域は、サイドウ
ォールスペーサ4によって、ゲート電極3の表面上とソ
ース・ドレイン領域の表面上とに分離して自己整合的に
形成される。この分離を確実に行なうために、サイドウ
ォールスペーサ4の厚みは2000〜3000Å程度に厚く形成
される。
ルスペーサ4、4は2つの機能を果たしている。まず第
1は、高融点金属層11の選択的なシリサイド化を行なわ
すためのマスクとしての機能である。サイドウォールス
ペーサ4は高融点金属層11と反応しない。したがって、
高融点金属層11のシリサイド化される領域は、サイドウ
ォールスペーサ4によって、ゲート電極3の表面上とソ
ース・ドレイン領域の表面上とに分離して自己整合的に
形成される。この分離を確実に行なうために、サイドウ
ォールスペーサ4の厚みは2000〜3000Å程度に厚く形成
される。
第2の機能として、ソース・ドレイン領域のn-不純物
領域5とn+不純物領域6とのオフセット位置を規定す
る。すなわち、LDD構造を構成するn-不純物領域5の長
さはほぼこのサイドウォールスペーサ4の膜厚によって
規定される。
領域5とn+不純物領域6とのオフセット位置を規定す
る。すなわち、LDD構造を構成するn-不純物領域5の長
さはほぼこのサイドウォールスペーサ4の膜厚によって
規定される。
ところが、上記のようにサイドウォールスペーサ4は
第1の機能の関係上、膜厚が厚く形成されるため、n-不
純物領域5の長さも長く形成される。このn-不純物領域
5は、電界集中を緩和し、ブレークダウン現象を防止す
るなどの短チャネル効果の抑制作用を発揮する反面、寄
生抵抗としても作用する。そして、このn-不純物領域5
の長さが長くなるにつれて寄生抵抗が増大し、トランジ
スタの応答性を低下させる問題が顕在化してきた。
第1の機能の関係上、膜厚が厚く形成されるため、n-不
純物領域5の長さも長く形成される。このn-不純物領域
5は、電界集中を緩和し、ブレークダウン現象を防止す
るなどの短チャネル効果の抑制作用を発揮する反面、寄
生抵抗としても作用する。そして、このn-不純物領域5
の長さが長くなるにつれて寄生抵抗が増大し、トランジ
スタの応答性を低下させる問題が顕在化してきた。
したがって、本発明は上記のような問題点を解消する
ためになされたもので、サリサイド構造とLDD構造とを
相互に独立した最適な条件下で製造することができるMI
S型半導体装置の製造方法を提供することを目的とす
る。
ためになされたもので、サリサイド構造とLDD構造とを
相互に独立した最適な条件下で製造することができるMI
S型半導体装置の製造方法を提供することを目的とす
る。
[課題を解決するための手段] 本発明におけるMIS型半導体装置の製造方法は以下の
工程を備える。
工程を備える。
a. 半導体基板の主面上にゲート絶縁膜を形成する工
程。
程。
b. ゲート絶縁膜上にポリシリコン層を形成し、ポリシ
リコン層およびゲート絶縁膜を所定の形状にパターニン
グする工程。
リコン層およびゲート絶縁膜を所定の形状にパターニン
グする工程。
c. パターニングされたポリシリコン層をマスクとして
半導体基板中に不純物を導入し、相対的に低濃度の不純
物領域を形成する工程。
半導体基板中に不純物を導入し、相対的に低濃度の不純
物領域を形成する工程。
d. 半導体基板の主表面上とパターニングされたポリシ
リコン層の表面上に第1絶縁膜を形成する工程。
リコン層の表面上に第1絶縁膜を形成する工程。
e. 第1絶縁膜を異方性エッチングすることによってパ
ターニングされたポリシリコン層の側壁に第1絶縁膜の
第1サイドウォールスペーサを形成する工程。
ターニングされたポリシリコン層の側壁に第1絶縁膜の
第1サイドウォールスペーサを形成する工程。
f.ポリシリコン層および第1サイドウォールスペーサを
マスクとして半導体基板中に不純物を導入し、相対的に
高濃度の不純物領域を形成する工程。
マスクとして半導体基板中に不純物を導入し、相対的に
高濃度の不純物領域を形成する工程。
g.半導体基板の表面上と第1サイドウォールスペーサ上
とポリシリコン層上とに第2絶縁膜を形成する工程。
とポリシリコン層上とに第2絶縁膜を形成する工程。
h. 第2絶縁膜を異方性エッチングすることによって第
1サイドウォールスペーサの側壁に第2絶縁膜からなる
第2サイドウォールスペーサを形成する工程。
1サイドウォールスペーサの側壁に第2絶縁膜からなる
第2サイドウォールスペーサを形成する工程。
i. 半導体基板上と第1および第2サイドウォールスペ
ーサ上とポリシリコン層上とに高融点金属層を形成する
工程。
ーサ上とポリシリコン層上とに高融点金属層を形成する
工程。
j. 高融点金属層を熱処理し、半導体基板の表面上とポ
リシリコン層上とに接した高融点金属層をシリサイド化
させる工程。
リシリコン層上とに接した高融点金属層をシリサイド化
させる工程。
k. 高融点金属層のシリサイド化していない領域を除去
する工程。
する工程。
この発明に従ったMIS型半導体装置は、第1導電型不
純物を含むシリコン基板と、ゲート絶縁膜を介して前記
シリコン基板の主表面上に形成されたゲート電極と、前
記シリコン基板に形成された相対的に低濃度の第2導電
型不純物を含む第1不純物領域と、前記シリコン基板に
形成された相対的に高濃度の第2導電型不純物を含む第
2不純物領域と、前記ゲート電極の側壁に形成された第
1サイドウォールスペーサと、前記第1サイドウォール
スペーサの側壁上に界面を介して形成された第2サイド
ウォールスペーサと、前記界面から前記ゲート電極の方
向にずれた位置に形成された前記第1不純物領域と前記
第2不純物領域との間の境界と、 前記第1および第2サイドウォールスペーサを分離膜
として用いて前記高濃度不純物領域の表面上および前記
ゲート電極の表面上に形成されたシリサイド層と、を備
える。
純物を含むシリコン基板と、ゲート絶縁膜を介して前記
シリコン基板の主表面上に形成されたゲート電極と、前
記シリコン基板に形成された相対的に低濃度の第2導電
型不純物を含む第1不純物領域と、前記シリコン基板に
形成された相対的に高濃度の第2導電型不純物を含む第
2不純物領域と、前記ゲート電極の側壁に形成された第
1サイドウォールスペーサと、前記第1サイドウォール
スペーサの側壁上に界面を介して形成された第2サイド
ウォールスペーサと、前記界面から前記ゲート電極の方
向にずれた位置に形成された前記第1不純物領域と前記
第2不純物領域との間の境界と、 前記第1および第2サイドウォールスペーサを分離膜
として用いて前記高濃度不純物領域の表面上および前記
ゲート電極の表面上に形成されたシリサイド層と、を備
える。
[作用] 本発明によるMIS型半導体装置の製造方法において
は、ゲート電極の側壁に2層のサイドウォールスペーサ
が形成される。そして、第1と第2のサイドウォールス
ペーサは各々独立した最適な膜厚で形成される。まず、
第1のサイドウォールスペーサはゲート電極の側壁に形
成され、ソース・ドレイン領域の相対的に低濃度の不純
物領域の長さを規定する。そして、この第1のサイドウ
ォールスペーサの膜厚を調整することによって、寄生抵
抗の少ないかつ短チャネル効果の抑制作用の優れたLDD
構造を構成することができる。
は、ゲート電極の側壁に2層のサイドウォールスペーサ
が形成される。そして、第1と第2のサイドウォールス
ペーサは各々独立した最適な膜厚で形成される。まず、
第1のサイドウォールスペーサはゲート電極の側壁に形
成され、ソース・ドレイン領域の相対的に低濃度の不純
物領域の長さを規定する。そして、この第1のサイドウ
ォールスペーサの膜厚を調整することによって、寄生抵
抗の少ないかつ短チャネル効果の抑制作用の優れたLDD
構造を構成することができる。
また、第2のサイドウォールスペーサは第1のサイド
ウォールスペーサの側壁に形成される。そして、第1の
サイドウォールスペーサと第2のサイドウォールスペー
サの加算された膜厚が、ゲート電極の表面上とソース・
ドレイン領域の表面上に形成されるシリサイド層の分離
長さを規定する。この第2のサイドウォールスペーサを
用いることによって、LDD構造のソース・ドレイン領域
の形成条件とサリサイド構造の分離形成条件との関係を
独立させて、相互に最適な条件下で形成することが可能
となる。
ウォールスペーサの側壁に形成される。そして、第1の
サイドウォールスペーサと第2のサイドウォールスペー
サの加算された膜厚が、ゲート電極の表面上とソース・
ドレイン領域の表面上に形成されるシリサイド層の分離
長さを規定する。この第2のサイドウォールスペーサを
用いることによって、LDD構造のソース・ドレイン領域
の形成条件とサリサイド構造の分離形成条件との関係を
独立させて、相互に最適な条件下で形成することが可能
となる。
[実施例] 以下、本発明の一実施例を図を用いて説明する。
第1図は、本発明の一実施例によるMIS型トランジス
タの断面構造図である。p型シリコン基板1表面上には
ゲート酸化膜2を介してポリシリコンからなるゲート電
極3が形成されている。ゲート電極3の側壁には第1の
サイドウォールスペーサ4a、4aが形成されている。さら
に、第1のサイドウォールスペーサ4a、4aの側壁には第
2のサイドウォールスペーサ4b、4bが形成されている。
p型シリコン基板1表面には低濃度のn-不純物領域5と
高濃度のn+不純物領域6からなるソース・ドレイン領域
12、12が形成されている。n-不純物領域5、5はその上
部がゲート電極3にほぼ覆われている。さらに、n+不純
物領域6とn-不純物領域5との境界位置はゲート電極3
の側面位置にほぼ一致している。また、ソース・ドレイ
ン領域12、12の表面上およびゲート電極3の表面上には
チタンシリサイドなどのシリサイド層7b、7b、7aが形成
されている。そして、このゲート電極3の表面上とソー
ス・ドレイン領域12、12の表面上に自己整合的に形成さ
れたシリサイド層7a、7b、7bを有する構造がサリサイド
構造を構成する。
タの断面構造図である。p型シリコン基板1表面上には
ゲート酸化膜2を介してポリシリコンからなるゲート電
極3が形成されている。ゲート電極3の側壁には第1の
サイドウォールスペーサ4a、4aが形成されている。さら
に、第1のサイドウォールスペーサ4a、4aの側壁には第
2のサイドウォールスペーサ4b、4bが形成されている。
p型シリコン基板1表面には低濃度のn-不純物領域5と
高濃度のn+不純物領域6からなるソース・ドレイン領域
12、12が形成されている。n-不純物領域5、5はその上
部がゲート電極3にほぼ覆われている。さらに、n+不純
物領域6とn-不純物領域5との境界位置はゲート電極3
の側面位置にほぼ一致している。また、ソース・ドレイ
ン領域12、12の表面上およびゲート電極3の表面上には
チタンシリサイドなどのシリサイド層7b、7b、7aが形成
されている。そして、このゲート電極3の表面上とソー
ス・ドレイン領域12、12の表面上に自己整合的に形成さ
れたシリサイド層7a、7b、7bを有する構造がサリサイド
構造を構成する。
次に、本実施例によるMIS型トランジスタの製造方法
について第2A図ないし第2H図を用いて製造工程順に説明
する。
について第2A図ないし第2H図を用いて製造工程順に説明
する。
まず、第2A図に示すように、p型シリコン基板1の表
面上にゲート酸化膜2を形成する。さらに、ゲート酸化
膜2の表面上にポリシリコン層を堆積した後、ゲート酸
化膜2とポリシリコン層とを所定の形状にパターニング
し、ゲート電極3を形成する。さらに、ゲート電極3を
マスクとしてリン(P)やヒ素(As)などのn型不純物
イオン9をドーズ量1×1013/cm2程度でイオン注入す
る。これによって、p型シリコン基板1表面に低濃度の
n-不純物領域5、5を形成する。なお、このイオン注入
は、p型シリコン基板1の主表面に対して不純物イオン
を斜めに打ち込む斜めイオン注入法を用いて形成しても
よい。この方法を用いると、n-不純物領域5の端部はゲ
ート電極3の直下へ入り込んで形成される。
面上にゲート酸化膜2を形成する。さらに、ゲート酸化
膜2の表面上にポリシリコン層を堆積した後、ゲート酸
化膜2とポリシリコン層とを所定の形状にパターニング
し、ゲート電極3を形成する。さらに、ゲート電極3を
マスクとしてリン(P)やヒ素(As)などのn型不純物
イオン9をドーズ量1×1013/cm2程度でイオン注入す
る。これによって、p型シリコン基板1表面に低濃度の
n-不純物領域5、5を形成する。なお、このイオン注入
は、p型シリコン基板1の主表面に対して不純物イオン
を斜めに打ち込む斜めイオン注入法を用いて形成しても
よい。この方法を用いると、n-不純物領域5の端部はゲ
ート電極3の直下へ入り込んで形成される。
次に、第2B図に示すように、p型シリコン基板1表面
上およびゲート電極3の表面上に減圧CVD(Chemical A
apor Deposition)法を用いて第1のシリコン酸化膜13
を堆積する。この第1のシリコン酸化膜13の膜厚はn-不
純物領域5のチャネル方向の長さを規定する。したがっ
て、第1のシリコン酸化膜13の膜厚はトランジスタの特
性上から設定される。本実施例においは約1000Å程度の
膜厚に形成される。
上およびゲート電極3の表面上に減圧CVD(Chemical A
apor Deposition)法を用いて第1のシリコン酸化膜13
を堆積する。この第1のシリコン酸化膜13の膜厚はn-不
純物領域5のチャネル方向の長さを規定する。したがっ
て、第1のシリコン酸化膜13の膜厚はトランジスタの特
性上から設定される。本実施例においは約1000Å程度の
膜厚に形成される。
次に、第2C図に示すように、第1のシリコン酸化膜13
を反応性イオンエッチング法を用いて異方性エッチング
し、ゲート電極3の側壁にのみシリコン酸化膜13の第1
のサイドウォールスペーサ4a、4aを形成する。この第1
のサイドウォールスペーサ4aの膜厚はほぼ第1のシリコ
ン酸化膜13の堆積時の膜厚を保持している。
を反応性イオンエッチング法を用いて異方性エッチング
し、ゲート電極3の側壁にのみシリコン酸化膜13の第1
のサイドウォールスペーサ4a、4aを形成する。この第1
のサイドウォールスペーサ4aの膜厚はほぼ第1のシリコ
ン酸化膜13の堆積時の膜厚を保持している。
さらに、第2D図に示すように、ゲート電極3および第
1のサイドウォールスペーサ4a、4aをマスクとしてp型
シリコン基板1表面にヒ素(As)などのn型不純物イオ
ン9をドーズ量1×1015/cm2でイオン注入する。これに
よってp型シリコン基板1表面に高濃度のn+不純物領域
6、6が形成される。図に示されるように、n-不純物領
域5とn+不純物領域6とのオフセットされた距離は第1
のサイドウォールスペーサ4aの膜厚によって決定され
る。
1のサイドウォールスペーサ4a、4aをマスクとしてp型
シリコン基板1表面にヒ素(As)などのn型不純物イオ
ン9をドーズ量1×1015/cm2でイオン注入する。これに
よってp型シリコン基板1表面に高濃度のn+不純物領域
6、6が形成される。図に示されるように、n-不純物領
域5とn+不純物領域6とのオフセットされた距離は第1
のサイドウォールスペーサ4aの膜厚によって決定され
る。
さらに、第2E図に示すように、p型シリコン基板1表
面、第1のサイドウォールスペーサ4a、4aおよびゲート
電極3の表面上に第2のシリコン酸化膜14を減圧CVD法
を用いて堆積する。第2のシリコン酸化14は後のサリサ
イド構造の形成工程において、第1のシリコン酸化膜13
からなる第1のサイドウォールスペーサ4a、4aとともに
シリサイド層の分離用マスクとして機能する。したがっ
て、第2シリコン酸化膜14の膜厚は分離用マスクとして
の機能を果たすに十分な膜厚が設定される。本実施例に
おいては膜厚は1500〜2000Å程度に設定される。
面、第1のサイドウォールスペーサ4a、4aおよびゲート
電極3の表面上に第2のシリコン酸化膜14を減圧CVD法
を用いて堆積する。第2のシリコン酸化14は後のサリサ
イド構造の形成工程において、第1のシリコン酸化膜13
からなる第1のサイドウォールスペーサ4a、4aとともに
シリサイド層の分離用マスクとして機能する。したがっ
て、第2シリコン酸化膜14の膜厚は分離用マスクとして
の機能を果たすに十分な膜厚が設定される。本実施例に
おいては膜厚は1500〜2000Å程度に設定される。
次に、第2F図に示すように、第2のシリコン酸化膜14
を反応性イオンエッチング法を用いて異方性エッチング
し、第1のサイドウォールスペーサ4a、4aの側壁に第2
のシリコン酸化膜14からなる第2のサイドウォールスペ
ーサ4b、4bを形成する。このことによって、ゲート電極
3の側壁には膜厚が2500〜3000Å程度のシリコン酸化膜
のサイドウォールスペーサが形成される。次に、n-不純
物領域5、5あるいはn+不純物領域6、6の不純物の活
性化を行なうために、温度800〜900℃程度で熱処理を行
なう。この熱処理によってn-不純物領域5、5およびn+
不純物領域6、6はチャネル方向に向かっても拡散す
る。したがって、この熱処理の温度および時間を制御す
ることによって、n-不純物領域5とn+不純物領域6との
境界の位置がゲート電極3の側壁の位置にほぼ一致する
位置まで熱処理を行なう。これによって、LDD構造を構
成するn-不純物領域5、5がゲート電極3の直下領域に
覆われる位置に形成される。
を反応性イオンエッチング法を用いて異方性エッチング
し、第1のサイドウォールスペーサ4a、4aの側壁に第2
のシリコン酸化膜14からなる第2のサイドウォールスペ
ーサ4b、4bを形成する。このことによって、ゲート電極
3の側壁には膜厚が2500〜3000Å程度のシリコン酸化膜
のサイドウォールスペーサが形成される。次に、n-不純
物領域5、5あるいはn+不純物領域6、6の不純物の活
性化を行なうために、温度800〜900℃程度で熱処理を行
なう。この熱処理によってn-不純物領域5、5およびn+
不純物領域6、6はチャネル方向に向かっても拡散す
る。したがって、この熱処理の温度および時間を制御す
ることによって、n-不純物領域5とn+不純物領域6との
境界の位置がゲート電極3の側壁の位置にほぼ一致する
位置まで熱処理を行なう。これによって、LDD構造を構
成するn-不純物領域5、5がゲート電極3の直下領域に
覆われる位置に形成される。
次に、第2G図に示すように、p型シリコン基板1表
面、第1および第2のサイドウォールスペーサ4a、4bお
よびゲート電極3の表面上にスパッタ法を用いてチタン
層15を形成する。そして、ランプ加熱法などを用いて温
度700〜1050℃程度の高温下で熱処理を施す。この熱処
理によってp型シリコン基板1表面のシリコン層、ある
いはゲート電極3表面のポリシリコン層と接したチタン
層15の領域がシリサイド反応を生じ、チタンシリサイド
層7a、7bが形成される。ここで、第1のサイドウォール
スペーサ4a、4aと第2のサイドウォールスペーサ4b、4b
はゲート電極3の表面上とn+不純物領域6、6の表面上
とに各々分離して選択的にかつ自己整合的にチタンシリ
サイド層7a、7bを形成するための分離用マスクとして作
用する。そして、第1および第2のサイドウォールスペ
ーサ4a、4bの総和の膜厚を厚くし、チタン層15のゲート
電極3表面上の位置とn+不純物領域6表面上の位置との
間隔を所定の距離だけ離すことによってシリサイド層の
短絡を防止している。
面、第1および第2のサイドウォールスペーサ4a、4bお
よびゲート電極3の表面上にスパッタ法を用いてチタン
層15を形成する。そして、ランプ加熱法などを用いて温
度700〜1050℃程度の高温下で熱処理を施す。この熱処
理によってp型シリコン基板1表面のシリコン層、ある
いはゲート電極3表面のポリシリコン層と接したチタン
層15の領域がシリサイド反応を生じ、チタンシリサイド
層7a、7bが形成される。ここで、第1のサイドウォール
スペーサ4a、4aと第2のサイドウォールスペーサ4b、4b
はゲート電極3の表面上とn+不純物領域6、6の表面上
とに各々分離して選択的にかつ自己整合的にチタンシリ
サイド層7a、7bを形成するための分離用マスクとして作
用する。そして、第1および第2のサイドウォールスペ
ーサ4a、4bの総和の膜厚を厚くし、チタン層15のゲート
電極3表面上の位置とn+不純物領域6表面上の位置との
間隔を所定の距離だけ離すことによってシリサイド層の
短絡を防止している。
その後、第2H図に示すように、第1および第2のサイ
ドウォールスペーサ4a、4b表面上の未反応のチタン層15
の領域を除去する。以上の工程によって、LDD構造を有
するソース・ドレイン領域12、12とサリサイド構造を有
するMIS型トランジスタが製造される。
ドウォールスペーサ4a、4b表面上の未反応のチタン層15
の領域を除去する。以上の工程によって、LDD構造を有
するソース・ドレイン領域12、12とサリサイド構造を有
するMIS型トランジスタが製造される。
なお、上記実施例においては本発明をn型MOSトラン
ジスタに適用した例を示したが、p型MOSトランジスタ
に適用できることは言うまでもない。
ジスタに適用した例を示したが、p型MOSトランジスタ
に適用できることは言うまでもない。
また、上記実施例においては、シリサイド層としてチ
タンシリサイドの場合について説明したが、他の高融点
金属シリサイドを形成しても構わない。
タンシリサイドの場合について説明したが、他の高融点
金属シリサイドを形成しても構わない。
このように、本発明においては、第1のサイドウォー
ルスペーサ4aをマスクとして利用することにより、低濃
度のn-不純物領域5と高濃度のn+不純物領域6とのオフ
セット量を規定したLDD構造を構成している。さらに、
第2F図に示した熱処理工程を加えることによってゲート
電極3の直下に低濃度のn-不純物領域5が入り込んだ、
いわゆるゲートオーバラップタイプのLDD構造を構成し
ている。これによって、ブレークダウン現象の発生やホ
ットキャリアによるしきい値電圧の変動、信頼性寿命の
劣化などを防止し、トランジスタ特性の優れたMIS型ト
ランジスタを実現できる。
ルスペーサ4aをマスクとして利用することにより、低濃
度のn-不純物領域5と高濃度のn+不純物領域6とのオフ
セット量を規定したLDD構造を構成している。さらに、
第2F図に示した熱処理工程を加えることによってゲート
電極3の直下に低濃度のn-不純物領域5が入り込んだ、
いわゆるゲートオーバラップタイプのLDD構造を構成し
ている。これによって、ブレークダウン現象の発生やホ
ットキャリアによるしきい値電圧の変動、信頼性寿命の
劣化などを防止し、トランジスタ特性の優れたMIS型ト
ランジスタを実現できる。
また、第1のサイドウォールスペーサ4aの側壁にさら
に第2のサイドウォールスペーサ4bを形成している。こ
れによってサイドウォールスペーサの膜厚を所定量確保
し、このサイドウォールスペーサを分離用マスクとし
て、ゲート電極3の表面上およびソース・ドレイン領域
12、12の表面上に金属シリサイド層を自己整合的に形成
している。このために、ゲート電極の配線抵抗やソース
・ドレイン領域のシート抵抗を低減し、トランジスタの
高速応答性が確保される。
に第2のサイドウォールスペーサ4bを形成している。こ
れによってサイドウォールスペーサの膜厚を所定量確保
し、このサイドウォールスペーサを分離用マスクとし
て、ゲート電極3の表面上およびソース・ドレイン領域
12、12の表面上に金属シリサイド層を自己整合的に形成
している。このために、ゲート電極の配線抵抗やソース
・ドレイン領域のシート抵抗を低減し、トランジスタの
高速応答性が確保される。
そして、この両者の相乗効果によってトランジスタ特
性の優れた微細化構造を有するMIS型半導体装置を製造
することができる。
性の優れた微細化構造を有するMIS型半導体装置を製造
することができる。
[発明の効果] 以上のように、本発明によるMIS型半導体装置の製造
方法は、まず、第1図のサイドウォールスペーサを用
い、かつこの膜厚を調整することによって低濃度の不純
物領域と高濃度の不純物領域とのオフセット量が最適化
されたLDD構造を形成することができる。さらに、第1
のサイドウォールスペーサの側壁に第2のサイドウォー
ルスペーサを形成し、この両者でゲート電極の側壁に所
定量の絶縁物層を確保することにより、ゲート電極表面
上と高濃度の不純物領域の表面上と自己整合的なシリサ
イド層の形成を行なわせ、相互の電気的短絡を防止して
いる。これによって、LDD構造による短チャネル効果を
防止し、サリサイド構造による配線層等の低抵抗を実現
し、この相互の作用によって微細化され、かつトランジ
スタ特性の優れたMIS型半導体装置を製造することがで
きる。
方法は、まず、第1図のサイドウォールスペーサを用
い、かつこの膜厚を調整することによって低濃度の不純
物領域と高濃度の不純物領域とのオフセット量が最適化
されたLDD構造を形成することができる。さらに、第1
のサイドウォールスペーサの側壁に第2のサイドウォー
ルスペーサを形成し、この両者でゲート電極の側壁に所
定量の絶縁物層を確保することにより、ゲート電極表面
上と高濃度の不純物領域の表面上と自己整合的なシリサ
イド層の形成を行なわせ、相互の電気的短絡を防止して
いる。これによって、LDD構造による短チャネル効果を
防止し、サリサイド構造による配線層等の低抵抗を実現
し、この相互の作用によって微細化され、かつトランジ
スタ特性の優れたMIS型半導体装置を製造することがで
きる。
第1図は、本発明の製造方法により製造されたMIS型ト
ランジスタの断面構造図である。第2A図、第2B図、第2C
図、第2D図、第2E図、第2F図、第2G図および第2H図は、
本発明によるMIS型トランジスタの製造工程を順に示し
た製造工程断面図である。 第3図は、従来の製造方法により製造されたMIS型トラ
ンジスタの断面構造図である。第4A図、第4B図、第4C図
および第4D図は、従来のMIS型トランジスタの製造工程
を順に示した製造工程断面図である。 図において、1はp型シリコン基板、2はゲート酸化
膜、3はゲート電極、4aは第1のサイドウォールスペー
サ、4bは第2のサイドウォールスペーサ、5はn-不純物
領域、6はn+不純物領域、7a、7bはシリサイド層、12、
12はソース・ドレイン領域、15はチタン層を示してい
る。 なお、図中同一符号は同一または相当部分を示す。
ランジスタの断面構造図である。第2A図、第2B図、第2C
図、第2D図、第2E図、第2F図、第2G図および第2H図は、
本発明によるMIS型トランジスタの製造工程を順に示し
た製造工程断面図である。 第3図は、従来の製造方法により製造されたMIS型トラ
ンジスタの断面構造図である。第4A図、第4B図、第4C図
および第4D図は、従来のMIS型トランジスタの製造工程
を順に示した製造工程断面図である。 図において、1はp型シリコン基板、2はゲート酸化
膜、3はゲート電極、4aは第1のサイドウォールスペー
サ、4bは第2のサイドウォールスペーサ、5はn-不純物
領域、6はn+不純物領域、7a、7bはシリサイド層、12、
12はソース・ドレイン領域、15はチタン層を示してい
る。 なお、図中同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項1】サリサイド構造とLDD構造とを有するMIS型
半導体装置であって、 第1導電型不純物を有する半導体基板と、 前記半導体基板の主表面上にゲート絶縁膜を介して形成
されたゲート電極と、 前記ゲート電極の側壁上に形成された第1サイドウォー
ルスペーサと、 前記第1サイドウォールスペーサの側壁上に界面を介し
て形成された第2サイドウォールスペーサと、 前記半導体基板内に形成された相対的に低濃度の第2導
電型不純物を含む第1不純物領域と、 前記半導体基板内に形成された相対的に高濃度の第2導
電型不純物を含む第2不純物領域と、 前記ゲート電極の側壁の位置とほぼ一致した位置に形成
された前記第1および第2不純物領域の間の境界と、 前記第1および第2サイドウォールスペーサを分離膜と
して用いて前記高濃度不純物領域の表面上および前記ゲ
ート電極の表面上に形成されたシリサイド層とを備える
MIS型半導体装置。 - 【請求項2】第1および第2不純物領域の間の境界が、
前記第1不純物領域のゲート下の端部から、第2サイド
ウォールスペーサの幅とは無関係に、少なくとも第1サ
イドウォールスペーサの幅によって規定される距離だけ
離れていることを特徴とする、請求項1に記載のMIS型
半導体装置。 - 【請求項3】第1導電型不純物を含む半導体基板の主表
面上に、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にポリシリコン層を堆積し、前記ポ
リシリコン層および前記ゲート絶縁膜を所定形状にパタ
ーニングする工程と、 パターニングされた前記ポリシリコン層をマスクとし
て、前記半導体板中に第2導電型不純物を導入し、相対
的に低濃度の第1不純物領域を形成する工程と、 前記半導体基板の主表面上とパターニングされた前記ポ
リシリコン層の表面上とに、第1絶縁膜を形成する工程
と、 前記第1絶縁膜を異方性エッチングすることにより、パ
ターニングされた前記ポリシリコン層の側壁に、前記第
1絶縁膜からなる第1サイドウォールスペーサを形成す
る工程と、 前記ポリシリコン層および前記第1サイドウォールスペ
ーサをマスクとして、前記半導体基板中に第2導電型不
純物を導入し、相対的に高濃度の第2不純物領域を形成
する工程と、 前記半導体基板表面上と前記第1サイドウォールスペー
サ上と前記ポリシリコン層上とに、第2絶縁膜を形成す
る工程と、 前記第2絶縁膜を異方性エッチングすることによって、
前記第1サイドウォールスペーサの側壁に、前記第2絶
縁膜からなる第2サイドウォールスペーサを形成する工
程と、 前記半導体基板中に導入された不純物の拡散処理を行う
ことによって、前記第1不純物領域と前記第2不純物領
域との境界を、ポリシリコンゲート電極の側壁の位置に
ほぼ一致する位置まで動かす工程と、 前記半導体基板上と前記第1および第2サイドウォール
スペーサ上と前記ポリシリコン層上とに、高融点金属層
を形成する工程と、 前記高融点金属層を熱処理し、前記半導体基板の表面上
と前記ポリシリコン層上とに接触した前記高融点金属層
をシリサイド化させる工程と、 前記高融点金属層のシリサイド化していない領域を除去
する工程とを備えた、MIS型半導体装置の製造方法。 - 【請求項4】第1不純物領域のゲート下の端部から、第
2サイドウォールスペーサの幅とは無関係に、少なくと
も第1サイドウォールスペーサの幅によって規定される
距離だけ離れた位置に、前記第1不純物領域と第2不純
物領域との境界を形成することを特徴とする、請求項3
に記載のMIS型半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1001602A JP2551127B2 (ja) | 1989-01-07 | 1989-01-07 | Mis型半導体装置およびその製造方法 |
US07/462,536 US5089865A (en) | 1989-01-07 | 1990-01-03 | Mis semiconductor device |
US07/732,541 US5183771A (en) | 1989-01-07 | 1991-07-19 | Method of manufacturing lddfet having double sidewall spacers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1001602A JP2551127B2 (ja) | 1989-01-07 | 1989-01-07 | Mis型半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02181934A JPH02181934A (ja) | 1990-07-16 |
JP2551127B2 true JP2551127B2 (ja) | 1996-11-06 |
Family
ID=11506051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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