JPH1092189A - アナログメモリ - Google Patents

Abstract

(57)【要約】 【課題】 書込みと読出しが非同期で行うことのでき、
また高速動作の可能なアナログメモリを提供する。 【解決手段】 各アナログメモリのメモリキャパシタ
は、両極のそれぞれに接続した２つの書込みスイッチに
より、入力端子と接地間に接続され、また両極のそれぞ
れに接続した２つの読出しスイッチにより、正の入力端
子を接地する読出し用演算増幅器の負の入力端子と出力
端子間にされる。また、読出し時に読出し用演算増幅器
の出力端子と接地間に接続され、読出し時以外には出力
端子と負の入力端子に接続される保持キャパシタにより
読出し用演算増幅器の出力電位を読出し信号と同レベル
に保つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチドキャパ
シタを用いたアナログメモリに関する。

【０００２】

【従来の技術】スイッチドキャパシタを用いたアナログ
メモリは、例えばアナログ信号の遅延線の一つとしてよ
く用いられるが、このようなアナログメモリに関する従
来技術の一つに、図６に示す特開昭６２−８４００に開
示されたメモリ回路がある。図６のメモリ回路は、ｎ個
のメモリセル３−１、３−２、・・・３−ｎと、出力端
子と負の入力端子が帰還スイッチＳｓを介して接続さ
れ、正の入力端子が接地された読出し用演算増幅器４及
びこれら各メモリセルと帰還スイッチＳｓを制御するス
イッチ駆動回路５とを備え、それぞれのメモリセル３−
ｍ（ｍ＝１、２、・・・ｎ）は、メモリキャパシタＣＭ
ｍと、スイッチ駆動回路５の出力する書込み信号φｗｍ
により制御されメモリセル３−ｍの書き込み時メモリキ
ャパシタＣＭｍの両極をそれぞれ入力端子１と読出し用
演算増幅器４の負の入力端子に接続する書込みスイッチ
Ｓｗ１−ｍ、Ｓｗ２−ｍと、スイッチ駆動回路５の出力
する読出し信号φｒｍにより制御され、メモリセル３−
ｍの読出し時メモリキャパシタＣＭｍの両極をそれぞれ
読出し用演算増幅器４の出力端子と負の入力端子に接続
する読出しスイッチＳｒ１−ｍ、Ｓｒ２−ｍとを有す
る。また帰還スイッチＳｓはスイッチ駆動回路５の出力
する帰還信号φｓにより制御される。

【０００３】スイッチ駆動回路５は、例えば入力信号電
圧Ｖｉをｍ番目のメモリセル３−ｍに書き込む場合は、
入力端子１にＶｉが印加された状態で、帰還信号φｓと
メモリセル３−ｍに対する書込み信号φｗｍをオンにし
帰還スイッチＳｓと書込みスイッチＳｗ１−ｍ、Ｓｗ２
−ｍを閉じる。このことにより読出し用演算増幅器４の
負の入力端子は接地電位に帰還制御され仮想接地点とな
り、メモリキャパシタＣＭｍの両極間に入力信号電圧Ｖ
ｉが印加され、これに相当する電荷がチャージされる。
次に書込み信号φｗｍがオフに戻ることにより書込みス
イッチＳｗ１−ｍ、Ｓｗ２−ｍが開きこの電荷がメモリ
キャパシタＣＭｍに保持される。

【０００４】メモリセル３−ｍの記憶値を読出す場合
は、帰還信号φｓをオフにした状態でメモリセル３−ｍ
に対する読出し信号φｒｍをオンにし読出しスイッチＳ
ｒ１−ｍ、Ｓｒ２−ｍを閉じる。このことによりメモリ
キャパシタＣＭｍの両極はそれぞれ読出し用演算増幅器
４の出力端子と負の入力端子に接続される。この時帰還
スイッチＳｓはオフとなっているので、読出し用増幅器
４の出力端子と負の入力端子間にはメモリセル３−ｍの
書込み時の入力電圧と同じ電圧Ｖｉが印加され、読出し
用増幅器４の出力端子から出力信号電圧Ｖｉが出力端子
２に出力される。

【０００５】このようにして、スイッチドキャパシタを
用いたアナログメモリの書込み、読出しが行われ、例え
ば、書込み信号φｗｍ（ｍ＝１、２、・・・ｎ）を順次
オンにし、各時点の入力信号電圧Ｖｉを各メモリセル３
−ｍに書き込み、書込み信号φｗｍに対して所要の時間
差で読出し信号φｒｍをオンにしこれを読出すことによ
り、出力信号電圧Ｖｏとして入力信号電圧Ｖｉの遅延ア
ナログ信号を得ることができる。なお、特開昭６２−８
４００に開示された図６に示すメモリ回路では各メモリ
キャパシタＣＭｍの読出し用演算増幅器４の負の入力端
子側に書込みスイッチＳｗ２−ｍ、読出しスイッチＳｒ
２−ｍを設けることにより、読出し用演算増幅器４に接
続されるメモリキャパシタを当該メモリキャパシタＣＭ
ｍだけに限定することにより寄生容量を減らし、動作速
度の向上を図っている。

【０００６】

【発明が解決しようとする課題】しかしながら、図６に
示す従来技術では、メモリセルへの書込み時には帰還ス
イッチＳｓを閉じて負帰還をかけ、読出し用演算増幅器
４の負の入力端子（また従って出力端子）を仮想接地点
としメモリキャパシタの両極間に入力信号電圧を印加す
る必要があり、一方読出し時にはこの帰還スイッチＳｓ
を開き出力端子からメモリキャパシタの保持電圧を出力
する必要がある。このため、書込みと読出しを同時に行
うことができない。

【０００７】図７は、図６のメモリ回路の帰還信号φ
ｓ、書込み信号φｗ１、φｗ２、・・・φｗｎ、入力信
号電圧Ｖｉ、読出し信号φｒ１、φｒ２、・・・φｒｎ
及び出力信号Ｖｏの関係を示すタイミングチャートであ
るが、ここで例えば、メモリセル３−３へ、ｔ（３）＋
Δｔの時点の入力信号電圧Ｖｉを書き込むため、図７に
示すように帰還信号φｓと書込み信号φｗ３の立ち下が
りをΔｔだけ遅らせると、読出し信号φｒ２の立ち上が
り期間とラップしてしまい、この間にメモリキャパシタ
ＣＭ２の電荷が帰還スイッチＳｓを通して放電され、所
定ではＶｏ（４）であるべき時刻ｔ（４）での出力信号
電圧Ｖｏが０Ｖとなってしまう。

【０００８】このように図６のメモリ回路では帰還信号
φｓ、書込み信号φｍ、読出し信号φｒｍ（ｍ＝１、
２、・・・ｎ）は同期したクロックでなければならず、
従って書込み、読出しはそれぞれそのタイミングを待っ
て行われるため、例えばアナログ信号の遅延線として用
いる場合に、遅延時間はクロック周期単位の離散時間で
しか設定できず、リニアに可変できない問題点があっ
た。

【０００９】また、前記したように例え出力すべき読み
だし信号電圧が変わらなくても読出し用演算増幅器４は
書込みのため１クロック周期毎に接地電位を出力するよ
う帰還制御されるため、高いクロック周波数で動作させ
るためには高いスルーレートを持つ演算増幅器を使用し
なければならい問題点があった。

【００１０】本発明はかかる問題点を解決するためにな
されたものであり、随時非同期で書込み、読出しを行う
ことができ、従ってアナログ遅延線に適用した場合にも
任意の遅延時間を設定することが可能であり、また比較
的低いスルーレートの演算増幅器を用いても高速動作の
可能な、消費電力の少ないアナログメモリを提供するこ
とを目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に本発明の一実施形態の複数組のメモリーセルと読出し
用演算増幅器を有するアナログメモリは、一端をこの読
出し用演算増幅器の負の入力端子に接続し、他端を第１
の接続スイッチを介して該読出し用演算スイッチの出力
端子に接続するとともに第１の接地スイッチを介して接
地する出力キャパシタと、一端をこの読出し用演算増幅
器の出力端子に接続し、他端を第２の接続スイッチを介
して該読出し用演算スイッチの負の入力端子に接続する
とともに第２の接地スイッチを介して接地する保持キャ
パシタと、この複数組のメモリーセルのそれぞれに設け
られた、メモリキャパシタと、このメモリキャパシタの
第１の電極と入力端子間に接続される第１の書込みスイ
ッチと、該メモリキャパシタの第２の電極と接地間に接
続される第２の書込みスイッチと、該メモリキャパシタ
の第１の電極と接地間に接続される第１の読出しスイッ
チと、該メモリキャパシタの第２の電極と該読出し用演
算増幅器の負の入力端子間に接続される第２の読出しス
イッチと、これらの各スイッチを制御する各信号を出力
するスイッチ駆動回路とを備え、書込み時には、一つの
メモリセルに対する書込み信号をオンにして当該メモリ
セルの前記第１と第２の書込みスイッチを閉じに制御し
入力信号電圧を当該メモリキャパシタに印加し、その後
前記書込み信号をオフにし前記第１と第２の書込みスイ
ッチを開き当該メモリキャパシタの電荷を保持し、読出
し時には、前記読出し用演算増幅器の正の入力端子を接
地電位に維持し、一つのメモリセルに対する読出し信号
をオンにして当該メモリセルの前記第１と第２の読出し
スイッチを閉じ、またこの読出し信号と同期して読出し
クロックをオンにして前記第１の接地スイッチと前記第
２の接続スイッチを開くと共に前記第１の接続スイッチ
と前記第２の接地スイッチを閉じ当該メモリセルの保持
電圧に比例した出力電圧を前記読出し用演算増幅器の出
力端子から出力し、その後この読出し信号と読みだしク
ロックをオフにし、前記第１と第２の読出しスイッチ及
び前記第１の接続スイッチと前記第２の接地スイッチを
開放し、前記第１の接地スイッチと前記第２の接続スイ
ッチを閉じることにより、次の読出し時まで前記読出し
用演算増幅器の出力電圧をほぼ同電圧に保持することを
特徴とする。

【００１２】また、本発明の他の実施形態の複数組のメ
モリーセルと読出し用演算増幅器を有するアナログメモ
リは、一端をこの読出し用演算増幅器の出力端子に接続
し、他端を接続スイッチを介して該読出し用演算スイッ
チの負の入力端子に接続するとともに接地スイッチを介
して接地する保持キャパシタと、この複数組のメモリー
セルのそれぞれに設けられた、メモリキャパシタと、こ
のメモリキャパシタの第１の電極と入力端子間に接続さ
れる第１の書込みスイッチと、該メモリキャパシタの第
２の電極と接地間に接続される第２の書込みスイッチ
と、該メモリキャパシタの第１の電極と該読出し用演算
増幅器の出力端子間に接続される第１の読出しスイッチ
と、該メモリキャパシタの第２の電極と該読出し用演算
増幅器の負の入力端子間に接続される第２の読出しスイ
ッチと、これらの各スイッチを制御する各信号を出力す
るスイッチ駆動回路とを備え、書込み時には、一つのメ
モリセルに対する書込み信号をオンにして当該メモリセ
ルの前記第１と第２の書込みスイッチを閉じに制御し入
力信号電圧を当該メモリキャパシタに印加し、その後前
記書込み信号をオフにし前記第１と第２の書込みスイッ
チを開き当該メモリキャパシタの電荷を保持し、読出し
時には、一つのメモリセルに対する読出し信号をオンに
して当該メモリセルの前記第１と第２の読出しスイッチ
を閉じ、またこの読出し信号と同期して読出しクロック
をオンにして前記接続スイッチを開くと共に前記接地ス
イッチを閉じ当該メモリセルの保持電圧に等しい出力電
圧を前記読出し用演算増幅器の出力端子から出力し、そ
の後この読出し信号と読みだしクロックをオフにし、前
記第１と第２の読出しスイッチ及び前記接地スイッチを
開放し、前記接続スイッチを閉じることにより、次の読
出し時まで前記読出し用演算増幅器の出力電圧を同電圧
に保持することを特徴とする。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明に係るアナ
ログメモリの一実施形態を示す回路図であり、図６と同
一符号は同一又は相当部分を示し重複した説明は省略す
る。また図１のアナログメモリの各スイッチは図６の先
行例と類似のスイッチ駆動回路５の出力する各信号で制
御されるが図示を省略している。

【００１４】図１に示すように、本実施形態のアナログ
メモリでは、各メモリセル３−ｍ（ｍ＝１、２、・・・
ｎ）は図６の先行例と同様メモリキャパシタＣＭｍとそ
れぞれ書込み信号φｗｍ、読出し信号φｒｍにより制御
される書込みスイッチＳｗ１−ｍ、Ｓｗ２−ｍ及び読出
しスイッチＳｒ１−ｍ、Ｓｒ２−ｍを備えており、メモ
リキャパシタＣＭｍの第１の電極が書込みスイッチＳｗ
１−ｍを介して入力端子１に接続され、第２の電極は書
込みスイッチＳｒ２−ｍを介して読出し用演算増幅器４
の負の入力端子に接続されているが、本実施形態では、
メモリキャパシタＣＭｍの第２の電極に接続される書込
みスイッチＳｗ２−ｍ及び第１の電極に接続される読出
しスイッチＳｒ１−ｍのそれぞれの他端は接地されてい
る。

【００１５】また、読出し用演算増幅器４の負の入力端
子には出力キャパシタＣ２が接続され、この出力キャパ
シタＣ２の他端はスイッチＳ３を介して読出し用演算増
幅器４の出力端子に接続されると共にスイッチＳ５を介
して接地されている。読出し用演算増幅器４の出力端子
にはさらに保持キャパシタＣ３が接続され、この保持キ
ャパシタＣ３の他端はスイッチＳ６を介して読出し用演
算増幅器４の負の入力端子に接続されるとともに、スイ
ッチＳ４を介して接地されている。

【００１６】さらに本実施形態のアナログメモリでは、
ＭＯＳＦＥＴ等により構成される各スイッチの寄生容量
等に蓄積、放電される電荷によるフィードスルーの影響
により生ずる出力電圧値の誤差を補償するために、読出
し用演算増幅器４の正の入力端子には、出力キャパシタ
Ｃ２と等価の、他端を接地しスイッチＳ８により短絡さ
れるキャパシタＣ４と、読み出し対象メモリセルの読出
しスイッチＳｒ２−ｍを等価するスイッチＳ７と、同じ
く他端を接地しスイッチＳ９により短絡される、各メモ
リキャパシタと同容量のキャパシタＣ５との直列接続、
及び他のメモリセルの読出しスイッチＳｒ２−ｉ（ｉ≠
ｍ）を等価するためのｎ−１個の常時解放状態のスイッ
チＳ１−１〜Ｓ１−（ｎ−１）とが接続されている。な
お、これらのスイッチＳ３、Ｓ４及びＳ７はスイッチ駆
動回路５（図示ず。）の出力する読出しクロックφｒが
オンのとき閉じるよう制御され、スイッチＳ５、Ｓ６、
Ｓ８及びＳ９は読出しクロックφｒがオフのとき閉じる
よう制御される。

【００１７】以下、図２及び図３を参照して、本実施形
態の動作について説明する。図２は、本実施形態のアナ
ログメモリの書込み動作を示すタイミングチャートであ
り、図２に例示するように本実施形態では、書込み信号
φｗ１、φｗ２、・・・φｗｍは当該メモリセルの読み
出しと競合しないかぎり、これを随時オンにすることに
より任意のタイミングで任意のメモリセルに入力信号電
圧Ｖｉの値を記録することができる。

【００１８】例えば時刻ｔ（ｘ）の入力信号電圧Ｖｉ
（ｘ）をメモリセル３−ｍへ記録する場合には、時刻ｔ
（ｘ−１）で他のメモリセルの書込みを終わった後メモ
リセル３−ｍに対する書込み信号φｗｍをオンにし、書
込みスイッチＳｗ１−ｍ、Ｓｗ２−ｍを閉じることによ
りメモリキャパシタＣＭｍの両極間に、入力信号電圧Ｖ
ｉが印加されメモリキャパシタＣＭｍに電荷がチャージ
され、時刻ｔ（ｘ）に書込み信号φｗｍをオフにするこ
とによりその時点の入力信号電圧Ｖｉ（ｘ）に対応する
電荷： ｑｍ＝ＣＭｍ×Ｖｉ（ｘ） ・・・（１） がメモリキャパシタＣＭｍに保持される。このようにし
て各メモリセルへの書込みが行われる。

【００１９】図３は、本実施形態の読み出し動作を説明
するタイミングチャートである。初期状態として出力キ
ャパシタＣ２には電荷がチャージされていないとして順
に読み出し動作を説明する。

【００２０】読み出しクロックφｒがオフのとき、スイ
ッチＳ８、Ｓ９が閉じキャパシタＣ４、Ｃ５は短絡され
ており、読み取り用演算増幅器４の正の入力端子は接地
されている。メモリセル３−ｍを読出すために時刻ｔ
（ｙ）で読み出し信号φｒｍ及び読み出しクロックφｒ
がオンになると、スイッチＳ５、Ｓ６、Ｓ８及びＳ９が
開き、読み出しスイッチＳｒ１−ｍ、Ｓｒ２−ｍと、ス
イッチＳ３、Ｓ４、及びＳ７が閉じる。この時、読出し
用演算増幅器４の正の入力端子は、後述するフィードス
ルーの関係を除けば、キャパシタＣ４、Ｃ５の電荷が０
であるため、接地電位に維持される。

【００２１】従って、読出し用演算増幅器４の負の入力
端子の電位をＶｊ、出力端子の電位をＶｏ、増幅率を
β、またメモリキャパシタＣＭｍの電荷をｑｍ、出力キ
ャパシタＣ２にチャージされる電荷をｑ２とすると、読
出し時刻ｔ（ｙ）の前後でのそれぞれの値は、 ｑｍ（ｙ−）＝ＣＭｍ×Ｖｉ（ｘ） ・・・（２） ｑ２（ｙ−）＝０ ・・・（３） ｑｍ（ｙ＋）＝ＣＭｍ×（−Ｖｊ） ・・・（４） ｑ２（ｙ＋）＝Ｃ２×Ｖｏ ・・・（５） となる。但し、ｆ（ｙ−）、ｆ（ｙ＋）は、それぞれ時
刻ｔ（ｙ）の直前及び直後のｆの値を表す。読出し用演
算増幅器４の入力インピーダンスが十分高く、また増幅
率βが十分大きいとき、読出し用演算増幅器４の負の入
力端子につながる電荷は保存されｑｍ（ｙ−）＋ｑ２
（ｙ−）＝ｑｍ（ｙ＋）＋ｑ２（ｙ＋）であり、またＶ
ｊ＝Ｖｏ／β≒０であるので、（２）〜（５）式から、 Ｖｏ＝Ｖｉ（ｘ）×ＣＭｍ／Ｃ２ ・・・（６） が得られる。このようにして、時刻ｔ（ｘ）でメモリセ
ル３−ｍに書き込まれた入力信号電圧Ｖｉの値Ｖｉ
（ｘ）に比例する電圧Ｖｏが時刻ｔ（ｙ）に読出し用演
算増幅器４の出力端子から読出される。また、この出力
電圧により保持キャパシタＣ３には電荷： ｑ３＝Ｃ３×Ｖｏ ・・・（７） がチャージされる。

【００２２】次いで時刻ｔ（ｚ）に読み出し信号φｒｍ
及び読み出しクロックφｒがオフに戻ると、読出しスイ
ッチＳｒ１−ｍ、Ｓｒ２−ｍとスイッチＳ３、Ｓ４及び
Ｓ７が開き、Ｓ５、Ｓ６、Ｓ８及びＳ９が閉じる。従っ
て時刻ｔ（ｚ）の前後の出力キャパシタＣ２と保持キャ
パシタＣ３の電荷ｑ２とｑ３は、それぞれ、 ｑ２（ｚ−）＝Ｃ２×Ｖｏ（ｚ−） ・・・（８） ｑ３（ｚ−）＝Ｃ３×Ｖｏ（ｚ−） ・・・（９） ｑ２（ｚ＋）＝Ｃ２×Ｖｊ≒０ ・・（１０） ｑ３（ｚ＋）＝Ｃ３×Ｖｏ（ｚ＋） ・・（１１） となり、出力キャパシタＣ２の電荷は保持キャパシタＣ
３に移動し初期状態に戻る。また読出し用演算増幅器４
の負の入力端子につながる電荷は時刻ｔ（ｚ）の前後で
ｑ２（ｚ−）＋ｑ２（ｚ−）＝ｑ２（ｚ＋）＋ｑ３（ｚ
＋）となり、（８）〜（１１）式より、 Ｖｏ（ｚ＋）＝Ｖｏ（ｚ−）×（１＋Ｃ２／Ｃ３） ・・（１２） となる。従って出力キャパシタＣ２に比し保持キャパシ
タＣ３の容量を十分大きくすることにより読出し終了後
も読出し用演算増幅器４の出力電位を読出し時とほぼ同
様に維持できるので、比較的スルーレートの低い読出し
用演算増幅器でも順次変化する読出し信号電圧に十分追
随することができる。

【００２３】次に、読出し用演算増幅器４の正の端子に
接続された、キャパシタＣ４、Ｃ５及びスイッチＳ７〜
Ｓ９、及びダミースイッチＳ１−１〜Ｓ１−（ｎ−１）
の機能について説明する。前述のように、メモリキャパ
シタＣＭｍに保持されている電荷は読出し信号φｒｍが
オンになり読出しスイッチＳｒ２−ｍが閉じることによ
り、出力キャパシタＣ２に移動するが、ＭＯＳＦＥＴ等
で構成される各スイッチング素子は寄生容量を持ってい
るため、このときメモリセル３−ｍの読出しスイッチＳ
ｒ２−ｍのゲートに印加される読出し信号φｒｍにより
その寄生容量にも電荷が蓄積され、この電荷が寄生容量
の対極につながる読出し用演算増幅器４の負の入力端子
と出力キャパシタＣ２を始めとする各容量性素子の電荷
に影響し、出力キャパシタＣ２の電荷変動が出力信号電
圧Ｖｏにフィードスルー誤差を与える。

【００２４】キャパシタＣ４、Ｃ５及びスイッチＳ７〜
Ｓ９、及びダミースイッチＳ１−１〜Ｓ１−（ｎ−１）
はこれを補償するために設けられており、読出しスイッ
チＳｒ２−ｍと同時にこれと等価のスイッチＳ７のゲー
トに読出し信号φｒｍと同電圧の読出しクロックφｒを
印加しこれを閉じ、読出しクロックφｒの電圧変化によ
りスイッチＳ７の寄生容量に読出しスイッチＳｒ２−ｍ
の寄生容量と同等の電荷を蓄積する。読出し用演算増幅
器４の正の入力端子につながるスイッチＳ７の寄生容量
の対極には、出力キャパシタＣ２と同容量のキャパシタ
Ｃ４及び他のメモリセルの読出しスイッチＳｒ２−ｉ
（ｉ≠ｍ）と等価のダミースイッチＳ１〜Ｓ１−（ｎ−
１）が接続されているので、読出し用演算増幅器４の正
の入力端子につながるキャパシタＣ４に負の入力端子に
つながる出力キャパシタＣ２の電荷変動と同等の電荷変
動が生じ上記フィードスルー誤差が補償される。

【００２５】図４は、本発明の他の実施形態を示すブロ
ック図であり、図１または図６と同一符号は同一または
相当部品を示し重複した説明は省略する。また図４のア
ナログメモリの各スイッチは図６の先行例と類似のスイ
ッチ駆動回路５の出力する各信号で制御されるが図示を
省略している。図４に示すように、本実施形態のアナロ
グメモリでは、各メモリセル３−ｍ（ｍ＝１、２、・・
・ｎ）はメモリキャパシタＣＭｍとそれぞれ書込み信号
φｗｍ、読出し信号φｒｍにより制御される書込みスイ
ッチＳｗ１−ｍ、Ｓｗ２−ｍ及び読出しスイッチＳｒ１
−ｍ、Ｓｒ２−ｍを備えており、図１の実施形態と同様
メモリキャパシタＣＭｍの第１の電極が書込みスイッチ
Ｓｗ１−ｍを介して入力端子１に接続され、第２の電極
が書込みスイッチＳｗ２−ｍを介して接地されると共に
読出しスイッチＳｒ２−ｍを介して読出し用演算増幅器
４の負の入力端子に接続されているが、本実施形態では
メモリキャパシタＣＭｍの第１の電極に接続される読出
しスイッチＳｒ１−ｍの他端は、図６の先行例のように
読出し用演算増幅器４の出力端子に接続されている。

【００２６】また、読出し用演算増幅器４の出力端子に
は図６の先行例の帰還スイッチＳｓに替えて、保持キャ
パシタＣ３が接続され、この保持キャパシタＣ３の他端
は読出しクロックφｒがオフのとき閉じるよう制御され
るスイッチＳ６を介して読出し用演算増幅器４の負の入
力端子に接続されるとともに、読出しクロックφｒがオ
ンのとき閉じるよう制御されるスイッチＳ４を介して接
地されている。

【００２７】本実施形態においても、書込み信号φｒｍ
をオンにした後任意の時刻ｔ（ｘ）でこれをオフにする
ことにより、（１）式で表されるその時点での入力信号
電圧Ｖｉ（ｘ）に対応する電荷ｑｍがメモリキャパシタ
ＣＭｍに蓄積されるがその動作は図１の実施形態とまっ
たく同様であり、重複した説明を省略し、以下、図５を
参照して、本実施形態の読出し動作について説明する。

【００２８】図５は、本実施形態の読み出し動作を説明
するタイミングチャートである。メモリセル３−ｍを読
出すために時刻ｔ（ｙ）で読み出し信号φｒｍ及び読み
出しクロックφｒがオンになると、スイッチＳ６が開
き、読み出しスイッチＳｒ１−ｍ、Ｓｒ２−ｍとスイッ
チＳ４が閉じる。このときの読出し用演算増幅器４の負
の入力端子と出力端子の電位をそれぞれＶｊ、Ｖｏ、ま
た増幅率をβとすると、時刻ｔ（ｙ）の前後でのメモリ
キャパシタＣＭｍの蓄積電荷ｑｍの値は、 ｑｍ（ｙ−）＝ＣＭｍ×Ｖｉ（ｘ） ・・・（１３） ｑｍ（ｙ＋）＝ＣＭｍ×（Ｖｏ−Ｖｊ） ・・・（１４） となる。従って、Ｖｊ＝Ｖｏ／β≒０、またｑｍ（ｙ
＋）＝ｑｍ（ｙ−）とすれば、 Ｖｏ＝Ｖｉ（ｘ）＋Ｖｊ／ＣＭｍ≒Ｖｉ（ｘ） となり、時刻ｔ（ｘ）でメモリセル３−ｍに書き込まれ
た入力信号電圧Ｖｉの値Ｖｉ（ｘ）と同電圧の出力信号
Ｖｏを時刻ｔ（ｙ）に読出し用演算増幅器４の出力端子
から読出すことができる。また、この出力電圧により、
保持キャパシタＣ３には、ｑ３＝Ｃ３×Ｖｏ＝Ｃ３×Ｖ
ｉ（ｘ）の電荷が蓄積される。

【００２９】次に時刻ｔ（ｚ）で読出し信号φｒｍと読
出しクロックφｒがオフになると読出しスイッチＳｒ１
−ｍ，Ｓｒ２−ｍとスイッチＳ４が開き、スイッチＳ６
が閉じることにより、読出し用演算増幅器４の出力は保
持キャパシタＣ３の電荷によりＶｉ（ｘ）に維持され
る。このようにして、本実施形態のアナログメモリにお
いても図１の実施形態と同様、入力信号電圧の書込み、
読出しを非同期で随時行うことができ、また比較的スル
ーレートの低い読出し用演算増幅器でも順次変化する読
出し信号電圧に十分追随することができる。

【００３０】なお、説明を簡単にするため、図４の実施
形態では、フィードスルー誤差補償回路を設けていない
が、キャパシタＣ４を除いて図２と同様の回路を演算増
幅器４の正の入力端子に接続することにより、本実施形
態においても図１の実施形態とまったく同様にフィード
スルー誤差を補償することができる。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
書込みと読出しを非同期で行うことができ、従って、ア
ナログ信号の遅延線に用いた場合にも任意の遅延時間が
設定でき、また比較的スルーレートの低い演算増幅器を
用いて高速動作の可能なアナログメモリを提供すること
ができる。

【図面の簡単な説明】

【図１】本発明のアナログメモリの一実施形態を示すブ
ロック図である。

【図２】図１のアナログメモリの書込み時の動作を示す
タイミングチャートである。

【図３】図１のアナログメモリの読出し時の動作を示す
タイミングチャートである。

【図４】本発明のアナログメモリの他の実施形態を示す
ブロック図である。

【図５】図４のアナログメモリの読出し時の動作を示す
タイミングチャートである。

【図６】従来のアナログメモリの一例を示すブロック図
である。

【図７】図６のアナログメモリの書込み時及び読出し時
の動作を示すタイミングチャートである。

【符号の説明】

１ 入力端子 ２ 出力端子 ３−１、３−２、・・・３−ｍ メモリセル ４ 読出し用演算増幅器 ５ スイッチ駆動回路 Ｓｗ１−１〜Ｓｗ１−ｎ、Ｓｗ２−１〜Ｓｗ２−ｎ 書
込みスイッチ Ｓｒ１−１〜Ｓｒ１−ｎ、Ｓｒ２−１〜Ｓｒ２−ｎ 読
出しスイッチ Ｓｓ 帰還スイッチ Ｓ３〜Ｓ９、Ｓ１−１〜Ｓ１−（ｎ−１） スイッチ Ｃ２ 出力キャパシタ Ｃ３ 保持キャパシタ Ｃ４、Ｃ５ キャパシタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数組のメモリーセルと読出し用演算増
   幅器を有するアナログメモリにおいて、 一端をこの読出し用演算増幅器の負の入力端子に接続
   し、他端を第１の接続スイッチを介して該読出し用演算
   スイッチの出力端子に接続するとともに第１の接地スイ
   ッチを介して接地する出力キャパシタと、 一端をこの読出し用演算増幅器の出力端子に接続し、他
   端を第２の接続スイッチを介して該読出し用演算スイッ
   チの負の入力端子に接続するとともに第２の接地スイッ
   チを介して接地する保持キャパシタと、 この複数組のメモリーセルのそれぞれに設けられた、 メモリキャパシタと、 このメモリキャパシタの第１の電極と入力端子間に接続
   される第１の書込みスイッチと、 該メモリキャパシタの第２の電極と接地間に接続される
   第２の書込みスイッチと、 該メモリキャパシタの第１の電極と接地間に接続される
   第１の読出しスイッチと、 該メモリキャパシタの第２の電極と該読出し用演算増幅
   器の負の入力端子間に接続される第２の読出しスイッチ
   と、 これらの各スイッチを制御する各信号を出力するスイッ
   チ駆動回路とを備え、 書込み時には、一つのメモリセルに対する書込み信号を
   オンにして当該メモリセルの前記第１と第２の書込みス
   イッチを閉じに制御し入力信号電圧を当該メモリキャパ
   シタに印加し、その後前記書込み信号をオフにし前記第
   １と第２の書込みスイッチを開き当該メモリキャパシタ
   の電荷を保持し、 読出し時には、前記読出し用演算増幅器の正の入力端子
   を接地電位に維持し、一つのメモリセルに対する読出し
   信号をオンにして当該メモリセルの前記第１と第２の読
   出しスイッチを閉じ、またこの読出し信号と同期して読
   出しクロックをオンにして前記第１の接地スイッチと前
   記第２の接続スイッチを開くと共に前記第１の接続スイ
   ッチと前記第２の接地スイッチを閉じ当該メモリセルの
   保持電圧に比例した出力電圧を前記読出し用演算増幅器
   の出力端子から出力し、その後この読出し信号と読みだ
   しクロックをオフにし、前記第１と第２の読出しスイッ
   チ及び前記第１の接続スイッチと前記第２の接地スイッ
   チを開放し、前記第１の接地スイッチと前記第２の接続
   スイッチを閉じることにより、次の読出し時まで前記読
   出し用演算増幅器の出力電圧をほぼ同電圧に保持するこ
   とを特徴とするアナログメモリ。
2. 【請求項２】 複数組のメモリーセルと読出し用演算増
   幅器を有するアナログメモリにおいて、 一端をこの読出し用演算増幅器の出力端子に接続し、他
   端を接続スイッチを介して該読出し用演算スイッチの負
   の入力端子に接続するとともに接地スイッチを介して接
   地する保持キャパシタと、 この複数組のメモリーセルのそれぞれに設けられた、 メモリキャパシタと、 このメモリキャパシタの第１の電極と入力端子間に接続
   される第１の書込みスイッチと、 該メモリキャパシタの第２の電極と接地間に接続される
   第２の書込みスイッチと、 該メモリキャパシタの第１の電極と該読出し用演算増幅
   器の出力端子間に接続される第１の読出しスイッチと、 該メモリキャパシタの第２の電極と該読出し用演算増幅
   器の負の入力端子間に接続される第２の読出しスイッチ
   と、 これらの各スイッチを制御する各信号を出力するスイッ
   チ駆動回路とを備え、 書込み時には、一つのメモリセルに対する書込み信号を
   オンにして当該メモリセルの前記第１と第２の書込みス
   イッチを閉じに制御し入力信号電圧を当該メモリキャパ
   シタに印加し、その後前記書込み信号をオフにし前記第
   １と第２の書込みスイッチを開き当該メモリキャパシタ
   の電荷を保持し、 読出し時には、一つのメモリセルに対する読出し信号を
   オンにして当該メモリセルの前記第１と第２の読出しス
   イッチを閉じ、またこの読出し信号と同期して読出しク
   ロックをオンにして前記接続スイッチを開くと共に前記
   接地スイッチを閉じ当該メモリセルの保持電圧に等しい
   出力電圧を前記読出し用演算増幅器の出力端子から出力
   し、その後この読出し信号と読みだしクロックをオフに
   し、前記第１と第２の読出しスイッチ及び前記接地スイ
   ッチを開放し、前記接続スイッチを閉じることにより、
   次の読出し時まで前記読出し用演算増幅器の出力電圧を
   同電圧に保持することを特徴とするアナログメモリ。