JPH10341119A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡易な回路でもって、各増幅トランジスタに
対する印加電圧を小とでき、各増幅トランジスタとし
て、低耐圧のトランジスタを使用可能とする。 【解決手段】 各増幅トランジスタＴ１，Ｔ２のベース
に入力端子１，２が接続され、両エミッタが接続されて
いる。一側の増幅トランジスタＴ１のコレクタには、制
御トランジスタＴ３、負荷抵抗Ｒ１が、上記の順で直列
に接続され、制御トランジスタＴ３のエミッタは、増幅
トランジスタＴ１のコレクタに、又、コレクタは、負荷
抵抗Ｒ１に、それぞれ、接続されると共に、制御トラン
ジスタＴ３のコレクタと負荷抵抗Ｒ１の接続点に、出力
端子３が接続されている。他側の増幅トランジスタＴ２
のコレクタには負荷抵抗Ｒ２が接続され、これらコレク
タと負荷抵抗Ｒ２の接続点に、制御トランジスタＴ３の
ベースが接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は差動増幅回路に関す
る。

【０００２】

【従来の技術】多段増幅回路の入力回路には、図５〜図
７に示す差動増幅回路が使用されている。図５に示す差
動増幅回路（以下、従来例１と称す。）では、各増幅ト
ランジスタ（差動トランジスタ）Ｔ５，Ｔ６として、同
一特性のＮＰＮ型バイポーラトランジスタが使用され
て、各ベースに入力端子７，８が接続され、又、両エミ
ッタ同士が接続されて、これらエミッタに、定電流源９
を介して、負電圧−Ｖｅｅが印加されている。両増幅ト
ランジスタＴ５，Ｔ６のコレクタには、負荷抵抗Ｒ５，
Ｒ６の一端部が接続されると共に、これら負荷抵抗Ｒ
５，Ｒ６の他端部が接続されて、これら他端部に、正電
圧＋Ｖｃｃが印加されている。そして、各増幅トランジ
スタＴ５，Ｔ６のコレクタと各負荷抵抗Ｒ５，Ｒ６の接
続点に、それぞれ、出力端子１０，１１が接続されてい
る。

【０００３】又、図６に示す差動増幅回路（以下、従来
例２と称す。）は、従来例１に示す回路に、更に、一対
の付加トランジスタＴ７，Ｔ８と定電圧源１２が備えら
れることで、カスコード増幅回路とされている。具体的
には、各付加トランジスタＴ７，Ｔ８が、ＮＰＮ型バイ
ポーラトランジスタとされて、各増幅トランジスタＴ
５，Ｔ６と各負荷抵抗Ｒ５，Ｒ６間に介装され、各エミ
ッタが、各増幅トランジスタＴ５，Ｔ６のコレクタに、
コレクタが各負荷抵抗Ｒ５，Ｒ６と各出力端子１０，１
１に、それぞれ、接続されると共に、両付加トランジス
タＴ７，Ｔ８のベース同士が接続されて、これに定電圧
源１２が接続されている。

【０００４】更に、図７に示す差動増幅回路（以下、従
来例３と称す。）は、従来例１に示す回路において、一
方の出力端子１１を除去したものである。

【０００５】

【発明が解決しようとする課題】従来例１の場合、特
に、従来例１の差動増幅回路に次段の増幅回路を直結し
た場合において、出力電圧を大とするときには、負荷抵
抗Ｒ５，Ｒ６での電圧降下を大とできず、必然的に各増
幅トランジスタＴ５，Ｔ６に高い直流電圧が印加される
ため、増幅トランジスタＴ５，Ｔ６として、高耐圧のト
ランジスタを使用する必要があった。特に、増幅トラン
ジスタＴ５，Ｔ６として、電界効果トランジスタ（ＦＥ
Ｔ）を使用した場合には、ＦＥＴに高耐圧の品種が少な
いだけでなく、印加電圧が高くなると、ゲート漏れ電流
が増加して、差動増幅回路の性能の劣化を招来する問題
があった。又、従来例１では、各増幅トランジスタＴ
５，Ｔ６の増幅作用により、そのコレクタ電位が変動す
るため、ミラー効果による、高域でのゲイン低下も問題
となっていた。

【０００６】これに対し、従来例２では、増幅トランジ
スタＴ５，Ｔ６への印加電圧が定電圧でクランプされて
いるため、上記印加電圧を低く抑えることができると共
に、各増幅トランジスタＴ５，Ｔ６のコレクタ電位の変
動もないため、ミラー効果による、高域でのゲイン低下
も問題とならない。然しながら、従来例２では、一対の
付加トランジスタＴ７，Ｔ８及び定電圧源１２を備える
必要があって、部品点数が大幅に増加し、差動増幅回路
が複雑になる問題があった。

【０００７】又、従来例３でも、従来例１と同様の問題
があった。

【０００８】本発明は、上記問題を解決できる差動増幅
回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴とするところは、 入力端子が接続
された制御電極と、第１・第２主電極を有し、両第１主
電極が接続された一対の増幅トランジスタと、 各増
幅トランジスタの第２主電極に接続された一対の負荷抵
抗を有し、一側の増幅トランジスタと負荷抵抗の接続点
にのみ、出力端子が接続された差動増幅回路において、
一側の増幅トランジスタと負荷抵抗間に、制御トランジ
スタが介装され、制御トランジスタが、Ａ．他側の増幅
トランジスタと負荷抵抗の接続点に接続される制御電極
と、Ｂ．一側の増幅トランジスタの第２主電極に接続さ
れる第１主電極と、Ｃ．一側の負荷抵抗と出力端子に接
続される第２主電極を有する点にある。尚、制御トラン
ジスタの制御電極が、コンデンサを介して、接地される
こともある。又、制御トランジスタの制御電極と差動増
幅回路の駆動用電圧源間に、コンデンサが介装されるこ
ともある。

【００１０】尚、トランジスタとしては、各種バイポー
ラトランジスタと電界効果トランジスタ（ＦＥＴ）が使
用され、制御電極がベース、又は、ゲート、第１主電極
が、エミッタ、又は、ソース、第２主電極が、コレク
タ、又は、ドレインとされている。尚、増幅トランジス
タのみに、バイポーラトランジスタと電界効果トランジ
スタが使用され、制御トランジスタには、バイポーラト
ランジスタのみが使用されることもある。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態の第１
例を図１の図面に基づき説明すると、図１は差動増幅回
路を示し、該回路は、例えば、多段増幅回路の入力回路
に使用される。該回路では、各増幅トランジスタ（差動
トランジスタ）Ｔ１，Ｔ２として、（略）同一特性のＮ
ＰＮ型バイポーラトランジスタが使用されて、各ベース
に入力端子１，２が接続されると共に、両エミッタが接
続されている。

【００１２】一側（出力側）の増幅トランジスタＴ１の
コレクタには、制御トランジスタ（クランプ用トランジ
スタ）Ｔ３、負荷抵抗Ｒ１が、上記の順で直列に接続さ
れている。制御トランジスタＴ３としては、増幅トラン
ジスタＴ１，Ｔ２と同一導電形式のＮＰＮ型バイポーラ
トランジスタが使用され、そのエミッタは、増幅トラン
ジスタＴ１のコレクタに、又、コレクタは、負荷抵抗Ｒ
１に、それぞれ、接続されると共に、制御トランジスタ
Ｔ３のコレクタと負荷抵抗Ｒ１の接続点に、出力端子３
が接続され、これにより、出力側回路が構成されてい
る。尚、出力端子３からの出力電圧を高くするために、
負荷抵抗Ｒ１の抵抗値が小さく設定されている。

【００１３】他側（非出力側）の増幅トランジスタＴ２
のコレクタには負荷抵抗Ｒ２が接続されて、非出力側回
路が構成されると共に、上記コレクタと負荷抵抗Ｒ２の
接続点に、制御トランジスタＴ３のベースが接続されて
いる。尚、入力端子１，２に入力信号が入力されていな
い状態で（入力信号が入力されている状態でもよ
い。）、非出力側回路に流れる電流をＩとした場合に、
非出力側の増幅トランジスタＴ２のコレクタ電位Ｖｃ＝
Ｖｃｃ−Ｒ２・Ｉが適当な小さい値となるように、非出
力側の負荷抵抗Ｒ２の抵抗値が大きく設定されている。

【００１４】差動増幅回路には、これを駆動する直流電
圧源（直流電源）が接続されている。具体的には、増幅
トランジスタＴ１，Ｔ２のエミッタに、定電流源５を介
して、負電圧−Ｖｅｅが印加され（負電圧源、負電源が
接続され）、両負荷抵抗Ｒ１，Ｒ２に、正電圧＋Ｖｃｃ
が印加されている（正電圧源、正電源が接続されてい
る）。

【００１５】上記第１例によれば、各入力端子１，２に
入力信号が入力されると、両入力信号の電位差に応じ
て、入力信号が増幅され、この増幅された入力信号が、
出力信号として、出力端子３から出力される。尚、差動
増幅回路における、出力側から見た直流・交流動作特性
は、図７に示す従来例３と同等であり、制御トランジス
タＴ３が増幅動作に影響を及ぼすことはない。

【００１６】ところで、非出力側回路では、負荷抵抗２
の抵抗値が大とされているので、増幅トランジスタＴ２
のコレクタ電位Ｖｃを低くでき、増幅トランジスタＴ２
への印加電圧を小さくできる。

【００１７】又、出力側回路では、増幅トランジスタＴ
１のコレクタ電位は、制御トランジスタＴ３によりクラ
ンプされており、その電位は、非出力側の増幅トランジ
スタＴ１のコレクタ電位Ｖｃから、制御トランジスタＴ
３のベース・エミッタ間電圧（例えば、約０．６Ｖ）を
引いた値となる。この場合において、非出力側の増幅ト
ランジスタＴ２のコレクタ電位Ｖｃが、上記のように、
低いので、出力側の増幅トランジスタＴ１のコレクタ電
位も低くでき、出力側の増幅トランジスタＴ１への印加
電圧を低くできる。

【００１８】上記のように、第１例では、各増幅トラン
ジスタＴ１，Ｔ２の印加電圧を低くでき、各増幅トラン
ジスタＴ１，Ｔ２として、高耐圧のトランジスタを使用
する必要をなくすことができて、低耐圧のトランジスタ
を使用できると共に、従来例１，３の差動増幅回路と比
較して、１個の制御トランジスタＴ３を付加するだけで
よく、簡易な回路とできる。

【００１９】図２は本発明の実施の形態の第２例を示
し、増幅トランジスタＴ１，Ｔ２として、Ｎチャンネル
タイプの接合型電界効果トランジスタ（ＪＦＥＴ）を使
用しており、各増幅トランジスタＴ１，Ｔ２のゲート、
ソース、ドレインが、それぞれ、上記第１例の増幅トラ
ンジスタＴ１，Ｔ２のベース、エミッタ、コレクタと対
応している。

【００２０】上記第２例によれば、第１例と同様に、各
増幅トランジスタＴ１，Ｔ２に対する印加電圧を小とで
きて、低耐圧のトランジスタを使用できると共に、ゲー
ト漏れ電流を小とでき、ゲート漏れ電流に起因する、差
動増幅回路の性能の劣化を防止できる。

【００２１】図３は本発明の実施の形態の第３例を示
し、第１例の構成において、制御トランジスタＴ３のベ
ースを、コンデンサＣを介して、接地させている。尚、
時定数Ｒ２・Ｃは、入力・出力信号の周波数に対して、
十分に大とされている。

【００２２】上記第３例によれば、時定数Ｒ２・Ｃは、
入力・出力信号の周波数に対して、十分に大とされてい
るので、各増幅トランジスタＴ１，Ｔ２のコレクタ電位
を定電圧化でき、各コレクタを定電圧源に接続したと
（略）同等に見做せる。従って、各増幅トランジスタＴ
１，Ｔ２のコレクタ電位の変動がなく、ミラー効果によ
る、高域でのゲイン低下を防止できる。又、差動増幅回
路としても、第１例の構成に、１個のコンデンサＣを追
加しただけであって、構成は簡易である。

【００２３】図４は本発明の実施の形態の第４例を示
し、第１例の構成において、制御トランジスタＴ３のベ
ースと正電源＋Ｖｃｃ間にコンデンサＣが介装されてい
る。

【００２４】上記第４例によれば、増幅特性は第３例と
同等であって、上記同様に、ミラー効果による、高域で
のゲイン低下を防止できる。又、電源投入時に、出力側
の増幅トランジスタＴ１への電流がカットオフされ、全
電流が非出力側の増幅トランジスタＴ２に流れて、出力
側の増幅トランジスタＴ１が立ち上がらないという不具
合を防止できる。

【００２５】尚、上記実施の形態では、第１例の増幅ト
ランジスタをＦＥＴに置換したもののみを示したが、上
記第３例及び第４例の増幅トランジスタをＦＥＴに置換
することも可能である。

【００２６】

【発明の効果】以上詳述したように、本発明によれば、
増幅動作に影響を及ぼすことなく、簡易な回路でもっ
て、各増幅トランジスタに対する印加電圧を小とでき、
各増幅トランジスタとして、低耐圧のトランジスタを使
用できる。又、増幅トランジスタが、電界効果トランジ
スタ（ＦＥＴ）の場合には、更に、ゲート漏れ電流を小
とでき、ゲート漏れ電流に起因する、差動増幅回路の性
能の劣化を防止できる。

【００２７】 請求項２によれば、ミラー効果によ
る、高域でのゲイン低下を防止できる。 請求項３によれば、ミラー効果による、高域でのゲ
イン低下を防止できる。 又、電源投入時に、出力側の増幅トランジスタへの電流
がカットオフされ、全電流が非出力側の増幅トランジス
タに流れて、出力側の増幅トランジスタが立ち上がらな
いという不具合を防止できる。

【図面の簡単な説明】

【図１】本発明の実施の形態の第１例を示す回路図であ
る。

【図２】本発明の実施の形態の第２例を示す回路図であ
る。

【図３】本発明の実施の形態の第３例を示す回路図であ
る。

【図４】本発明の実施の形態の第４例を示す回路図であ
る。

【図５】従来例１を示す回路図である。

【図６】従来例２を示す回路図である。

【図７】従来例３を示す回路図である。

【符号の説明】

１，２ 入力端子 ３ 出力端子 ５ 定電流源 Ｃ コンデンサ Ｒ１，Ｒ２ 負荷抵抗 Ｔ１，Ｔ２ 増幅トランジスタ Ｔ３ 制御トランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力端子が接続された制御電極と、
   第１・第２主電極を有し、両第１主電極が接続された一
   対の増幅トランジスタと、 各増幅トランジスタの第２主電極に接続された一対
   の負荷抵抗を有し、 一側の増幅トランジスタと負荷抵抗の接続点にのみ、出
   力端子が接続された差動増幅回路において、 一側の増幅トランジスタと負荷抵抗間に、制御トランジ
   スタが介装され、 制御トランジスタが、 Ａ．他側の増幅トランジスタと負荷抵抗の接続点に接続
   される制御電極と、 Ｂ．一側の増幅トランジスタの第２主電極に接続される
   第１主電極と、 Ｃ．一側の負荷抵抗と出力端子に接続される第２主電極
   を有することを特徴とする差動増幅回路。
2. 【請求項２】 制御トランジスタの制御電極が、コンデ
   ンサを介して、接地された請求項１記載の差動増幅回
   路。
3. 【請求項３】 制御トランジスタの制御電極と差動増幅
   回路の駆動用電圧源間に、コンデンサが介装された請求
   項１又は２記載の差動増幅回路。