JPH1023744A - 電力変換器及びその制御装置 - Google Patents

Abstract

(57)【要約】 【課題】並列接続された複数個の電圧駆動素子に流れる
電流のアンバランスを最小に抑えて回路構成部に対する
信頼性を向上させることにある。 【解決手段】アノード電極、カソード電極及び一つ以上
の電圧駆動のゲート電極を具備した複数個の電圧駆動素
子50a 〜50c を並列接続して一つの電力素子として動作
する電力変換器において、各電圧駆動素子のゲート入力
端子にツィストペア導体60を介してそれぞれ接続された
一個のゲート駆動回路ＧＣと、各電圧駆動素子のゲート
入力端子に入力されるゲート入力電圧を検出する電圧検
出手段と、この電圧検出手段で検出された各ゲートの入
力電圧の検出信号が入力され、ターンオン信号時は最も
遅くターンオンするゲート入力端のゲート信号に合せる
ように、またターンオフ信号時は最も早くターンオフす
るゲート信号に合せるように信号処理して各電圧駆動形
素子を一斉に制御する信号処理手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数個の電力用半導
体素子（以下電圧駆動素子と呼ぶ）を並列接続して構成
される電力変換器及びその制御装置に関するものであ
る。

【０００２】

【従来の技術】電圧駆動素子であるＦＥＴやＩＧＢＴ、
ＩＥＧＴ（Injecti0n Enhanced GateTransist0r) など
は、比較的に並列接続が容易なことと、電圧駆動形の信
号の大きさや変化率を変えることで、電力素子のオン、
オフ時間やオン、オフ速度を比較的に容易に変えること
ができる等の制御性と利便性から、近年ではかかる素子
を多数並列接続して大容量化した変換器が試みられてい
る。

【０００３】また、上記した個別の電圧駆動素子は、主
にパッケージ内にチップを多並列接続したマルチ・チッ
プ方式で構成したものである。ところで、個別素子を多
並列接続して一つの大容量の電力変換器として動作させ
る場合や、マルチ・チップのようにチップを多並列接続
した構成の個別素子での共通した問題として、個別素子
の並列接続では各素子間で、またマルチ・チップでは各
チップ間での電流のアンバランスや、アンバランス電流
に伴い生じる特定の素子への電流集中がある。

【０００４】この特定の素子やチップへの電流集中は、
最悪の場合に素子を破損に導くと共に、グレッツ結線し
た変換器では短絡電流で変換器そのものを破壊する場合
がある。

【０００５】また、素子の多並列接続やチップの並列接
続での各素子の電流アンバランスは、各素子あるいはチ
ップの飽和電圧ΔＶCE(sat) 、急激な温度上昇によるジ
ャンクション温度での飽和電圧の変化、スレッシホール
ド電圧ΔＶth、ゲート駆動回路から素子のゲート信号入
力端に至る接続導体のインダクタンスや抵抗の相違や、
この接続導体の周辺環境、即ち電磁界の強度等で発生す
る。その他には平滑用コンデンサの電源供給源から、電
力半導体素子まで主回路の接続導体のインダクタンスや
抵抗等の構造的な要因から各素子に電流のアンバランス
が生じる。

【０００６】ここで、個別素子の多並列接続とマルチ・
チップの多並列接続時の電流アンバランスについて説明
する。図１３乃至図１６にモジュール・パッケージの個
別の電圧駆動素子での多並列接続の一例をそれぞれ示し
たもので、図１３はグレッツ結線したインバータ回路、
図１４は図１３の一相分の素子を４並列した場合の回路
構成図、図１５は図１４の回路構成の構造図であり、図
１６は図１５の構造での等価回路図である。

【０００７】図１３において、１は直流供給電源で、こ
の直流供給電源１の正極端側には正側電源供給導体３
が、負極端側には負極電源供給導体４がそれぞれ接続さ
れている。２はこれら正側電源供給導体３と負極電源供
給導体４との間に接続された平滑用コンデンサ、５は正
側アーム、６は負側アームで、これら正側アーム５及び
負側アーム６は３相各相に対応させて電源供給導体３と
負極電源供給導体４との間にそれぞれ直列に接続されて
いる。また、７は各相の正側アーム５及び負側アーム６
に直列接続間にそれぞれ接続された負荷である。

【０００８】各相アームの回路構成は、図１４乃至図１
６に示すように並列接続された４個の電圧駆動素子８を
並列にして、そのアノード電極側をアノード共通導体９
に、カソード電極側をカソード共通導体１０にそれぞれ
共通接続し、ゲート電極をゲート抵抗１１を介してゲー
ト駆動信号供給共通導体１２に接続すると共に、各電圧
駆動素子８のカソード電極側をゲート駆動信号リターン
共通導体１３にそれぞれ接続する構成となっている。

【０００９】上記ゲート駆動信号供給共通導体１２及び
ゲート駆動信号リターン共通導体１３は、それぞれツイ
ストペアゲート駆動信号供給導体１４に接続されてい
る。ここで、図１５に示す構造図において、１５はヒー
トシンクであり、また図１６に示す等価回路において、
１６，１８，２１，２２は各導体１０〜１３に存する浮
遊インダクタンス、１７，１９，２１，２３は各導体１
０〜１３に存する導体抵抗である。

【００１０】一方、図１７は図１４の回路構成を低イン
ダクタンス化した構造図で、図１５と同一部品には同一
符号を付して示し、ここでは異なる点について述べる。
図１７において、２４は上方に設けられた板状の正側電
源供給導体、２５は下方に設けられた帯状の負側電源供
給導体、２６はこれら正側電源供給導体２４及び負側電
源供給導体２５の間に設けられた誘電体（絶縁物）で、
正側電源供給導体２４は正極固定ビス２７により、負側
電源供給導体２５は正側電源供給導体２４に有するビス
挿入孔を通して挿入される負極固定ビス２８によりそれ
ぞれヒートシンク１５に固定される。

【００１１】図１８は図１７の構造での等価回路図で、
図１６と同一部分には同一符号を付して示し、ここでは
異なる点について述べる。図１８において、２９，３１
は負側電源供給導体２５及び誘電体２６に存する浮遊イ
ンダクタンス、３０，３２は負側電源供給導体２５及び
誘電体２６に存する抵抗、３３は負側電源供給導体２５
と誘電体２６との間に存する浮遊容量である。

【００１２】現在、上述したように電圧駆動素子を多並
列接続した回路構成部において、各素子の電流アンバラ
ンスを解消する手段としては、素子の飽和電圧を揃えた
上で、主回路を低インダクタンス化するため、図１５に
示す構造から図１７に示す構造にしているが、図１７に
示すように導体間に絶縁物を介挿した積層構造にする
と、導体に存する浮遊インダクタンス２９，３１の他
に、導体と絶縁物との間に浮遊容量３３が形成される。

【００１３】従って、導体のインダクタンス分はサージ
過電圧を発生させ、カソード電位を変えてしまうため、
制御に影響を与えるが、浮遊容量３３はサージ過電圧を
キャンセルして各素子のゲートーカソード間電圧を一定
に保つ効果があり、また導体のインダクタンスも、各電
源共通導体の設置間隔と導体幅を選定することで、小さ
くすることができ、各電圧駆動素子の電流アンバランス
をある程度抑える効果がある。

【００１４】しかし、図１７のような構造として主回路
導体の低インピーダンス化を図っても低インピーダンス
には限界があり、この手法による電流アンバランスの改
善にも自ずと限界がある。即ち、主回路導体の構造の工
夫と素子の飽和電圧を揃えるのみで、素子の電流をバラ
ンスさせることは現実的に極めて難しい。

【００１５】そこで、低インピーダンス化を図る目的
で、図１９に示すようにモジュール・パッケージで半導
体チップをボンディングして多並列接続するように構成
したものがある。この考え方は個別の電圧駆動素子の多
並列接続とほぼ同様である。

【００１６】図１９において、３４はベース板、３５は
このベース板３４上に設けられたセラミック基板、３６
はセラミック基板３５の上に設けられるアノード（コレ
クタ）極、３７はカソード（エミッタ）電極、３８はゲ
ート電極、３９は電圧駆動形半導体チップ、４０はフリ
ーホイールダイオードチップ、４１，４２は各電極間及
びチップ間を接続するアルミワイヤである。

【００１７】図１９においては、セラミック基板３５上
のチップは、独立した状態で描かれているが、アノード
電極３６同志、カソード電極３７同志はパッケージのそ
れぞれの電極端子に導体により接続される。また、ゲー
ト電極３８同志もそれぞれ接続され、パッケージのゲー
ト電極にツィスト・ペアの導体で接続される。

【００１８】この構造はチップの配置が背面構成され、
ゲート電極３８が最遠端に位置し、またゲート電極３８
の電極幅が広く、この電極とベース板３４間の静電容量
が大きくなり、ゲート信号の速度条件等によって各チッ
プに遅れ要素が含まれているため、ゲート信号の伝達が
均一にならず、ゲート信号のスイッチング速度などによ
って各チップの電流がアンバランスになる場合がある。

【００１９】

【発明が解決しようとする課題】前述したように多並列
接続して大電力変換器を構成する電圧駆動素子や、マル
チ・チップによる並列接続した電圧駆動素子において、
素子特性である飽和電圧ＶCE(sat) やスレッシホールド
電圧Ｖthを揃え、さらに接続導体の低インダクタンス化
を図っても、各素子に流れる電流を均一にすることは難
しい。

【００２０】本発明は上記のような事情に鑑みてなされ
たもので、複数個の電圧駆動素子を並列接続して一つの
電力素子として動作する電力変換器や電圧駆動の複数個
のマルチ・チップを並列接続してなる回路構成部の各素
子又は各チップに流れる電流のアンバランスを最小に抑
えて回路構成部に対する信頼性を向上させることができ
る電圧駆動形電力変換器の駆動回路を提供することを目
的とする。

【００２１】

【課題を解決するための手段】本発明は上記目的を達成
するため、次のような手段により一つの電力素子として
動作する電圧駆動形電力変換器の駆動回路を構成するも
のである。請求項１に対応する発明は、複数個の電力用
半導体チップが並列接続して構成された電力変換器にお
いて、前記電力用半導体チップを多重の同芯円状に配置
し、前記電力用半導体チップの内側配置と外側配置のゲ
ート入力抵抗を内側に比べて外側を大きく設定する。

【００２２】従って、請求項１に対応する発明の電力変
換器にあっては、一般に外周側に電流が集中する偏位電
流で素子が破壊する現象を、外周側のチップでは電流の
流れを抑えるようにすることで電力用半導体チップの電
流集中による破壊を防止することができる。

【００２３】請求項２に対応する発明は、複数個の電圧
駆動形電力用半導体チップが並列接続して構成された電
力変換器において、前記電圧駆動形電力用半導体チップ
を多重の同芯円状に配置し、前記電圧駆動形電力用半導
体チップの内側配置と外側配置のゲート入力抵抗を内側
に比べて外側を大きく設定すると共に、前記各電圧駆動
形半導体チップにそれぞれ対応させてゲート入力端子に
ゲート信号を与えるゲート駆動回路をＩＣ化してパッケ
ージ内の中央部に装備し、この中央部のゲート駆動回路
のチップから各電圧駆動形電力用半導体チップに均一な
長さのゲート信号供給導体を通してゲート信号を与え
る。

【００２４】従って、請求項２に対応する発明の電力変
換器にあっては、各電圧駆動形電力用半導体チップの偏
位電流と電流バランスを改善することができる。請求項
３に対応する発明は、複数個の電圧駆動形電力用半導体
素子を並列接続して構成された電力変換器を制御する電
力変換器の制御装置において、前記各電圧駆動形電力用
半導体素子に入力されるゲート信号を検出するゲート信
号検出手段と、このゲート信号検出手段の検出信号に基
きこの検出信号がターンオン信号の場合は最も遅くター
ンオンする電圧駆動形電力用半導体素子のゲート信号に
他の電圧駆動形電力用半導体素子のターンオンタイミン
グを合せるように、またターンオフ信号の場合は最も早
くターンオフする電圧駆動形電力用半導体素子のゲート
信号に他の電圧駆動形電力用半導体素子のターンオフタ
イミングを合せるように信号処理して前記各電圧駆動形
電力用半導体素子を一斉に制御する信号処理手段とを具
備する。

【００２５】請求項４に対応する発明にあっては、複数
個の電圧駆動形電力用半導体素子を並列接続して構成さ
れた電力変換器を制御する電力変換器の制御装置におい
て、前記各電圧駆動形電力用半導体素子のゲート入力端
子に入力されるゲート入力電圧を予め設定されたゲート
入力端子電圧近傍の閾値に基いて検出するコンパレータ
と、このコンパレータにより検出された各ゲートの入力
電圧の検出信号が入力され、ターンオン信号時は最も遅
くターンオンするゲート入力端のゲート信号に合せるよ
うに、またターンオフ信号時は最も早くターンオフする
ゲート信号に合せるように信号処理して前記各電圧駆動
形電力用半導体素子を一斉に制御する信号処理手段とを
具備する。

【００２６】請求項５に対応する発明にあっては、請求
項３又は請求項４記載の電力変換器の制御装置におい
て、前記電圧駆動形電力用半導体素子はアノード電極、
カソード電極及び１つ以上のゲート電極を有し、前記カ
ソード電極側に多結晶シリコンのカソードバラスト抵抗
又は低抵抗を挿入してゲート端子に電流帰還をかけ、前
記電圧駆動形電力用半導体素子の飽和電圧の差で生じる
電流のアンバランスを小さくする。

【００２７】従って、上記請求項３乃至請求項５に対応
する発明の電力変換器の制御装置にあっては、各電圧駆
動形電力用半導体素子のゲート入力端のゲート信号を、
素子のターンオン時は上記ゲート入力電圧を最も遅くタ
ーンオンする信号に合すようにして、素子のターンオフ
時は上記ゲート入力電圧を最も早くターンオフする信号
に合すようにして、並列接続された各電圧駆動形電力素
子を一斉に制御し、スイッチング遅れをなくすことで、
各電圧駆動形電力用半導体素子に流れる電流をバランス
させることができる。

【００２８】さらに、請求項５に対応する発明では、電
圧駆動形電力用半導体素子の飽和電圧Ｖce(sat) のパラ
メータを揃えることができ、飽和電圧の差で生じる電流
アンバランスを抑制することができる。

【００２９】請求項６に対応する発明にあっては、アノ
ード電極、メイン用の第１のカソード電極とセンス用の
第２のカソード電極及び一つ以上の電圧駆動のゲート電
極を具備した複数個の電圧駆動形電力用半導体素子を並
列接続して構成された電力変換器を制御する電力変換器
の制御装置において、前記各電圧駆動形電力用半導体素
子に対応してそれぞれ設けられ、ゲート入力端子にゲー
ト信号を与えるゲート駆動回路と、前記各電圧駆動形電
力用半導体素子の前記第１のカソード電極及び第２のカ
ソード電極に流れる電流が相似関係として隣あった素子
の第２のカソード電極に流れる電流の差分を検出して該
当するゲート駆動回路の電源の中性点に帰還する手段と
を備える。

【００３０】従って、請求項６に対応する発明の電力変
換器の制御装置にあっては、この帰還手段によりゲート
駆動回路の電源の中性点に第２のカソードに流れる電流
の差分を帰還して前記各電圧駆動形電力用半導体素子に
流れる電流が等しくなるように中性点電位を変動させる
ことにより、各電圧駆動形電力用半導体素子に流れる電
流をバランスさせることができる。

【００３１】請求項７に対応する発明にあっては、複数
個の電圧駆動形半導体チップがモジュール・パッケージ
に並列接続して構成された電力変換器を制御する電力変
換器の制御装置において、前記パッケージ内に前記各電
圧駆動形半導体チップにそれぞれ対応させてゲート入力
端子にゲート信号を与えるゲート駆動回路をＩＣ化して
装備し、このゲート駆動回路のチップから、各電圧駆動
形半導体チップに均一な長さのアルミワイヤでボンディ
ングして、各電圧駆動の半導体チップのゲートに均等な
信号を与える。

【００３２】従って、請求項７に対応する発明の電力変
換器の制御装置にあっては、各電圧駆動形半導体チップ
に均一な長さのアルミワイヤでボンディングし、また各
電圧駆動素子の半導体チップのゲート端を、微小面積の
ターミナルにしてターミナルとベース間で生じる浮遊容
量の遅れ要素を無くして、高速なスイッチングでも各ペ
レットに流れる電流をバランスさせることができる。

【００３３】

【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。図１は本発明による電力変換器及び
その制御装置の第１の実施の形態を示す回路結線図であ
る。図１において、５０ａ〜５０ｃはアノード電極（コ
レクタ電極）、カソード電極（エミッタ電極）及び一つ
以上の電圧駆動のゲート電極を備えた電圧駆動素子で、
これら各電圧駆動素子５０ａ〜５０ｃはそれぞれ並列接
続されて一つの電力素子として動作する変換器が構成さ
れる。

【００３４】上記電圧駆動素子５０ａ〜５０ｃのアノー
ド電極（コレクタ電極）は、アノード共通導体５１にそ
れぞれ接続され、カソード電極（エミッタ電極）はカソ
ード共通導体５２にそれぞれ接続され、ゲート電極には
ゲート抵抗６３を介してゲート駆動信号供給共通導体６
１によりそれぞれゲート駆動回路ＧＣの一方の出力端に
接続されている。

【００３５】また、上記電圧駆動素子５０ａ〜５０ｃの
ゲート電極を抵抗６４及び６５の直列回路を介してゲー
ト駆動信号供給共通導体６２にそれぞれ接続し、このゲ
ート駆動信号供給共通導体６２はゲート駆動回路ＧＣの
他方の出力端子にツィストペア導体６０を介して接続さ
れている。

【００３６】さらに、各電圧駆動素子５０ａ〜５０ｃの
ゲート電極とゲート駆動信号供給共通導体６２との間に
抵抗６６を介してスイッチ素子６７がそれぞれ接続さ
れ、このスイッチ素子６７の駆動端子は抵抗６９を介し
てゲート駆動信号供給共通導体６２にそれぞれ接続され
る。

【００３７】このゲート駆動回路ＧＣは、フォトカプラ
又は光ケーブル５４を介して送られてくる制御信号を増
幅する増幅回路５５、この増幅回路５５により増幅され
た制御信号により動作するＮＰＮ形トランジスタ５６及
びＰＮＰ形トランジスタ５７、ＮＰＮ形トランジスタ５
６及びＰＮＰ形トランジスタ５７のコレクタ側にそれぞ
れ設けられた図示極性の直流電源５８，５９から構成さ
れている。

【００３８】なお、５３は電圧駆動素子５０ａのアノー
ド電極とカソード電極との間に接続されたクランプ形ス
ナバー回路である。一方、７０ａ〜７０ｃは電圧駆動素
子５０ａ〜５０ｃのゲート入力端に加わる端子電圧が抵
抗６４及び６５により分圧されて入力されるディジタル
ＩＣからなるバッファで、これらバッファ７０ａ〜７０
ｃはディジタルＩＣのＶth（スレッシュホールド電圧）
でオン、オフしてゲート入力電圧を検出するものであ
る。

【００３９】また、７１はこれらバッファ７０ａ〜７０
ｃの出力信号が入力されるオアゲート、７２ａ〜７２ｃ
はこのオアゲート７１の出力信号がそれぞれ一方の入力
端に入力され、他方の入力端にバッファ７０ａ〜７０ｃ
の出力信号が各別に入力されるエクスクルーシブオアゲ
ート、７３はこれらエクスクルーシブオアゲート７２ａ
〜７２ｃの出力信号がそれぞれ入力されるオアゲートで
ある。

【００４０】さらに、７４ａ〜７４ｃはオアゲート７３
の出力信号がそれぞれ入力されるバッフアで、これらバ
ッファ７４ａ〜７４ｃは抵抗６８を介してスイッチ素子
６７の駆動端子にそれぞれ駆動信号を与えるものであ
る。

【００４１】これら各バッファ及び論理回路は信号処理
手段を構成している。次に上記のように構成された電力
変換器の制御装置の作用について図２に示すタイムチャ
ートにより説明する。

【００４２】いま、電圧駆動素子５０ａ〜５０ｃのゲー
ト端子に図２の（イ），（ロ），（ハ）に示すようよう
なゲート信号が印加されると、各電圧駆動素子５０ａ〜
５０ｃのゲート入力端の端子電圧は抵抗６４及び６５の
分圧回路により分圧され、ディジタルＩＣのバッファ７
０ａ，７０ｂ，７０ｃに入力される。

【００４３】このバッファ７０ａ，７０ｂ，７０ｃはデ
ィジタルＩＣのＶth（スレッシュホールド電圧）でオン
／オフし、図２の（ニ），（ホ），（ヘ）に示すように
出力信号の全てはオアゲート７１に入力し、また図２の
（ト）に示すオアゲート７１の出力とバッファの出力の
エクスクルーシブオアゲート７２ａ〜７２ｃで、各電圧
方駆動素子のパルス遅延の差分信号（チ），（リ），
（ヌ）が出力される。

【００４４】エクスクルーシブオアゲート７２ａ〜７２
ｃの出力信号はオアゲート７３に入力し、その出力信号
はバッファ７４ａ〜７４ｃを介して図２の（ル）に示す
ようにスイッチ素子６７をt1〜t3（ターンオン時）、t4
〜t6（ターンオフ時）間駆動する。

【００４５】従って、スイッチ素子６７の駆動により、
ターンオン時はゲート入力端のターンオン信号の最も遅
く動作する信号で与えられ、早くターンオン動作をする
素子は、オアゲート７３の出力信号で抑え込まれる。

【００４６】また、ターンオフ時はゲート入力端のター
ンオフ信号の最も早く動作する信号で与えられ、遅くタ
ーンオフする素子はオアゲート７３の出力信号で抑え込
まれる。

【００４７】このように第１の実施の形態では、電圧駆
動素子５０ａ〜５０ｃのゲート入力端に与えられるゲー
ト信号として、ターンオン時はゲート入力電圧をディジ
タルＩＣで構成したバッファで最も遅くターンオンする
信号に合わすようにし、ターンオフ時は最も早くターン
オフする信号に合わすようにして多並列接続の電圧駆動
素子を一斉に制御してスイッチング遅れをなくすことに
より、各電圧駆動素子に流れる電流をバランスさせるこ
とができるので、各電圧駆動素子の破壊が防止でき、信
頼性の高い変換器が実現できる。

【００４８】図３は本発明の第２の実施の形態を示す回
路結線図で、図１と同一部分には同一符号を付してその
説明を省略し、ここでは異なる点についてのみ述べる。
第２の実施の形態では、図３に示すようにバッファ７０
ａ〜７０ｃの入力側にアナログコンパレータ７５ａ〜７
５ｃを設け、このアナログコンパレータ７５ａ〜７５ｃ
の一方の入力端に電圧駆動素子５０ａ〜５０ｃのゲート
入力端に加わる端子電圧を抵抗６４及び６５の分圧回路
により分圧して入力し、他方の入力端をゲート駆動信号
供給共通導体６２に抵抗７６ａ〜７６ｃを介して接続す
ると共に、抵抗７７ａ〜７７ｃを接続し、さらに入出力
端に抵抗７８ａ〜７８ｃを接続してこれら抵抗７６ａ〜
７６ｃ、７７ａ〜７７ｃ、７８ａ〜７８ｃにより電圧駆
動素子の閾値を調整可能にしたものである。

【００４９】このような構成の電力変換器の制御装置と
すれば、ゲート入力端に加わる端子電圧が抵抗６４及び
６５の分圧回路により分圧されてヒステリシス特性を有
するアナログコンパレータ７５ａ〜７５ｃに入力され、
且つ抵抗７６ａ〜７６ｃ、７７ａ〜７７ｃ、７８ａ〜７
８ｃの抵抗値を調整することによりゲートパルス信号の
遅れの精度を高めることができる。

【００５０】また、アナログコンパレータ７５ａ〜７５
ｃの出力信号処理、制御及び効果については第１の実施
の形態と同様なので、ここではその説明を省略する。図
４は本発明の第３の実施の形態を示す回路結線図で、図
１と同一部分には同一符号を付してその説明を省略し、
ここでは異なる点についてのみ述べる。

【００５１】第３の実施の形態では、図４に示すように
各電圧駆動素子５０ａ〜５０ｃのエミッタ側に多結晶シ
リコンのカソードバラスト抵抗又は又は低抵抗７９を挿
入するようにしたものである。

【００５２】このような構成の電力変換器の制御装置と
すれば、各電圧駆動素子５０ａ〜５０ｃの飽和電圧のΔ
Ｖce(sat) を低抵抗に流れる電流でゲートに自動帰還さ
れ、飽和電圧の差での電流アンバランスを抑制すること
ができる。

【００５３】図４では図１に示す各電圧駆動素子５０ａ
〜５０ｃのエミッタ側にカソードバラスト抵抗又は又は
低抵抗７９を挿入する場合を示したが、図３に示す各電
圧駆動素子５０ａ〜５０ｃのエミッタ側にカソードバラ
スト抵抗又は又は低抵抗７９を挿入してもよい。

【００５４】また、第１の実施の形態及び第２の実施の
形態で述べたと同様に、ゲート入力端信号を制御するこ
とで、電圧駆動素子５０ａ〜５０ｃのパラメータの差や
ゲート信号伝送導体等による信号遅れなどによって起こ
る各電圧駆動素子の電流アンバランスを小さくすること
ができる。

【００５５】図５は本発明の第４の実施の形態を示す回
路結線図で、図１と同一部分には同一符号を付してその
説明を省略し、ここでは異なる点について述べる。第４
の実施の形態では、図５に示すように各電圧駆動素子５
０ａ〜５０ｃに対応させてゲート駆動回路８０ａ〜８０
ｃをそれぞれ設け、これら各ゲート駆動回路８０ａ〜８
０ｃにフォトカプラ又は光ケーブル５４ａ〜５４ｃを通
して入力されるゲート信号がゲート電極に与えられるも
のである。

【００５６】上記ゲート駆動回路８０ａ〜８０ｃは、直
流電源８１ａ〜８１ｃ，抵抗８２、ノットゲート８３、
アンドゲート８４、オアゲート８５、抵抗８６〜８９、
ＭＯＳＦＥＴ９０，９１、ダイオード９３及びコンデン
サ９４、抵抗６３〜６５，９２からなる簡素化した構成
となっている。

【００５７】このような構成の電力変換器の制御装置と
すれば、図１、図３及び図４にに示すように共通のゲー
ト駆動回路からのツィストペアのゲート信号伝送導体及
び共通導体が不要となるので、これらの導体のインダク
タンスや設置環境、即ち電磁界によって信号遅れや信号
歪みによって生じる電圧駆動素子に流れる電流のアンバ
ランスを小さくすることができる。

【００５８】また、第１の実施の形態及び第２の実施の
形態のように電圧駆動素子のゲート端子電圧を分圧して
取出し、これを信号処理回路により処理してゲート信号
を制御することにより、並列接続された各駆動電圧形素
子の電流バランスを良くすることができる。

【００５９】図６は本発明の第５の実施の形態を示す回
路結線図である。図６において、９６ａ〜９６ｃはアノ
ード電極（コレクタ電極），カソード電極（エミッタ電
極）としてメイン用の第１のカソードとセンス用の第２
のカソードを持つ電圧駆動素子で、これら各電圧駆動素
子９６ａ〜９６ｃはそれぞれ並列接続されて一つの電力
素子として動作する変換器が構成される。

【００６０】また、各電圧駆動素子９６ａ〜９６ｃに対
応させて図５と同様のゲート駆動回路８０ａ〜８０ｃを
それぞれ設け、これら各ゲート駆動回路８０ａ〜８０ｃ
にフォトカプラ又は光ケーブル５４ａ〜５４ｃを通して
入力されるゲート信号がゲート電極に与えられるもので
ある。

【００６１】上記電圧駆動素子９６ａ〜９６ｃのアノー
ド電極（コレクタ電極）は、アノード共通導体５１にそ
れぞれ接続され、またカソード電極はカソード共通導体
５２に第１のカソードと第２のカソードにそれぞれ流れ
る電流を相似関係として、隣合った素子の第２のカソー
ド同志を電流が互いに打消し合う方向にそれぞれ接続さ
れる。

【００６２】このような接続回路において、第２のカソ
ード同志の交差部に変流器９８ａ〜９８ｃを設け、これ
ら変流器９８ａ〜９８ｃにより検出された差分電流をコ
ンデンサ１００ａ〜１００ｃと抵抗１０１ａ〜１０１ｃ
からなる微分回路で微分し、この微分信号がゲート駆動
回路８０ａ〜８０ｃの駆動用電源のそれぞれ中性点ａ，
ｂ，ｃにそれぞれ入力されるように接続する。

【００６３】このような構成の電力変換器の制御装置に
おいて、隣合った電圧形駆動素子の第２のカソードに流
れる電流の差分が変流器９８ａ〜９８ｃにより検出され
ると、この差分電流は微分回路により微分されてゲート
駆動回路の駆動電源の中性点に帰還される。この駆動電
源は中性点の電位を中心に移動してゲート電圧が変わる
ので、素子に流れる電流をバランスする方向に調整され
る。即ち、ゲート駆動回路の電源の中性点に差分電流の
微分信号が与えられると、ゲート信号電圧が振れ、アン
パランス電流の大きい大きい素子は正側のゲート電圧が
小さく、小さい素子はゲート電圧を大きくして、アンバ
ランス電流を均一にする。

【００６４】また、上記の駆動回路において、第１の実
施の形態及び第２の実施の形態のように電圧駆動素子の
ゲート端子電圧を分圧して取出し、これを信号処理回路
により処理してゲート信号を制御することにより、並列
接続された各駆動電圧形素子のアンバランス電流の抑制
効果を高めることができる。

【００６５】図７は本発明の第６の実施の形態を示す電
力変換素子のモジュール構造のチップ位置状況を示し、
図８にその回路結線図を示すものである。第６の実施の
形態では、図７に示すようにバッケージをモジュール構
造で、半導体チップが多並列接続されて一つの電力素子
として機能するマルチ・チップで構成された電圧駆動素
子を構成するものである。

【００６６】図７において、３４はベース板、１０２は
このベース板３４上に設けられたセラミック基板、１０
４はセラミック基板１０２の上に設けられるカソード
（エミッタ）電極、３９は電圧駆動形半導体チップ３
９、４０はフリーホイールダイオードチップ、１０５は
各電極間及びチップ間を接続するアルミワイヤ及び１０
６はゲート駆動回路である。

【００６７】ここで、図５に示す簡素化したゲート駆動
回路１０６をハイブリッドＩＣ又はＩＣにして、マルチ
・チップの中央に装備し、各電圧駆動素子のチップのゲ
ートに均一な長さのアルミワイヤでボンディングし、ま
た電圧駆動素子のチップのゲート端を微小面積のターミ
ナルとして構成したものである。

【００６８】図８において、１１１は正側直流供給電
源、１１２は負側直流供給電源、１１３、１１４はゲー
ト駆動信号、１１５はゲート駆動信号を光信号として送
受するフォトカプラ又は光ケーブル、１１６は直流電源
を平滑する平滑コンデンサ、１１７はフォトカプラ又は
光ケーブル１１５の受光信号を電気信号に変換されたゲ
ート駆動信号が入力されるノットゲート、１１８，１１
９，１２０，１２１，１２５，１２７は抵抗、１２２，
１２３はノットゲート１１７の出力信号により制御され
るＭＯＳＦＥＴ，１２４はダイオード、１２６はコンデ
ンサ、１２８はゲート抵抗である。

【００６９】このようなパッケージをモジュール構造と
した電力素子とすれば、マルチ・チップとＩＣ間のゲー
ト駆動信号の中継端子１０３，１０４を図示するように
スポット化して、注型端子とベース板３４間で生じる浮
遊容量の遅れ要素で生じる各ペレット間の電流アンバラ
ンスを抑制すると共に、高速なスイッチングでも各ペレ
ットに流れる電流をバランスさせることができる。

【００７０】図９は本発明の第７の実施の形態を示す回
路結線図である。第７の実施の形態では、図９に示すよ
うにアノード電極（コレクタ電極）、カソード電極（エ
ミッタ電極）及び一つ以上の電圧駆動のゲート電極を具
備した半導体チップ１３２，１３３を多並列接続して構
成して一つの電力素子として動作し、且つパッケージが
圧接構造で電圧駆動される電力変換器として、パッケー
ジ内の半導体チップ１３２，１３３を同心円状に多層に
構成し、ゲートの駆動を中心部と外周部に分離して、さ
らに外周部のチップのゲート抵抗１２９を中心部に比べ
大きく設定して群制御可能な構成とするものである。

【００７１】ここで、１３０はアノード電極兼締付板、
１３１はカソード電極兼締付板、１３４はフリーホイー
ルダイオードチップである。このような構成の電力変換
器の制御装置とすれば、外側配置の半導体チップが偏位
電流で破壊し易い現象を防止して半導体チップの信頼性
を向上させることができる。

【００７２】図１０乃至図１２は本発明の第８の実施の
形態をそれぞれ示すもので、図１０は圧接形のパッケー
ジの側断面図で、図１１は図１０のＢ−Ｂ線に沿う矢視
断面図、図１２は回路結線図である。

【００７３】第８の実施の形態では、図１０乃至図１２
に示すように圧接形で半導体チップが多並列接続されて
一つの電力素子として機能するマルチ・チップで構成さ
れた圧接形の電力変換器において、ゲート駆動回路１３
８をＩＣ化して簡素化すると共に、圧接構造として各チ
ップの中心部に装備するものである。

【００７４】ここで、図１０乃至図１２において、１３
５はセラミックまたは磁器からなる容器、１３６、１３
７はモリブデン板、１３８はゲート駆動回路、１３９、
１４０はモリブデン板、１４２、１４３はゲート抵抗で
ある。

【００７５】このような構成の電力変換器の制御装置に
よれば、第６の実施の形態と同様に簡素化したゲート駆
動回路をハイブリッドＩＣ又はＩＣにして、マルチ・チ
ップのゲートに均一な長さのアルミワイヤでボンディン
グし、また各電圧駆動素子である半導体チップのゲート
端を、微小面積のターミナルにして、ターミナルとベー
ス間で生じる浮遊容量の遅れ要素をなくして、高速なス
イッチングでも各ペレットに流れる電流をバランスさせ
ることができる。また、第７の実施の形態と同様にパッ
ケージ内の半導体チップが同芯円状に多層構造で構成さ
れ、ゲートの駆動を中心部と外周部に分離し、さらに外
周部のチップのゲート抵抗を中心部に比べ大きく設定し
て群制御するようにしているので、一般に外周側に電流
が集中する偏位電流で素子が破壊する現象を外周側のチ
ップでは電流の流れを抑えるようにすることで、半導体
チップの電流集中による破壊を防止することができる。

【００７６】

【発明の効果】以上述べたように本発明による電力変換
器及びその制御装置によれば、次のような効果を得るこ
とができる。 （１）多少のターンオン、ターンオフ時間のバラツキは
自動的に補正されるので、個々の電圧駆動素子のスイッ
チング時間を選別する必要がなくなる。

【００７７】特に第３の実施の形態のように電圧駆動素
子のカソード側に低抵抗を挿入したことから飽和電圧Ｖ
ce(sat) の厳密な選別の必要もなくなる。 （２）マルチ・チップの多並列接続で、パッケージがモ
ジュール構造及び圧接構造の電圧駆動素子において、第
６の実施の形態のようにモジュール・パッケージに単一
電源駆動の簡素化したゲート駆動回路を内蔵して、ゲー
ト信号を最短長の導体で接続して、ゲート信号供給導体
のインダクタンスや供給導体の設置環境に伴うゲート信
号歪みで生じる電流のアンバランスを防止できる。

【００７８】また、第７の実施の形態及び第８の実施の
形態のように圧接型で半導体チップが同芯円状に多重配
置されたマルチ・チップの電圧駆動素子で、チップを内
側と外側で異なる条件で群制御することで、偏位電流で
素子の電流が外側に流れ易い現象で破壊を防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路結線図。

【図２】同実施の形態の作用を説明するためのタイムチ
ャート。

【図３】本発明の第２の実施の形態を示す回路結線図。

【図４】本発明の第３の実施の形態を示す回路結線図。

【図５】本発明の第４の実施の形態を示す回路結線図。

【図６】本発明の第５の実施の形態を示す回路結線図。

【図７】本発明の第６の実施の形態におけるモジュール
構造のチップの配置構造図。

【図８】同実施の形態を示す回路図。

【図９】本発明の第７の実施の形態におけるモジュール
構造の電圧駆動形電力変換器の回路図。

【図１０】本発明の第８の実施の形態における圧接型の
パッケージを示す側断面図。

【図１１】図１０のＢ−Ｂ線に沿う矢視断面図。

【図１２】同実施の形態を示す回路図。

【図１３】従来の電力変換装置を構成を説明するための
回路図。

【図１４】同変換装置における１アームに相当する変換
器の構成例を示す回路図。

【図１５】同変換装置における１アームに相当する変換
器の構造図。

【図１６】同じくその回路構成要素の説明図。

【図１７】従来の異なる構成例を示す１アームに相当す
る変換器の構造図。

【図１８】同じくその回路構成要素の説明図。

【図１９】従来のモジュール・パッケージで半導体チッ
プをボンディングして多並列接続した１アームに相当す
る変換器を示す構成図。

【符号の説明】

５０ａ，５０ｂ，５０ｃ……電圧駆動素子 ５１……アノード共通導体 ５２……カソード共通導体 ５４……フォトカプラ又は光ケーブル ５５……増幅回路 ５６，５７……トランジスタ ５８，５９……直流電源 ６０……ツイストペア導体 ６１，６２……ゲート駆動信号供給共通導体 ６３……ゲート抵抗 ６４，６５，６６，６８，６９……抵抗 ６７……スイッチ ７０ａ，７０ｂ，７０ｃ，７４ａ，７４ｂ，７４ｃ……
バッファ ７１，７３……オアゲート ７２ａ，７２ｂ，７２ｃ……エクスクルーシブオアゲー
ト ７５ａ，７５ｂ，７５ｃ……アナログコンパレータ ７９……多結晶シリコンのカソードバラスト抵抗又は低
抵抗 ８０ａ，８０ｂ，８０ｃ……ゲート駆動回路 ８１ａ，８１ｂ，８１ｃ……直流電源 ８３……ノットゲート ８４……アンドゲート ８５……オアゲート ９０，９１……ＭＯＳＴＦＥＴ ９３……ダイオード９４……コンデンサ ９６ａ，９６ｂ，９６ｃ……ダブルカソードの電圧駆動
素子 ９８ａ，９８ｂ，９８ｃ……変流器 １００ａ，１００ｂ，１００ｃ……コンデンサ １０１ａ，１０１ｂ，１０１ｃ……抵抗 １０２……セラミック基板 １０３……ゲート電極 １０４……カソード電極 １０５……アルミワッシャ １０６……ゲート駆動回路 １１１……正側直流供給電源 １１２……負側直流供給電源 １１３，１１４……ゲート駆動信号 １１５……フォトカプラ又は光ケーブル １１６……平滑コンデンサ １１７……ノットゲート １２２，１２３……ＭＯＳＴＦＥＴ １２４……ダイオード １２６……コンデンサ １２８，１２９……ゲート抵抗 １３０……アノード電極兼締付板 １３２，１３３……電圧駆動形半導体チップ １３４……フリーホイールダイオードチップ １３５……セラミック又は磁器 １３６，１３７……モリブデン板 １３８……ゲート駆動回路 １３９，１４０……モリブデン板１４１，１４２……ゲ
ート抵抗

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数個の電力用半導体チップが並列接続
   して構成された電力変換器において、 前記電力用半導体チップを多重の同芯円状に配置し、前
   記電力用半導体チップの内側配置と外側配置のゲート入
   力抵抗を内側に比べて外側を大きく設定し、偏位電流に
   よる電流集中で素子が破壊しないようにしたことを特徴
   とする電力変換器。
2. 【請求項２】 複数個の電圧駆動形電力用半導体チップ
   が並列接続して構成された電力変換器において、 前記電圧駆動形電力用半導体チップを多重の同芯円状に
   配置し、前記電圧駆動形電力用半導体チップの内側配置
   と外側配置のゲート入力抵抗を内側に比べて外側を大き
   く設定すると共に、前記各電圧駆動形半導体チップにそ
   れぞれ対応させてゲート入力端子にゲート信号を与える
   ゲート駆動回路をＩＣ化してパッケージ内の中央部に装
   備し、 この中央部のゲート駆動回路のチップから各電圧駆動形
   電力用半導体チップに均一な長さのゲート信号供給導体
   を通してゲート信号を与えるようにしたことを特徴とす
   る電力変換器。
3. 【請求項３】 複数個の電圧駆動形電力用半導体素子を
   並列接続して構成された電力変換器を制御する電力変換
   器の制御装置において、 前記各電圧駆動形電力用半導体素子に入力されるゲート
   信号を検出するゲート信号検出手段と、 このゲート信号検出手段の検出信号に基きこの検出信号
   がターンオン信号の場合は最も遅くターンオンする電圧
   駆動形電力用半導体素子のゲート信号に他の電圧駆動形
   電力用半導体素子のターンオンタイミングを合せるよう
   に、またターンオフ信号の場合は最も早くターンオフす
   る電圧駆動形電力用半導体素子のゲート信号に他の電圧
   駆動形電力用半導体素子のターンオフタイミングを合せ
   るように信号処理して前記各電圧駆動形電力用半導体素
   子を一斉に制御する信号処理手段とを具備したことを特
   徴とする電力変換器の制御装置。
4. 【請求項４】 複数個の電圧駆動形電力用半導体素子を
   並列接続して構成された電力変換器を制御する電力変換
   器の制御装置において、 前記各電圧駆動形電力用半導体素子のゲート入力端子に
   入力されるゲート入力電圧を予め設定されたゲート入力
   端子電圧近傍の閾値に基いて検出するコンパレータと、 このコンパレータにより検出された各ゲートの入力電圧
   の検出信号が入力され、ターンオン信号時は最も遅くタ
   ーンオンするゲート入力端のゲート信号に合せるよう
   に、またターンオフ信号時は最も早くターンオフするゲ
   ート信号に合せるように信号処理して前記各電圧駆動形
   電力用半導体素子を一斉に制御する信号処理手段とを具
   備したことを特徴とする電力変換器の制御装置。
5. 【請求項５】 請求項３又は請求項４記載の電力変換器
   の制御装置において、 前記電圧駆動形電力用半導体素子はアノード電極、カソ
   ード電極及び１つ以上のゲート電極を有し、 前記カソード電極側に多結晶シリコンのカソードバラス
   ト抵抗又は低抵抗を挿入してゲート端子に電流帰還をか
   け、前記電圧駆動形電力用半導体素子の飽和電圧の差で
   生じる電流のアンバランスを小さくすることを特徴とす
   る電力変換器の制御装置。
6. 【請求項６】 アノード電極、メイン用の第１のカソー
   ド電極とセンス用の第２のカソード電極及び一つ以上の
   電圧駆動のゲート電極を具備した複数個の電圧駆動形電
   力用半導体素子を並列接続して構成された電力変換器を
   制御する電力変換器の制御装置において、 前記各電圧駆動形電力用半導体素子に対応してそれぞれ
   設けられ、ゲート入力端子にゲート信号を与えるゲート
   駆動回路と、 前記各電圧駆動形電力用半導体素子の前記第１のカソー
   ド電極及び第２のカソード電極に流れる電流が相似関係
   として隣あった素子の第２のカソード電極に流れる電流
   の差分を検出して該当するゲート駆動回路の電源の中性
   点に帰還する手段とを備え、 この帰還手段によりゲート駆動回路の電源の中性点に第
   ２のカソード電極に流れる電流の差分を帰還して前記各
   電圧駆動形電力用半導体素子に流れる電流が等しくなる
   ように中性点電位を変動させ、各電圧駆動形電力用半導
   体素子に流れる電流をバランスさせることを特徴とする
   電力変換器の制御装置。
7. 【請求項７】 複数個の電圧駆動形半導体チップがモジ
   ュール・パッケージに並列接続して構成された電力変換
   器を制御する電力変換器の制御装置において、 前記パッケージ内に前記各電圧駆動形半導体チップにそ
   れぞれ対応させてゲート入力端子にゲート信号を与える
   ゲート駆動回路をＩＣ化して装備し、 このゲート駆動回路のチップから、各電圧駆動形半導体
   チップに均一な長さのアルミワイヤでボンディングし
   て、各電圧駆動の半導体チップのゲートに均等な信号を
   与えて各電圧駆動形半導体チップに流れる電流をバラン
   スさせることを特徴とする電力変換器の制御装置。