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JPH10223688A - 半導体装置 - Google Patents

半導体装置

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JPH10223688A
JPH10223688A JP9026931A JP2693197A JPH10223688A JP H10223688 A JPH10223688 A JP H10223688A JP 9026931 A JP9026931 A JP 9026931A JP 2693197 A JP2693197 A JP 2693197A JP H10223688 A JPH10223688 A JP H10223688A
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JP
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chip
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electrode
outer peripheral
semiconductor device
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晋 森屋
Norio Fukazawa
則雄 深澤
Shiro Yota
史郎 要田
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Fujitsu Ltd
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Abstract

(57)【要約】 （修正有） 【課題】 エリアバンプ構造の半導体チップとほぼ同サ
イズに収まるようなパッケージの構造及び製造方法に関
し、チップと基板との間を充填する樹脂を必要とせず、
実装後に熱ストレスが加わってもチップと基板との接合
部が破壊されることがなく、実装後に接合部を検査する
ことができ、コストも低い半導体装置を提供する。 【解決手段】 半導体チップ１の内部回路と接続され、
該チップの表面上に設けられた電極と、該チップの表面
上に弾性接着層を介して設けられ、端部が該電極近傍に
位置し、該電極以外の該チップ上の領域を覆う絶縁性基
板３と、一端が該絶縁性基板上の領域で終端し、他端が
該絶縁性基板の端部から突出し、該電極上の領域で終端
して外周端子９となる導電パターンと、該外周端子と該
電極とを電気的に接続する接続手段と、該導電パターン
の一端と接続され、該絶縁性基板面より突出する導電手
段とを有する構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高密度実装を可能
とする表面実装型の半導体装置のパッケージの構造及び
製造方法に関し、より詳しくは、バンプを半導体チップ
の全面に渡って形成し（以下この構造をエリアバンプ構
造と呼ぶ。）、半導体チップとほぼ同サイズに収まるよ
うなパッケージの構造及び製造方法に関する。
【０００２】近年、携帯電話等にみられるように、電子
機器の小型化により半導体装置を収めるパッケージも小
型のものが要求されており、より小型化を実現する新た
な構造、製造方法が必要になっている。
【０００３】
【従来の技術】従来技術として、チップをより小型に基
板に搭載するために、図３３に示される技術がある。図
３３は、従来のフリップチップ実装の技術を示してお
り、１０１は半導体チップを示し、１０２はチップの電
極に接続されたバンプを示し、１０３はバンプ１０２が
実装されるランドの設けられた基板を示し、１０４はチ
ップ１０１とバンプ１０２とを封止する樹脂を示してい
る。
【０００４】この実装構造は、チップの表面上に複数形
成された電極と実装基板１０３のランドとが直接バンプ
１０２で接続されているため、両者の熱膨張率の違いを
吸収しチップ表面とバンプ１０２を保護するために、チ
ップ１０２と実装基板１０３との間に樹脂１０４が充填
されている。
【０００５】
【発明が解決しようとする課題】図３３に示されるフリ
ップチップ接合は、実装後に熱ストレスが加わった場合
に、チップと基板の熱膨張率の違いにより、チップと基
板とを直接接続しているバンプに応力が集中しバンプが
破壊されるのを防ぐために、チップと基板との間に樹脂
を充填しなければならない。しかし、ボイドを生じさせ
ることなく微小空間に樹脂を注入するには充填工程が煩
雑であるという問題がある。さらに、実装後は樹脂によ
りバンプが隠れてしまうので、バンプの接続状態を検査
することもできないという問題もある。
【０００６】また、フリップチップ実装では、チップ上
にバンプを設けるので、ウエハプロセスにおける工程が
増え、コストが高くなるという問題もある。従って、本
発明は、チップと基板との間を充填する樹脂を必要とせ
ず、実装後に熱ストレスが加わってもチップと基板との
接合部が破壊されることがなく、実装後に接合部を検査
することができ、コストも低い半導体装置のパッケージ
構造とその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題は以下の手段を
とった半導体装置とその製造方法により解決することが
できる。請求項１記載の発明では、半導体チップと、該
チップの内部回路と接続され、該チップの表面上に設け
られた電極と、該チップの表面上に弾性接着層を介して
設けられ、端部が該電極近傍に位置し、該電極以外の該
チップ上の領域を覆う絶縁性基板と、一端が該絶縁性基
板上の領域で終端し、他端が該絶縁性基板の端部から突
出し、該電極上の領域で終端して外周端子となる導電パ
ターンと、該外周端子と該電極とを電気的に接続する接
続手段と、該導電パターンの一端と接続され、該絶縁性
基板面より突出する導電手段とを有するものである。
【０００８】請求項２記載の発明では、請求項１記載の
半導体装置において、該導電パターンの一端に他の導電
パターン部分より幅の広いランドを設けるものである。
請求項３記載の発明では、請求項２記載の半導体装置に
おいて、該ランドの下側の該絶縁性基板に開口部が設け
られているものである。
【０００９】請求項４記載の発明では、請求項３記載の
半導体装置において、前記導電手段は、該開口部に導電
手段が埋め込まれてランドと接続されるとともに、該絶
縁性基板面より突出する部分では該導電材がボール状の
バンプを構成するものである。請求項５記載の発明で
は、請求項１または２記載の半導体装置において、該導
電パターンが該絶縁性基板内部に埋め込まれているもの
である。
【００１０】請求項６記載の発明では、請求項１記載の
半導体装置において、該外周端子が湾曲しているもので
ある。請求項７記載の発明では、請求項１記載の半導体
装置において、該絶縁性基板には端部から中央方向に向
けてスリットが設けられるとともに、中央部に開口部が
設けられているものである。
【００１１】請求項８記載の発明では、請求項１記載の
半導体装置において、該外周端子は、該チップ方向に向
けて折り曲げられて該電極上に設けられたバンプと接続
されているものである。請求項９記載の発明では、半導
体チップと、該チップの内部回路と接続され、該チップ
の表面上に設けられた電極と、該チップの表面上に弾性
接着層を介して設けられ、端部が該電極近傍に位置し、
該電極以外の該チップ上の領域を覆う絶縁性基板と、一
端が該絶縁性基板上の領域で終端し、他端が該絶縁性基
板の側面で露出され、該電極近傍の領域で終端して外周
端子となる導電パターンと、該外周端子と該電極とを電
気的に接続する接続手段とを有するものである。
【００１２】請求項１０記載の発明では、半導体チップ
と、該チップの内部回路と接続され、該チップの表面上
に設けられた電極と、該チップの表面上に弾性接着層を
介して設けられ、端部が該電極近傍に位置し、該電極以
外の該チップ上の領域を覆う絶縁性基板と、一端が該絶
縁性基板上の領域で終端し、他端が該絶縁性基板の端部
近傍で終端し他の部分より幅の広いボンディングパッド
を有する導電パターンと、該ボンディングパッドと該電
極とを接続するボンディングワイヤを有するものであ
る。
【００１３】請求項１１記載の発明では、請求項１〜９
記載の半導体装置において、該導電パターンの他端と該
電極との接続部分を樹脂により封止するものである。上
記の各手段は次のような作用を有する。請求項１記載の
発明では、チップ上に絶縁性基板を形成しその上に設け
られた導電パターンにより、チップの電極を適当な位置
に再配置した導電手段に接続するので、チップの周囲の
電極をチップ全面に渡って形成される導電手段と接続す
ることができ、導電手段の間隔を電極の間隔より広くと
ることができ、安定した実装が可能となる。
【００１４】また、チップ表面上に絶縁性基板を形成
し、この上に導電パターンを形成するので、チップを基
板に実装した後、チップと基板との間に樹脂を充填する
必要がない。この理由は、熱ストレスが加わっても、外
周端子が絶縁性基板より突出していることにより、チッ
プと実装基板に熱が加わっても、外周端子が撓むことに
より、両者の熱膨張率の違いによる熱応力を吸収できる
からである。さらに、チップと絶縁性基板との間に設け
られた弾性接着層でも、チップとプリント板の熱膨張率
の違いによる熱応力を吸収することができるので、チッ
プを実装基板に実装後に両者の隙間に樹脂を充填する必
要はない。また、接合部の検査も樹脂等で覆われること
がないので容易に行うことができる。
【００１５】さらに、従来のフリップチップ実装のよう
に、チップ上にウエハプロセスによりバンプを形成しな
いので、従来のフリップチップ実装より低いコストでエ
リアバンプ構造の半導体装置を実現できる。請求項２記
載の発明では、幅の広いランドを設けることにより、導
電手段の形成を容易にできる。
【００１６】請求項３記載の発明では、開口部により絶
縁性基板とランドとに段差を設け、導電手段を段差に埋
め込んだ時に、導電手段を確実に保持することができ
る。請求項４記載の発明では、ボール状のバンプが絶縁
性基板の面より突出するので、確実に実装基板にバンプ
をコンタクトさせることができる。請求項５記載の発明
では、導電パターンが絶縁性基板内に埋め込まれている
ので、半導体装置を薄型化することができる。
【００１７】請求項６記載の発明では、外周端子が湾曲
しているので、外周端子とチップの電極との接合時の応
力を緩和することができる。請求項７記載の発明では、
絶縁性基板に設けられたスリットにより、実装基板とチ
ップとの熱膨張率の違いにより発生する応力をスリット
を設けない場合に比べ多く吸収することができる。ま
た、絶縁性基板の中央部に設けられた開口部により、チ
ップとの接合時の空気抜きをすることができる。
【００１８】請求項８記載の発明では、電極上に形成し
たバンプの高さのばらつきを外周端子により吸収するこ
とができるとともに、外周端子を折り曲げることにより
高いバンプを形成しなくても外周端子とチップの電極と
を接続できる。請求項９記載の発明では、請求項１で述
べた作用の他に、絶縁性基板をチップの電極近傍に極力
近く形成できるので、請求項１記載の発明の絶縁性基板
よりも外周端子がない分大きな絶縁性基板を形成するこ
とができ、導電パターンを設ける領域が広くできる。
【００１９】請求項１０の発明では、ワイヤ部分が請求
項１記載の外周端子と同様に応力を吸収でき、請求項１
で述べた作用と同様の作用が得られる。請求項１１記載
の発明では、導電パターンと外周端子との接合部分を樹
脂封止することにより、接合部の信頼性を向上させるこ
とができる。
【００２０】
【発明の実施の形態】以下本発明の実施形態を、図１〜
３２により具体的に説明する。図１は、本発明の実施形
態の半導体装置の斜視図であり、図２はその断面図を示
し、図３は分解断面図を示す。ただし、図１は、分かり
やすくするために、図２，３と上下が逆に示されるとと
もに、ろう材６は省略して示されている。
【００２１】図１〜３において、１は半導体チップを示
し、その周囲にはチップ１内の回路と接続された電極１
４上に設けられたバンプ５が形成されている。２は導電
パターンを示し、銅泊により形成されている。この銅泊
は、ポリイミドにより形成された絶縁性基板３上に設け
られている。そして、絶縁性基板３は、チップ１の周辺
に設けられた電極１４の内側の領域に形成され、導電パ
ターン２をチップ１の表面側に向けて弾性接着層４を介
してチップ１に接合されている。弾性接着層４はエポキ
シ系の接着剤により形成される。
【００２２】導電パターン２は、厚さ０．５〜１ｍｍの
絶縁性基板３上の全面に形成した銅泊をエッチングによ
り所望のパターンに形成されている。具体的には、図４
に示されるように、導電パターン２は、チップ１の電極
１４と接続される外周端子９から絶縁性基板３の中央方
向に幅５０〜１００μｍ、厚さ２０〜５０μｍのパター
ンにより引き回され、その先端部には直径０．１〜０．
５ｍｍのランド８が設けられている。外周端子９は、絶
縁性基板３の端部から外側にストレートに０．５〜１ｍ
ｍ突出しており、この部分で半田等のろう材６を介して
バンプ５と接合される。
【００２３】ランド８は、絶縁性基板３の全面に渡っ
て、即ちチップ１の下面の全面に渡って形成されてい
る。また、ランド８は、絶縁性基板３のチップ１と反対
側には設けられた開口部８ａで露出し、開口部８ａには
半田等からなるバンプ７が形成されてランド８との接触
が取られるとともに、絶縁性基板３の表面からボール状
の部分が突出し、実装基板とのコンタクトが取られる。
【００２４】以上のように、図１〜４に示される本実施
形態の半導体装置によれば、チップ１上に絶縁性基板３
を形成しその上に設けられた導電パターン２により、チ
ップ１の電極１４を適当な位置に再配置されたバンプ７
に接続し、チップ１の周囲の電極１４をチップ全面に渡
ってバンプ７として形成しエリアバンプ構造とすること
ができるので、バンプ７の間隔を電極１４の間隔より広
くとることができ、確実な実装が可能となる。
【００２５】また、通常フリップチップ実装した半導体
装置では、プリント板への実装後、チップとプリント板
との間の隙間に樹脂を充填するが、本実施形態の半導体
装置によれば、外周端子９及びチップ１と絶縁性基板３
との間に設けられた弾性接着層４の作用により、チップ
とプリント板との間に樹脂を充填する必要はない。この
理由は、外周端子が絶縁性基板３より突出していること
により、チップとプリント板に熱が加わっても、外周端
子９が撓むことにより、両者の熱膨張率の違いによる熱
応力を吸収できからである。さらに、チップ１と絶縁性
基板３との間に設けられた弾性接着層４でも、チップと
プリント板の熱膨張率の違いによる熱応力を吸収するこ
とができるので、チップをプリント板に実装後に両者の
隙間に樹脂を充填する必要はない。
【００２６】また、本実施形態では、従来のフリップチ
ップ実装のように、チップ上にウエハプロセスによりバ
ンプを形成しないので、従来のフリップチップ実装より
低いコストでエリアバンプ構造の半導体装置を実現でき
る。次に、導電パターン２及び絶縁性基板３について詳
述する。図４は、導電パターン２及びランド８が形成さ
れた絶縁性基板３の平面図を示し、図５（ａ）は図２の
Ａ−Ａ’断面を示し、図５（ｂ）図２のＢ−Ｂ’断面を
示している。
【００２７】絶縁性基板３は、ポリイミドで形成され、
チップ１の周辺に形成された電極１４の領域より外周端
子９の分だけ外形寸法が小さい。導電パターン２は、エ
ッチングによりパターニングし絶縁性基板３上に所望の
パターンを形成する。絶縁性基板３からストレートに
０．１〜０．５ｍｍ突出した外周端子９は、エッチング
により形成する。必要に応じて、外周端子９にもろう材
を設け、チップ１との接続を図ってもよい。ランド８
は、絶縁性基板３の全面に形成されることにより、実装
効率を向上させることができる。
【００２８】導電パターン２は、Ａ−Ａ’断面では図５
（ａ）のように絶縁性基板３上に設けられているが、ラ
ンド８部分では絶縁性基板３に開口部８ａが設けられ、
この部分にバンプ７を形成する。これにより、バンプ７
の一部が開口部８ａの中に埋め込まれることになり、バ
ンプ７が強固に絶縁性基板３に支持される。この開口部
８ａは、絶縁性基板３をエッチングにより窓開けし形成
する。
【００２９】導電パターン２の変形例として、図６
（ａ），（ｂ）に示されるように、導電パターン２を絶
縁性基板の中に埋め込んでもよい。こうすることによ
り、図５の場合に比べ、絶縁性基板３を薄型化すること
ができる。この構造は、ポリイミドにて形成された絶縁
性基板の上に導電パターンを形成した後に、ポリイミド
をスピンコートにより導電パターンの間に埋めることに
より、図５に示されるように絶縁性基板の中に導電パタ
ーンを埋め込むことができる。
【００３０】さらに、導電パターン２の外周端子９の変
形例として図７〜１０に示される形状のものがある。図
７は、外周端子９の先端部を湾曲させたものを示し、チ
ップ１との接合時に応力を図４のものより緩和すること
ができるとともに、チップ１と実装基板との熱膨張の違
いによる応力も吸収できる。図８は、外周端子９に予め
導電性バンプ１０を形成したものを示し、より強固にチ
ップ１に接合することができる。図９は、外周端子９が
絶縁性基板３の外側端部から突出せず、絶縁性基板３の
側面に外周端子９が露出しているものを示している。
（チップ１への接合方法は後述する図１８〜２０の部分
で説明する。）図１０は、図９と同様に外周端子９が絶
縁性基板３の外側端部から突出していないが、導電パタ
ーン２の端部近傍にはボンディングパッド１１が設けら
れている。（チップ１への接合方法は後述する図２２，
図２３の部分で説明する。）図１１は、絶縁性基板３の
変形例を示し、絶縁性基板にスリット１２及び開口部１
３を設けたものである。スリット１２は、プリント板と
チップとの熱膨張率の違いにより生じる応力を緩和する
ためのものであり、開口部１３は、チップとの接合時の
空気抜きをするためのものである。
【００３１】次に、チップ１上の電極１４と外周端子９
との接合について種々の変形例を詳述する。図１２〜図
２０は、チップ１上の電極１４と外周端子９との接合部
分の拡大図を示し、図１２〜１５は、図５に示されるよ
うな絶縁性基板３の上に導電パターン２を設けたタイプ
の場合を示し、図１６〜２０は図６に示されるような絶
縁性基板３の中に導電パターン２を埋め込んだタイプの
場合を示している。
【００３２】図１２は、外周端子の先端をチップ１側へ
折り曲げ、その先端部をチップ１の電極１４に当接し、
ろう材６により接合している。図１３は、外周端子の先
端を図のように同じ方向に２回折り曲げ、１６にて電極
１４に当接し、ろう材６により接合している。図１４
は、外周端子の先端を図のように異なる方向に２回折り
曲げ、１５にてバンプ５に当接しろう材６により接合し
ている。これにより、電極上に形成したバンプ５の高さ
のばらつきを外周端子９により吸収することができると
ともに、外周端子９を折り曲げることにより、高いバン
プを形成しなくても外周端子９とチップの電極１４とを
接続できる。
【００３３】図１５は、外周端子９の先端をワイヤボン
ディングにより形成したバンプ１７の一部である切断さ
れたワイヤ部分に当接し、ろう材６により接合してい
る。このバンプ１７は、ワイヤボンディング技術で形成
することができ、電極１４上にワイヤボンディングを行
った後、ボール部分から延びるワイヤをループ状に成形
して切断すれば図のような形状のバンプ１７が得られ
る。これにより、バンプ１７の高さのばらつきを外周端
子９により吸収することができる。
【００３４】図１６は、外周端子の先端をチップ１の電
極１４と直接ろう材６により接合している。図１７は、
外周端子の先端をチップ１の電極１４上に設けられたバ
ンプ５に当接しろう材６により接合している。図１８
は、絶縁性基板３が図９の場合の断面図を示し、外周端
子９をチップ１の電極１４と直接ろう材６により接合し
ている。
【００３５】図１９は、絶縁性基板３が図９の場合の断
面図を示し、外周端子９をチップ１の電極１４上に設け
られたバンプ５に当接し、ろう材６により接合してい
る。図２０は、絶縁性基板３が図９の場合の断面図を示
し、外周端子９をチップ１の電極１４上に設けられたワ
イヤボンディングにより形成したバンプ１７の切断され
たワイヤ部分に当接し、ろう材６により接合している。
【００３６】図２１（ａ），（ｂ）は、図１８〜２０に
示されるように、外周端子９が絶縁性基板３の端部から
突出せず、絶縁性基板の側面において導電パターンが露
出するタイプにおける場合の斜視図を示し、図２１
（ａ）は、絶縁性基板３をチップ１に位置合わせして載
置した状態を示し、図２１（ｂ）は、外周端子９と電極
１４とがろう材６により接合された状態を示している。
【００３７】このように外周端子９が絶縁性基板３から
突出せず、絶縁性基板の側面から導電パターンが露出す
るタイプのものを用いることにより、絶縁性基板３をチ
ップの電極１４近傍に極力近く形成できるので、図１に
示される絶縁性基板よりも外周端子がない分大きな絶縁
性基板を形成することができ、導電パターンを設ける領
域が広くできる効果がある。
【００３８】図２２は、絶縁性基板３が図１０の場合の
断面図を示し、絶縁性基板３上に設けられたボンディン
グパッド１１とチップ１上の電極１４とをボンディング
ワイヤ１７により接合している。この場合は、上述した
外周端子は、ボンディングワイヤが相当する。これによ
り、ワイヤ部分で図１に示される外周端子と同様に応力
を吸収できる。
【００３９】図２３は、絶縁性基板３が図１０の場合の
断面図を示し、絶縁性基板３上のボンディングパッドに
ボンディングワイヤ１７によるループを形成し、そのル
ープ部分をチップ１の電極１４にろう材６により接合し
ている。ボンディングワイヤがループ形状になっている
ことにより、上述した応力の緩和をこの部分で行うこと
ができる。
【００４０】以上の変形例では、電極１４は全てチップ
１の周囲に設けた例を示したが、電極１４は、チップ１
の中央部に一列や十文字型に設けられていてもよい。こ
の場合、絶縁性基板３や導電パターン２はそれに合った
形状にする必要がある。次に本実施形態のうち、外周端
子９が絶縁性基板３の端部から突出しているタイプの半
導体装置の製造方法について以下に説明する。
【００４１】まず、図２４，２５に示されるように、所
望のパターンに形成した導電パターン２を設けた絶縁性
基板３と、チップ１のバンプ５とを位置合わせし、弾性
接着層４を介して絶縁性基板３をチップ１上に載置す
る。この時、導電性のろう材、例えば半田（Ｐｂ／Ｓ
ｎ），銀ペースト、エポキシ系導電性接着剤を予めバン
プ５上に形成しておく。なお、外周端子９にもろう材を
設けておいてもよい。
【００４２】次に、図２６に示されるように、ハンダに
て形成されたボール状のバンプ７を絶縁性基板３の開口
部８ａに位置合わし載置する。次に、図２７に示される
ように、絶縁性基板３及びバンプ７を載置した状態のチ
ップ１を加熱し、ろう材６を熱硬化させるとともに、ボ
ール状のバンプ７を溶融し、開口部８ａをバンプ７の材
料で満たしてバンプ７とランド８とのコンタクトを取
る。
【００４３】最後に、図２８に示されるように、外周端
子９とバンプ５との接合部を封止樹脂１８により封止す
る。この封止は、例えばトランスファーモールドにより
封止樹脂を形成するか、樹脂を上から滴下するポッティ
ングにより行えばよい。なお、絶縁性基板３として図６
に示されるような導電パターンが絶縁性基板３に埋め込
まれている場合は、バンプ７とランド８とのコンタクト
の取り方として図２９，３０のような例が考えられる。
【００４４】図２９は、ランド８をレジスト１９により
開口しておき、前述した図２４〜２８の工程と同様にバ
ンプ７をその開口に埋め込んだものである。図３０は、
図２９に示されるレジストを剥離し、バンプ７を加熱溶
融することにより、バンプ７の形状を球状に成形したも
のである。また、封止樹脂１８は、図３１，３２に示さ
れるように、外周端子９がある場合でもない場合でも、
それを形成した方が外周端子９とバンプ５との接合部分
の信頼性が向上する。
【００４５】なお、図９に示される外周端子９が絶縁性
基板３の端部から突出していないタイプの半導体装置の
製造方法は、電極１４上にメタルマスクを介してろう材
をスキージングにより形成し、その後図２１（ａ）のよ
うに絶縁性基板３をチップ１上に位置合わせした後、ろ
う材を加熱溶融して電極１４と外周端子９とを接合す
る。その他は上述した製造方法と同様である。
【００４６】また、図１０に示される絶縁性基板とチッ
プの電極とをボンディングワイヤで接続するタイプの半
導体装置の製造方法は、絶縁性基板をチップ上に位置合
わせした後、ワイヤボンディングを絶縁性基板のボンデ
ィングパッドとチップの電極との間で施し、その他上述
した製造方法と同様である。
【００４７】
【発明の効果】以上のように本発明によれば、チップ上
に絶縁性基板を形成しその上に設けられた導電パターン
により、チップの電極を適当な位置に再配置した導電手
段に接続するので、チップの周囲の電極をチップ全面に
渡って形成される導電手段と接続することができ、導電
手段の間隔を電極の間隔より広くとることができ、安定
した実装が可能となる効果を奏する。
【００４８】また、チップ表面上に絶縁性基板を形成
し、この上に導電パターンを形成するので、チップを基
板に実装した後、チップと基板との間に樹脂を充填する
必要がない。この理由は、熱ストレスが加わっても、外
周端子が絶縁性基板より突出していることにより、チッ
プと実装基板に熱が加わっても、外周端子が撓むことに
より、両者の熱膨張率の違いによる熱応力を吸収できる
効果を奏する。さらに、チップと絶縁性基板との間に設
けられた弾性接着層でも、チップとプリント板の熱膨張
率の違いによる熱応力を吸収することができるので、チ
ップを実装基板に実装後に両者の隙間に樹脂を充填する
必要はない。また、接合部の検査も樹脂等で覆われるこ
とがないので容易に行うことができる効果を奏する。
【００４９】さらに、従来のフリップチップ実装のよう
に、チップ上にウエハプロセスによりバンプを形成しな
いので、従来のフリップチップ実装より低いコストでエ
リアバンプ構造の半導体装置を実現できる効果を奏す
る。
【図面の簡単な説明】
【図１】本実施形態の構造を示す斜視図である。
【図２】本実施形態の断面図である。
【図３】本実施形態の分解断面図である。
【図４】本実施形態の絶縁性基板の平面図である。
【図５】本実施形態の絶縁性基板の断面図である。
【図６】本実施形態の絶縁性基板の変形例の断面図であ
る。
【図７】本実施形態の絶縁性基板の変形例の平面図であ
る。
【図８】本実施形態の絶縁性基板の変形例の平面図であ
る。
【図９】本実施形態の絶縁性基板の変形例の平面図であ
る。
【図１０】本実施形態の絶縁性基板の変形例の平面図で
ある。
【図１１】本実施形態の絶縁性基板の変形例の平面図で
ある。
【図１２】本実施形態の外周端子の変形例の断面図であ
る。
【図１３】本実施形態の外周端子の変形例の断面図であ
る。
【図１４】本実施形態の外周端子の変形例の断面図であ
る。
【図１５】本実施形態の外周端子の変形例の断面図であ
る。
【図１６】本実施形態の外周端子の変形例の断面図であ
る。
【図１７】本実施形態の外周端子の変形例の断面図であ
る。
【図１８】本実施形態の外周端子の変形例の断面図であ
る。
【図１９】本実施形態の外周端子の変形例の断面図であ
る。
【図２０】本実施形態の外周端子の変形例の断面図であ
る。
【図２１】本実施形態の外周端子の変形例の斜視図であ
る。
【図２２】本実施形態の外周端子の変形例の断面図であ
る。
【図２３】本実施形態の外周端子の変形例の断面図であ
る。
【図２４】本実施形態の構造及び製造方法を示す図であ
る。
【図２５】本実施形態の構造及び製造方法を示す図であ
る。
【図２６】本実施形態の構造及び製造方法を示す図であ
る。
【図２７】本実施形態の構造及び製造方法を示す図であ
る。
【図２８】本実施形態の構造及び製造方法を示す図であ
る。
【図２９】本実施形態の製造方法の変形例を示す図であ
る。
【図３０】本実施形態の製造方法の変形例を示す図であ
る。
【図３１】本実施形態の封止構造を示す図である。
【図３２】本実施形態の封止構造を示す図である。
【図３３】従来例を示す図である。
【符号の説明】
１・・・チップ ２・・・導電
パターン ３・・・絶縁性基板 ４・・・弾性
接着層 ５・・・バンプテージ ６・・・ろう
材 ７・・・バンプ ８・・・ラン
ド ９・・・外周端子 10・・・導電
性バンプ 11・・・ボンディングパッド 12・・・スリ
ット 13・・・開口部 14・・・電極 17・・・バンプ 18・・・封止
樹脂 19・・・レジスト

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体チップと、 該チップの内部回路と接続され、該チップの表面上に設
    けられた電極と、 該チップの表面上に弾性接着層を介して設けられ、端部
    が該電極近傍に位置し、該電極以外の該チップ上の領域
    を覆う絶縁性基板と、 一端が該絶縁性基板上の領域で終端し、他端が該絶縁性
    基板の端部から突出し、該電極上の領域で終端して外周
    端子となる導電パターンと、 該外周端子と該電極とを電気的に接続する接続手段と、 該導電パターンの一端と接続され、該絶縁性基板面より
    突出する導電手段とを有することを特徴とする半導体装
    置。
  2. 【請求項２】該導電パターンの一端に他の導電パターン
    部分より幅の広いランドを設けることを特徴とする請求
    項１記載の半導体装置。
  3. 【請求項３】該ランドの下側の該絶縁性基板に開口部が
    設けられていることを特徴とする請求項２記載の半導体
    装置。
  4. 【請求項４】前記導電手段は、該開口部に導電材が埋め
    込まれてランドと接続されるとともに、該絶縁性基板面
    より突出する部分では該導電手段がボール状のバンプを
    構成することを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】該導電パターンが該絶縁性基板内部に埋め
    込まれていることを特徴とする請求項１または２記載の
    半導体装置。
  6. 【請求項６】該外周端子が湾曲していることを特徴とす
    る請求項１記載の半導体装置。
  7. 【請求項７】該絶縁性基板には端部から中央方向に向け
    てスリットが設けられるとともに、中央部に開口部が設
    けられていることを特徴とする請求項１記載の半導体装
    置。
  8. 【請求項８】該外周端子は該チップ方向に向けて折り曲
    げられて該電極上に設けられたバンプと接続されている
    ことを特徴とする請求項１記載の半導体装置。
  9. 【請求項９】半導体チップと、 該チップの内部回路と接続され、該チップの表面上に設
    けられた電極と、 該チップの表面上に弾性接着層を介して設けられ、端部
    が該電極近傍に位置し、該電極以外の該チップ上の領域
    を覆う絶縁性基板と、 一端が該絶縁性基板上の領域で終端し、他端が該絶縁性
    基板の側面で露出され、該電極近傍の領域で終端して外
    周端子となる導電パターンと、 該外周端子と該電極とを電気的に接続する接続手段とを
    有することを特徴とする半導体装置。
  10. 【請求項１０】半導体チップと、 該チップの内部回路と接続され、該チップの表面上に設
    けられた電極と、 該チップの表面上に弾性接着層を介して設けられ、端部
    が該電極近傍に位置し、該電極以外の該チップ上の領域
    を覆う絶縁性基板と、 一端が該絶縁性基板上の領域で終端し、他端が該絶縁性
    基板の端部近傍で終端し他の部分より幅の広いボンディ
    ングパッドを有する導電パターンと、 該ボンディングパッドと該電極とを接続するボンディン
    グワイヤとを有することを特徴とする半導体装置。
  11. 【請求項１１】該外周端子と該電極との接続部分を樹脂
    により封止することを特徴とする請求項１〜９記載の半
    導体装置。
JP02693197A 1997-02-10 1997-02-10 半導体装置 Expired - Lifetime JP3593833B2 (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312767A (ja) * 1998-04-06 1999-11-09 Motorola Inc 集積回路相互接続方法および装置
JP2003510835A (ja) * 1999-08-19 2003-03-18 マイクロン・テクノロジー・インコーポレーテッド 機械的に予備形成された電導性リードを提供するための装置および方法
US6552426B2 (en) 2000-05-10 2003-04-22 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing same
US7036216B2 (en) 2000-03-23 2006-05-02 Infineon Technologies Ag Method and apparatus for connecting at least one chip to an external wiring configuration

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040867A (ja) * 1998-07-24 2000-02-08 Shinko Electric Ind Co Ltd 半導体チップ実装用回路基板
US6169331B1 (en) 1998-08-28 2001-01-02 Micron Technology, Inc. Apparatus for electrically coupling bond pads of a microelectronic device
US6175160B1 (en) * 1999-01-08 2001-01-16 Intel Corporation Flip-chip having an on-chip cache memory
US6246109B1 (en) * 1999-08-05 2001-06-12 Ming-Tung Shen Semiconductor device and method for fabricating the same
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
JP2001308220A (ja) 2000-04-24 2001-11-02 Nec Corp 半導体パッケージ及びその製造方法
US6812048B1 (en) * 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
US6686657B1 (en) * 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US20020076854A1 (en) * 2000-12-15 2002-06-20 Pierce John L. System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
DE102011080929B4 (de) * 2011-08-12 2014-07-17 Infineon Technologies Ag Verfahren zur Herstellung eines Verbundes und eines Leistungshalbleitermoduls

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918511A (en) * 1985-02-01 1990-04-17 Advanced Micro Devices, Inc. Thermal expansion compensated metal lead frame for integrated circuit package
CA2034702A1 (en) * 1990-01-23 1991-07-24 Masanori Nishiguchi Method for packaging semiconductor device
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
KR970011620B1 (ko) * 1991-05-23 1997-07-12 모토로라 인코포레이티드 집적회로 칩 캐리어
US5258648A (en) * 1991-06-27 1993-11-02 Motorola, Inc. Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US5510758A (en) * 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps
JPH07147347A (ja) * 1993-11-25 1995-06-06 Matsushita Electric Ind Co Ltd 集積回路装置
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
JP3248149B2 (ja) * 1995-11-21 2002-01-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312767A (ja) * 1998-04-06 1999-11-09 Motorola Inc 集積回路相互接続方法および装置
JP2003510835A (ja) * 1999-08-19 2003-03-18 マイクロン・テクノロジー・インコーポレーテッド 機械的に予備形成された電導性リードを提供するための装置および方法
US7036216B2 (en) 2000-03-23 2006-05-02 Infineon Technologies Ag Method and apparatus for connecting at least one chip to an external wiring configuration
US6552426B2 (en) 2000-05-10 2003-04-22 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing same

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