JPH10209216A - チップサイズパッケージおよびその製造方法 - Google Patents
チップサイズパッケージおよびその製造方法Info
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- JPH10209216A JPH10209216A JP1084197A JP1084197A JPH10209216A JP H10209216 A JPH10209216 A JP H10209216A JP 1084197 A JP1084197 A JP 1084197A JP 1084197 A JP1084197 A JP 1084197A JP H10209216 A JPH10209216 A JP H10209216A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
(57)【要約】
【課題】ＣＳＰのバンプと基板上の電極を接続する工程
に於いて、バンプと電極間の位置ずれ、および半導体ウ
エハまたはチップを裏向けにして実装するフリップチッ
プ実装の場合、バンプ、電極位置が目視できないこと等
で、接続歩留まりが低下する。 【解決手段】半導体１上にバンプ２を形成し、そのバン
プ２と同一形状、同一配列のバンプ８をキャリア基板３
上に形成するために、樹脂を塗布したキャリア基板３上
に前記半導体１上のバンプ２を押印して凹部を形成し、
その凹部にバンプ用導電材料を埋め込むことにより、バ
ンプ８を形成する。これによって、バンプと電極間の位
置ずれが起こらない。さらに、半導体ウエハまたはチッ
プとキャリア基板との接続工程において、予め、半導体
上とキャリア基板上に接続検出素子を備え、一対の電極
間の抵抗を測定することにより、位置合わせの最適化制
御を行う。
に於いて、バンプと電極間の位置ずれ、および半導体ウ
エハまたはチップを裏向けにして実装するフリップチッ
プ実装の場合、バンプ、電極位置が目視できないこと等
で、接続歩留まりが低下する。 【解決手段】半導体１上にバンプ２を形成し、そのバン
プ２と同一形状、同一配列のバンプ８をキャリア基板３
上に形成するために、樹脂を塗布したキャリア基板３上
に前記半導体１上のバンプ２を押印して凹部を形成し、
その凹部にバンプ用導電材料を埋め込むことにより、バ
ンプ８を形成する。これによって、バンプと電極間の位
置ずれが起こらない。さらに、半導体ウエハまたはチッ
プとキャリア基板との接続工程において、予め、半導体
上とキャリア基板上に接続検出素子を備え、一対の電極
間の抵抗を測定することにより、位置合わせの最適化制
御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップを回
路基板に高密度で実装するためのチップサイズパッケー
ジおよびその製造方法に関するものである。
路基板に高密度で実装するためのチップサイズパッケー
ジおよびその製造方法に関するものである。
【０００２】
【従来の技術】電子機器の小型、高機能化の流れに伴っ
て、高密度実装の要求が高まっている。昨今、表面実装
技術の飛躍的な進歩によって、ある程度こうした要求は
満たされつつある。高密度実装ための要素技術は、パッ
ケージを含めた実装すべき部品の小型化、接続端子の緻
密化、回路パターンの緻密化、低熱抵抗化等である。実
装部品としては主として、ＩＣ、ＬＳＩ等の半導体部品
をはじめ抵抗、コンデンサ等の受動部品が含まれる。
て、高密度実装の要求が高まっている。昨今、表面実装
技術の飛躍的な進歩によって、ある程度こうした要求は
満たされつつある。高密度実装ための要素技術は、パッ
ケージを含めた実装すべき部品の小型化、接続端子の緻
密化、回路パターンの緻密化、低熱抵抗化等である。実
装部品としては主として、ＩＣ、ＬＳＩ等の半導体部品
をはじめ抵抗、コンデンサ等の受動部品が含まれる。
【０００３】特に半導体部品の進展は激しく、パッケー
ジの面から見ると、ＤＩＬパッケージからＱＦＰパッケ
ージ、ＢＧＡパッケージへと進展している。ＢＧＡパッ
ケージとは図６にその断面図を示すように、半導体チッ
プ１、半導体チップに付けた接続用バンプ２、キャリア
基板３からなる。キャリア基板３は基板側電極７、絶縁
層４，配線層５、ビアホール６、外部接続端子としての
接続用バンプ１１等からなり、例えば特開昭６１−２０
３６４８、特開平６−２９６０８０に開示されている。
半導体チップ１側のキャリア基板３の表面における平面
図を図７（ａ）に、キャリア基板３の裏面における平面
図を図７（ｂ）に示す。半導体チップ１とキャリア基板
３間では、図７（ａ）に示すように半導体チップの周辺
の４辺に沿ってパッド、バンプが高密度で配列されて、
キャリア基板３上の電極７と接続されている。外部接続
端子１１はキャリア基板３の裏面に２次元、グリッド状
に配置させているために、バンプピッチを規定値とすれ
ば面積あたりのバンプ数を最も多くできる。つまり、キ
ャリア基板３は４辺配列のパッド配列を２次元グリッド
配列にする働きをしている。
ジの面から見ると、ＤＩＬパッケージからＱＦＰパッケ
ージ、ＢＧＡパッケージへと進展している。ＢＧＡパッ
ケージとは図６にその断面図を示すように、半導体チッ
プ１、半導体チップに付けた接続用バンプ２、キャリア
基板３からなる。キャリア基板３は基板側電極７、絶縁
層４，配線層５、ビアホール６、外部接続端子としての
接続用バンプ１１等からなり、例えば特開昭６１−２０
３６４８、特開平６−２９６０８０に開示されている。
半導体チップ１側のキャリア基板３の表面における平面
図を図７（ａ）に、キャリア基板３の裏面における平面
図を図７（ｂ）に示す。半導体チップ１とキャリア基板
３間では、図７（ａ）に示すように半導体チップの周辺
の４辺に沿ってパッド、バンプが高密度で配列されて、
キャリア基板３上の電極７と接続されている。外部接続
端子１１はキャリア基板３の裏面に２次元、グリッド状
に配置させているために、バンプピッチを規定値とすれ
ば面積あたりのバンプ数を最も多くできる。つまり、キ
ャリア基板３は４辺配列のパッド配列を２次元グリッド
配列にする働きをしている。
【０００４】このような構造にすることによって、高機
能に伴って外部接続端子１１の数が増大しても、パッケ
ージサイズの増大を最小限に抑えることを可能にしてい
る。ＢＧＡパッケージを用いれば、殆ど半導体チップと
同サイズのパッケージ、つまりチップサイズパッケージ
を実現できる。以降、チップサイズパッケージをＣＳＰ
と記す。また、抵抗、コンデンサ等の受動部品も高密度
表面実装の要求に応え、１ｍｍ□以下の小型チップ部品
が開発、実用化され、実装の小型化のために電極端子の
引き出し方についても検討がなされている。
能に伴って外部接続端子１１の数が増大しても、パッケ
ージサイズの増大を最小限に抑えることを可能にしてい
る。ＢＧＡパッケージを用いれば、殆ど半導体チップと
同サイズのパッケージ、つまりチップサイズパッケージ
を実現できる。以降、チップサイズパッケージをＣＳＰ
と記す。また、抵抗、コンデンサ等の受動部品も高密度
表面実装の要求に応え、１ｍｍ□以下の小型チップ部品
が開発、実用化され、実装の小型化のために電極端子の
引き出し方についても検討がなされている。
【０００５】ＣＳＰに於いて、半導体チップの電極（パ
ッド）上に付設したバンプとキャリア基板との接続構
造、接続方法が組立歩留まり、信頼性に大きな影響を与
える。高機能チップになるとパッド数が数百本以上にな
り、０．１ｍｍ以下のパッドピッチが必要になる。この
ような微細なパッドピッチの半導体チップをキャリア基
板に精度よく接続する方法の開発が望まれる。そのため
には、バンプ表面の平坦化、バンプピッチの均一化と高
精度位置合わせ技術が必要である。
ッド）上に付設したバンプとキャリア基板との接続構
造、接続方法が組立歩留まり、信頼性に大きな影響を与
える。高機能チップになるとパッド数が数百本以上にな
り、０．１ｍｍ以下のパッドピッチが必要になる。この
ような微細なパッドピッチの半導体チップをキャリア基
板に精度よく接続する方法の開発が望まれる。そのため
には、バンプ表面の平坦化、バンプピッチの均一化と高
精度位置合わせ技術が必要である。
【０００６】
【発明が解決しようとする課題】ＣＳＰは半導体チップ
と電極上に付設したバンプおよびキャリア多層基板から
なる。バンプはバリアメタルを付けたＳｉウエハ上に感
光性レジストをコートし、半導体チップの電極（パッ
ド）部に一致してフォトリソ法で形成した開口を通じて
ハンダまたはメッキバンプを形成する。また、キャリア
基板側の電極パターンはフォトリソ法で形成されたフォ
トレジストパターンに従ってエッチングすることによっ
て形成される。フォトリソ法では基板上へのフォトレジ
スト塗布、乾燥、露光、現像、硬化の工程が必要であ
り、パターン精度は良いが工数が多く、工程コストが高
い。フリップチップ実装でＣＳＰを作成する場合、半導
体ウエハまたはチップを裏向けにして、バンプと基板上
の電極とを接続する必要があるが、バンプ位置、電極位
置が目視できないために、それらの位置合わせが極めて
難しい。側面に備えた位置基準に対する位置合わせが行
われているが、位置基準に対するずれは致命的な問題と
なり実装歩留まりが低下する。
と電極上に付設したバンプおよびキャリア多層基板から
なる。バンプはバリアメタルを付けたＳｉウエハ上に感
光性レジストをコートし、半導体チップの電極（パッ
ド）部に一致してフォトリソ法で形成した開口を通じて
ハンダまたはメッキバンプを形成する。また、キャリア
基板側の電極パターンはフォトリソ法で形成されたフォ
トレジストパターンに従ってエッチングすることによっ
て形成される。フォトリソ法では基板上へのフォトレジ
スト塗布、乾燥、露光、現像、硬化の工程が必要であ
り、パターン精度は良いが工数が多く、工程コストが高
い。フリップチップ実装でＣＳＰを作成する場合、半導
体ウエハまたはチップを裏向けにして、バンプと基板上
の電極とを接続する必要があるが、バンプ位置、電極位
置が目視できないために、それらの位置合わせが極めて
難しい。側面に備えた位置基準に対する位置合わせが行
われているが、位置基準に対するずれは致命的な問題と
なり実装歩留まりが低下する。
【０００７】ワイヤボンド法と類似の方法でバンプを形
成するスタッドバンプの場合には、１パッドづつバンプ
を形成するために、機器の制御精度のばらつきにより個
々にパッド位置がずれるという問題ある。この場合、半
導体ウエハまたはチップ上のバンプパターンと基板上の
電極パターンとの位置合わせが充分であっても、個々の
バンプのずれによる実装歩留まりの低下を引き起こす。
成するスタッドバンプの場合には、１パッドづつバンプ
を形成するために、機器の制御精度のばらつきにより個
々にパッド位置がずれるという問題ある。この場合、半
導体ウエハまたはチップ上のバンプパターンと基板上の
電極パターンとの位置合わせが充分であっても、個々の
バンプのずれによる実装歩留まりの低下を引き起こす。
【０００８】本発明は、半導体ウエハまたはチップ上に
形成した第１バンプと実質上同一形状の第２バンプをキ
ャリア基板の実質上同一位置に形成できるために、バン
プ高さの高いバンプ同志を高精度で接続でき、信頼性の
高いＣＳＰを歩留まりよく製造することができる、チッ
プサイズパッケージと製造方法を提供することを目的と
する。
形成した第１バンプと実質上同一形状の第２バンプをキ
ャリア基板の実質上同一位置に形成できるために、バン
プ高さの高いバンプ同志を高精度で接続でき、信頼性の
高いＣＳＰを歩留まりよく製造することができる、チッ
プサイズパッケージと製造方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】本発明は以下の手順で実
行される。すなわち、所望の厚みの樹脂を塗布したキャ
リア基板上に、第１バンプを付けた半導体ウエハをスタ
ンパとしてキャリア基板上に押印または貼り付け、熱硬
化させた後、半導体ウエハまたはチップを引き離す。こ
の押印工程、剥離工程によりキャリア基板上の樹脂に半
導体ウエハ上のバンプに対応した位置に凹型のパターン
が形成される。凹型パターンはキャリア基板上の電極位
置で開口しているが、電極上にわずかに樹脂が残留して
いるために、これをプラズマアッシャーによって除去す
る。
行される。すなわち、所望の厚みの樹脂を塗布したキャ
リア基板上に、第１バンプを付けた半導体ウエハをスタ
ンパとしてキャリア基板上に押印または貼り付け、熱硬
化させた後、半導体ウエハまたはチップを引き離す。こ
の押印工程、剥離工程によりキャリア基板上の樹脂に半
導体ウエハ上のバンプに対応した位置に凹型のパターン
が形成される。凹型パターンはキャリア基板上の電極位
置で開口しているが、電極上にわずかに樹脂が残留して
いるために、これをプラズマアッシャーによって除去す
る。
【００１０】印刷法で凹部にハンダペーストまたは導電
ペーストを流し込むことによって、半導体基板上の第１
バンプと同一形状の第２バンプをキャリア基板上に形成
する。その後、再度側面ガイドを基準にしてキャリア基
板上にバンプ付き半導体ウエハまたはチップを貼り付け
ることによってバンプと基板電極とを接続する。
ペーストを流し込むことによって、半導体基板上の第１
バンプと同一形状の第２バンプをキャリア基板上に形成
する。その後、再度側面ガイドを基準にしてキャリア基
板上にバンプ付き半導体ウエハまたはチップを貼り付け
ることによってバンプと基板電極とを接続する。
【００１１】更に、キャリア基板上への半導体ウエハま
たはチップを貼り付ける工程において、相互に位置合わ
せを高精度、自動化するために、予め、半導体ウエハま
たはチップ上には一対のバンプとバンプ間配線からなる
接続検出素子を、キャリア基板上には半導体ウエハまた
はチップ上のバンプに対応する一対のバンプとキャリア
基板を貫通する配線と一対の外部電極とを備え、一対の
電極間の抵抗を測定することによって、位置合わせの最
適化制御を行う。
たはチップを貼り付ける工程において、相互に位置合わ
せを高精度、自動化するために、予め、半導体ウエハま
たはチップ上には一対のバンプとバンプ間配線からなる
接続検出素子を、キャリア基板上には半導体ウエハまた
はチップ上のバンプに対応する一対のバンプとキャリア
基板を貫通する配線と一対の外部電極とを備え、一対の
電極間の抵抗を測定することによって、位置合わせの最
適化制御を行う。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１３】図１は本発明の一実施の形態におけるＣＳ
Ｐの断面図である。１は半導体ウエハまたはチップであ
り、各パッド上には導電材料からなる第１バンプ２を形
成している。３はキャリア基板であり、絶縁体４、配線
層５、バイアホール６、基板側電極７等からなる多層基
板であり、４辺配列のパッド配列を２次元グリッド配列
に変換することができる。８はキャリア基板３上に形成
した第２バンプであり、ポリイミドまたはエポキシ樹脂
９で囲まれている。半導体チップ１は第１バンプ２と第
２バンプ８を介してキャリア基板３と接続されている。
なお、１０は封止用の樹脂であり、１１はＣＳＰとプリ
ント基板とを接続するためのグリッド状に配列されたハ
ンダバンプである。
Ｐの断面図である。１は半導体ウエハまたはチップであ
り、各パッド上には導電材料からなる第１バンプ２を形
成している。３はキャリア基板であり、絶縁体４、配線
層５、バイアホール６、基板側電極７等からなる多層基
板であり、４辺配列のパッド配列を２次元グリッド配列
に変換することができる。８はキャリア基板３上に形成
した第２バンプであり、ポリイミドまたはエポキシ樹脂
９で囲まれている。半導体チップ１は第１バンプ２と第
２バンプ８を介してキャリア基板３と接続されている。
なお、１０は封止用の樹脂であり、１１はＣＳＰとプリ
ント基板とを接続するためのグリッド状に配列されたハ
ンダバンプである。
【００１４】半導体ウエハまたはチップ１上に形成した
第１バンプと実質上同一形状の第２バンプ８をキャリア
基板３側の対応する位置に形成している。第２バンプ８
は次の製造法で示すようにスタンパ法によって形成す
る。互いに実装すべき半導体ウエハまたはチップ１上の
第１バンプ２に対応させて第２バンプ８を形成している
ために、つまり、第１バンプ２の位置がずれていても、
第２バンプ８が呼応してずれるために位置合わせ不良に
よる実装歩留まりの低下が最小限に抑えられる。
第１バンプと実質上同一形状の第２バンプ８をキャリア
基板３側の対応する位置に形成している。第２バンプ８
は次の製造法で示すようにスタンパ法によって形成す
る。互いに実装すべき半導体ウエハまたはチップ１上の
第１バンプ２に対応させて第２バンプ８を形成している
ために、つまり、第１バンプ２の位置がずれていても、
第２バンプ８が呼応してずれるために位置合わせ不良に
よる実装歩留まりの低下が最小限に抑えられる。
【００１５】また、バンプが高く（＞５０μｍ）なって
も、キャリア基板３側のバンプは樹脂で包まれているた
めに、半導体ウエハまたはチップ１とキャリア基板３と
の接続工程において、バンプ材料が平面方向に流れな
い。よって、微細接続が可能になる。ＣＳＰにおいては
信頼性の面から半導体ウエハまたはチップ１の熱膨張係
数とキャリア基板３の熱膨張係数のマッチングが必要で
ある。つまり、熱膨張係数に大きなミスマッチがある場
合、熱サイクルテストに於いてバンプ部に剪断応力がか
かり電気的接続が破壊する。しかし本構造では２段バン
プになっているために、従来のＣＳＰに比べてバンプの
高さが倍になり、そのために剪断応力が減少し、半導体
ウエハまたは半導体チップ１とキャリア基板３との間の
熱膨張係数のミスマッチによる信頼性の低下が最小限に
抑えられる。更に、接続後には、第１バンプ２、第２バ
ンプ８共に樹脂で囲まれているために、熱膨張歪みによ
るストレスが緩和される。
も、キャリア基板３側のバンプは樹脂で包まれているた
めに、半導体ウエハまたはチップ１とキャリア基板３と
の接続工程において、バンプ材料が平面方向に流れな
い。よって、微細接続が可能になる。ＣＳＰにおいては
信頼性の面から半導体ウエハまたはチップ１の熱膨張係
数とキャリア基板３の熱膨張係数のマッチングが必要で
ある。つまり、熱膨張係数に大きなミスマッチがある場
合、熱サイクルテストに於いてバンプ部に剪断応力がか
かり電気的接続が破壊する。しかし本構造では２段バン
プになっているために、従来のＣＳＰに比べてバンプの
高さが倍になり、そのために剪断応力が減少し、半導体
ウエハまたは半導体チップ１とキャリア基板３との間の
熱膨張係数のミスマッチによる信頼性の低下が最小限に
抑えられる。更に、接続後には、第１バンプ２、第２バ
ンプ８共に樹脂で囲まれているために、熱膨張歪みによ
るストレスが緩和される。
【００１６】図２は本発明によるＣＳＰの製造方法を示
す。図２（ａ）に示すように、キャリア基板３上に基板
側電極７を形成する。この電極７のある側をキャリア基
板３の表面とし、図２（ｂ）に示すように、ここにポリ
イミドまたはエポキシ樹脂９の前駆体を塗布する。乾燥
後、図２（ｃ）に示すように、この表面にバンプ付き半
導体ウエハまたはチップ１を裏向けにして押印または張
り合わせる。
す。図２（ａ）に示すように、キャリア基板３上に基板
側電極７を形成する。この電極７のある側をキャリア基
板３の表面とし、図２（ｂ）に示すように、ここにポリ
イミドまたはエポキシ樹脂９の前駆体を塗布する。乾燥
後、図２（ｃ）に示すように、この表面にバンプ付き半
導体ウエハまたはチップ１を裏向けにして押印または張
り合わせる。
【００１７】この工程によって、半導体ウエハまたはチ
ップ１上のバンプが未硬化の樹脂中に侵入し、樹脂層を
押しのけキャリア基板３上の電極７近傍に到達する。こ
の状態で、これらの樹脂を熱硬化させる。硬化温度は約
１５０〜３００Ｃである。硬化後、第１バンプ付き半導
体ウエハまたはチップ１をキャリア基板３から離す。こ
の工程によって、図２（ｄ）に示すようにキャリア基板
３上に、半導体ウエハまたはチップ１上の第１バンプ２
と対をなす窪み９ａが形成される。
ップ１上のバンプが未硬化の樹脂中に侵入し、樹脂層を
押しのけキャリア基板３上の電極７近傍に到達する。こ
の状態で、これらの樹脂を熱硬化させる。硬化温度は約
１５０〜３００Ｃである。硬化後、第１バンプ付き半導
体ウエハまたはチップ１をキャリア基板３から離す。こ
の工程によって、図２（ｄ）に示すようにキャリア基板
３上に、半導体ウエハまたはチップ１上の第１バンプ２
と対をなす窪み９ａが形成される。
【００１８】その後、図示しないが、電極７上、つまり
窪み９ａの底にわずかに残った樹脂層をプラズマアッシ
ャーで除去する。図２（ｅ）に示すように、キャリア基
板上の窪みに印刷法によって導電ペーストまたはハンダ
ペーストを埋める。導電ペーストの場合、その表面にメ
ッキまたは蒸着等の方法でＡｕ膜を付ければ表面が更に
安定化できる。この工程により、キャリア基板３側に半
導体ウエハまたはチップ１上の第１バンプ２と対をなす
同一形状の第２バンプ８が同一位置に形成される。
窪み９ａの底にわずかに残った樹脂層をプラズマアッシ
ャーで除去する。図２（ｅ）に示すように、キャリア基
板上の窪みに印刷法によって導電ペーストまたはハンダ
ペーストを埋める。導電ペーストの場合、その表面にメ
ッキまたは蒸着等の方法でＡｕ膜を付ければ表面が更に
安定化できる。この工程により、キャリア基板３側に半
導体ウエハまたはチップ１上の第１バンプ２と対をなす
同一形状の第２バンプ８が同一位置に形成される。
【００１９】次に、図２（ｆ）に示すように、半導体ウ
エハはたはチップ１を裏向けにして、周辺部の基準辺と
キャリア基板３の周辺部の基準とを位置合わせしながら
キャリア基板３表面に張り合わせる。そして、側面から
封止用樹脂１０を注入し、これを硬化することによっ
て、ＣＳＰは完成する。
エハはたはチップ１を裏向けにして、周辺部の基準辺と
キャリア基板３の周辺部の基準とを位置合わせしながら
キャリア基板３表面に張り合わせる。そして、側面から
封止用樹脂１０を注入し、これを硬化することによっ
て、ＣＳＰは完成する。
【００２０】本製造方法ではバンプ形状の形成にフォト
リソ法に比べて簡便な押印法つまりスタンパ法を用いて
いるために、ポリイミドまたはエポキシ樹脂９に感光性
を付与する必要がない。よって、これらの樹脂材料の選
択範囲が広く、より吸湿特性などの点で、より信頼性の
高い樹脂を選定することができる。
リソ法に比べて簡便な押印法つまりスタンパ法を用いて
いるために、ポリイミドまたはエポキシ樹脂９に感光性
を付与する必要がない。よって、これらの樹脂材料の選
択範囲が広く、より吸湿特性などの点で、より信頼性の
高い樹脂を選定することができる。
【００２１】図３は半導体ウエハまたはチップ１上のバ
ンプとキャリア基板３上の２段のバンプからなる３段バ
ンプの構造を持ったＣＳＰを示す。本実施の形態は図１
に比べて第３バンプ１２が追加された構造になってい
る。一般に、半導体ウエハまたはチップの熱膨張係数と
キャリア基板の熱膨張係数に差があり、熱サイクルテス
トに於いて、バンプ部に剪断応力がかかり接続不良にな
ることを既に説明したが、本実施の形態のように３段バ
ンプにしてバンプを更に高くすると、剪断応力は更に緩
和され信頼性が向上する。本実施の形態のＣＳＰは図２
の製造方法に於ける図２（ｂ）から図２（ｅ）の工程を
追加することによって、第３バンプ１２を形成すること
ができる。
ンプとキャリア基板３上の２段のバンプからなる３段バ
ンプの構造を持ったＣＳＰを示す。本実施の形態は図１
に比べて第３バンプ１２が追加された構造になってい
る。一般に、半導体ウエハまたはチップの熱膨張係数と
キャリア基板の熱膨張係数に差があり、熱サイクルテス
トに於いて、バンプ部に剪断応力がかかり接続不良にな
ることを既に説明したが、本実施の形態のように３段バ
ンプにしてバンプを更に高くすると、剪断応力は更に緩
和され信頼性が向上する。本実施の形態のＣＳＰは図２
の製造方法に於ける図２（ｂ）から図２（ｅ）の工程を
追加することによって、第３バンプ１２を形成すること
ができる。
【００２２】次に、半導体ウエハまたはチップ１とキャ
リア基板３との接続時の高精度位置合わせについて述べ
る。この位置合わせ構造および方法は特に高い位置合わ
せ精度が要求されるウエハレベルでのＣＳＰの作成に効
果がある。
リア基板３との接続時の高精度位置合わせについて述べ
る。この位置合わせ構造および方法は特に高い位置合わ
せ精度が要求されるウエハレベルでのＣＳＰの作成に効
果がある。
【００２３】本発明の位置合わせは図４に示すように、
予め、半導体ウエハまたはチップ１およびキャリア基板
３の四角に接続検出用の結線を施したバンプ付きの接続
検出素子１３ａ、１３ｂ、１３ｃ、１３ｄを形成してお
く。接続検出素子１３ａの断面を図５に示す。図５
（ａ）は半導体ウエハまたはチップ１側に形成した接続
検出素子１３ａの断面図であり、配線１４を施した一対
の第１バンプ２からなる。図５（ｂ）はキャリア基板３
側に形成した接続検出素子１３ａの断面図であり、キャ
リア基板３に設けた一対の第２バンプ８および各第２バ
ンプ８に接続したスルーホール１５またはバイアホール
６で結線した一対の外部検出端子１６からなる。
予め、半導体ウエハまたはチップ１およびキャリア基板
３の四角に接続検出用の結線を施したバンプ付きの接続
検出素子１３ａ、１３ｂ、１３ｃ、１３ｄを形成してお
く。接続検出素子１３ａの断面を図５に示す。図５
（ａ）は半導体ウエハまたはチップ１側に形成した接続
検出素子１３ａの断面図であり、配線１４を施した一対
の第１バンプ２からなる。図５（ｂ）はキャリア基板３
側に形成した接続検出素子１３ａの断面図であり、キャ
リア基板３に設けた一対の第２バンプ８および各第２バ
ンプ８に接続したスルーホール１５またはバイアホール
６で結線した一対の外部検出端子１６からなる。
【００２４】これらの検出素子を用いた位置合わせ方法
について、その動作を説明する。実装時の位置ずれによ
り、互いに対応する第１バンプ２と第２バンプ８が接続
されていなかった場合、外部検出端子間１６は非導通、
あるいは電気抵抗が非常に大きくなる。位置ずれが小さ
い場合、外部検出端子１６間の電気抵抗は小さく、構造
上から見積もられる値になる。４角の外部検出端子の抵
抗値がすべて小さくなった場合が最適の位置合わ状態、
つまり、最適の接続状態である。４角が最適の位置合わ
せ状態であれば、当然それより内部にある動作に必要な
第１バンプ、第２バンプ間の接続は最適状態にある。４
角に接続検出素子を配置した場合、平面的な位置合わせ
に限らず、高さ方向の傾きの精度も検出することができ
る。例えば、接続検出素子１３ａ、１３ｂ、１３ｃ、１
３ｄのそれぞれの抵抗値をＲ（ａ）、Ｒ（ｂ）、Ｒ
（ｃ）、Ｒ（ｄ）とし、Ｒ（ａ）＞Ｒ（ｂ）≒Ｒ（ｄ）
＞Ｒ（ｃ）の場合、検出素子１３ａ側でウエハまたはチ
ップ１とキャリア基板３間のギャップが大であることを
示す。図４には４角に接続検出素子１３を配置した場合
について説明をしたが、スペースが無ければ両端に一対
の接続検出素子１３を配置しても平面的な位置合わせの
検出は可能である。反対に、更に詳しい位置情報を得る
ためには、もっと多数の対をなす接続検出素子１３を配
置することも可能である。
について、その動作を説明する。実装時の位置ずれによ
り、互いに対応する第１バンプ２と第２バンプ８が接続
されていなかった場合、外部検出端子間１６は非導通、
あるいは電気抵抗が非常に大きくなる。位置ずれが小さ
い場合、外部検出端子１６間の電気抵抗は小さく、構造
上から見積もられる値になる。４角の外部検出端子の抵
抗値がすべて小さくなった場合が最適の位置合わ状態、
つまり、最適の接続状態である。４角が最適の位置合わ
せ状態であれば、当然それより内部にある動作に必要な
第１バンプ、第２バンプ間の接続は最適状態にある。４
角に接続検出素子を配置した場合、平面的な位置合わせ
に限らず、高さ方向の傾きの精度も検出することができ
る。例えば、接続検出素子１３ａ、１３ｂ、１３ｃ、１
３ｄのそれぞれの抵抗値をＲ（ａ）、Ｒ（ｂ）、Ｒ
（ｃ）、Ｒ（ｄ）とし、Ｒ（ａ）＞Ｒ（ｂ）≒Ｒ（ｄ）
＞Ｒ（ｃ）の場合、検出素子１３ａ側でウエハまたはチ
ップ１とキャリア基板３間のギャップが大であることを
示す。図４には４角に接続検出素子１３を配置した場合
について説明をしたが、スペースが無ければ両端に一対
の接続検出素子１３を配置しても平面的な位置合わせの
検出は可能である。反対に、更に詳しい位置情報を得る
ためには、もっと多数の対をなす接続検出素子１３を配
置することも可能である。
【００２５】以上の説明では製版用のポリイミドまたは
エポキシ樹脂を使った場合について説明したが、半導体
デバイスが熱破壊する温度４００Ｃ以下で硬化するこ
と、吸湿性が小さいことおよび離型特性の良好な樹脂で
あればその他の樹脂も使用可能である。
エポキシ樹脂を使った場合について説明したが、半導体
デバイスが熱破壊する温度４００Ｃ以下で硬化するこ
と、吸湿性が小さいことおよび離型特性の良好な樹脂で
あればその他の樹脂も使用可能である。
【００２６】
【発明の効果】以上説明したところから明らかなよう
に、本発明によれば、半導体ウエハまたはチップ上に形
成した第１バンプと実質上同一形状の第２バンプをキャ
リア基板の実質上同一位置に形成できるために、またバ
ンプ高さの高いバンプ同志を高精度で接続できるため
に、信頼性の高いＣＳＰを歩留まりよく製造することが
できる。
に、本発明によれば、半導体ウエハまたはチップ上に形
成した第１バンプと実質上同一形状の第２バンプをキャ
リア基板の実質上同一位置に形成できるために、またバ
ンプ高さの高いバンプ同志を高精度で接続できるため
に、信頼性の高いＣＳＰを歩留まりよく製造することが
できる。
【００２７】また、フォトリソ工程が不要であるため
に、プロセスが簡便で、工程コストも安い。
に、プロセスが簡便で、工程コストも安い。
【００２８】半導体ウエハまたはチップおよびキャリア
基板の２角または４角に位置検出素子を設けることによ
り、位置合わせ状態を電気信号として検出できるため
に、位置合わせに関して高精度の制御が可能になる。
基板の２角または４角に位置検出素子を設けることによ
り、位置合わせ状態を電気信号として検出できるため
に、位置合わせに関して高精度の制御が可能になる。
【図１】本発明の一実施の形態によるＣＳＰの構造を示
す断面図
す断面図
【図２】本発明によるＣＳＰの製造方法
【図３】本発明による３段バンプの構造を持ったＣＳＰ
の断面図
の断面図
【図４】本発明によるＣＳＰの実装に用いる接続検出素
子の平面図
子の平面図
【図５】本発明によるＣＳＰの実装に用いる接続検出素
子の断面図
子の断面図
【図６】従来例におけるＣＳＰの断面図
【図７】キャリア基板の表面および裏面における平面図
１・・・・半導体ウエハまたはチップ ２・・・・パッド上に形成した第１バンプ ３・・・・キャリア基板 ７・・・・基板側電極 ８・・・・キャリア基板上に形成した第２バンプ ９・・・・ポリイミドまたはエポキシ樹脂 １０・・・封止用樹脂 １１・・・ＣＳＰとプリント基板とを接続するハンダバ
ンプ １３ａ、１３ｂ、１３ｃ、１３ｄ・・・接続検出素子 １４・・・半導体ウエハまたはチップ上に設けた配線層 １５・・・スルーホール導電層 １６・・・外部検出端子
ンプ １３ａ、１３ｂ、１３ｃ、１３ｄ・・・接続検出素子 １４・・・半導体ウエハまたはチップ上に設けた配線層 １５・・・スルーホール導電層 １６・・・外部検出端子
Claims (8)
- 【請求項１】半導体ウエハまたはチップ上に形成した第
１バンプと実質上同一形状、同一配置の第２バンプがキ
ャリア基板上に形成されていることを特徴とするチップ
サイズパッケージ。 - 【請求項２】実質上同一形状、同一配置の第２バンプ
が、前記第１バンプを付けた半導体ウエハや半導体チッ
プを、樹脂を塗布したキャリア基板に押印後、剥離する
ことによって形成された凹部に形成されたものであるこ
とを特徴とする請求項１のチップサイズパッケージ。 - 【請求項３】第１バンプと実質上同一形状の第３バンプ
が、前記キャリア基板上に既に形成した前記第２バンプ
上の実質上対応する位置に形成されていることを特徴と
する請求項１のチップサイズパッケージ。 - 【請求項４】第１バンプ付きの半導体ウエハまたはチッ
プをスタンパとして、樹脂の前駆体を塗布したキャリア
基板に押し当て熱硬化することによって、第１バンプに
対応したキャリア基板の位置に凹部を形成し、そこにハ
ンダまたは導電ペーストを埋め込むことによって、基板
側の第２バンプを形成した後、スタンパとして使った前
記第１バンプ付き半導体ウエハやチップを前記キャリア
基板に接続することを特徴とするチップサイズパッケー
ジの製造方法。 - 【請求項５】ポリイミド樹脂またはエポキシ樹脂の前駆
体を塗布することを特徴とする請求項４のチップサイズ
パッケージの製造方法。 - 【請求項６】キャリア基板として全層バイアホールを形
成した多層キャリア基板を用いることを特長とする請求
項４のチップサイズパッケージの製造方法。 - 【請求項７】半導体ウエハまたはチップ上に設けた配線
を施した一対のバンプと、キャリア基板上に設けた一対
のバンプまたは電極、および一対の外部電極を有する接
続検出素子を備えたことを特徴とするチップサイズパッ
ケージ。 - 【請求項８】半導体ウエハまたはチップの４角または２
角に請求項７の接続検出素子を配置し、各接続検出素子
の外部電極端子間の抵抗値を検出し、各外部電極端子間
の抵抗値を最小化するように制御することによるチップ
サイズパッケージの実装位置合わせの方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084197A JP3598189B2 (ja) | 1997-01-24 | 1997-01-24 | チップサイズパッケージ、その製造方法、およびその実装位置合わせの方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084197A JP3598189B2 (ja) | 1997-01-24 | 1997-01-24 | チップサイズパッケージ、その製造方法、およびその実装位置合わせの方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209216A true JPH10209216A (ja) | 1998-08-07 |
| JP3598189B2 JP3598189B2 (ja) | 2004-12-08 |
Family
ID=11761588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1084197A Expired - Fee Related JP3598189B2 (ja) | 1997-01-24 | 1997-01-24 | チップサイズパッケージ、その製造方法、およびその実装位置合わせの方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3598189B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047167A1 (ja) * | 2002-11-21 | 2004-06-03 | Nec Corporation | 半導体装置、配線基板および配線基板製造方法 |
| JP2010010586A (ja) * | 2008-06-30 | 2010-01-14 | Dainippon Printing Co Ltd | フリップ接続実装体、フリップ接続実装体の製造方法 |
-
1997
- 1997-01-24 JP JP1084197A patent/JP3598189B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047167A1 (ja) * | 2002-11-21 | 2004-06-03 | Nec Corporation | 半導体装置、配線基板および配線基板製造方法 |
| CN100377337C (zh) * | 2002-11-21 | 2008-03-26 | 日本电气株式会社 | 半导体装置、布线基板和布线基板制造方法 |
| US7728439B2 (en) | 2002-11-21 | 2010-06-01 | Nec Corporation | Semiconductor device, wiring substrate, and method for manufacturing wiring substrate |
| JP2010010586A (ja) * | 2008-06-30 | 2010-01-14 | Dainippon Printing Co Ltd | フリップ接続実装体、フリップ接続実装体の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3598189B2 (ja) | 2004-12-08 |
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