JPH10145217A - 集積回路チップ及び電気的システム - Google Patents
集積回路チップ及び電気的システムInfo
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- JPH10145217A JPH10145217A JP9154021A JP15402197A JPH10145217A JP H10145217 A JPH10145217 A JP H10145217A JP 9154021 A JP9154021 A JP 9154021A JP 15402197 A JP15402197 A JP 15402197A JP H10145217 A JPH10145217 A JP H10145217A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
-
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-
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Abstract
(57)【要約】
【課題】 プリント回路基板（ＰＣＢ）上のディスクリ
ート素子による抵抗の必要性を低減する、コンパクトな
双方向集積回路通信配置を実現する。 【解決手段】 制御可能なインピーダンス配置が集積回
路の適応可能入出力ポートにおいて用いられ、通信信号
を送信するか受信するかに従って当該ポートがそのイン
ピーダンスを適応させることを可能にする。制御可能イ
ンピーダンス配置は、対応する信号レベルにおける信号
の送出に対する相異なった特定のインピーダンス、ある
いはデータ信号を受信する際には終端インピーダンス、
を実現する。このインピーダンス配置により、入出力ポ
ート及び対応する集積回路が、従来技術に係る集積回路
と比較してよりコンパクトな大きさを有することが可能
になる。
ート素子による抵抗の必要性を低減する、コンパクトな
双方向集積回路通信配置を実現する。 【解決手段】 制御可能なインピーダンス配置が集積回
路の適応可能入出力ポートにおいて用いられ、通信信号
を送信するか受信するかに従って当該ポートがそのイン
ピーダンスを適応させることを可能にする。制御可能イ
ンピーダンス配置は、対応する信号レベルにおける信号
の送出に対する相異なった特定のインピーダンス、ある
いはデータ信号を受信する際には終端インピーダンス、
を実現する。このインピーダンス配置により、入出力ポ
ート及び対応する集積回路が、従来技術に係る集積回路
と比較してよりコンパクトな大きさを有することが可能
になる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、特
に、集積回路チップの入出力部に関する。
に、集積回路チップの入出力部に関する。
【０００２】
【従来の技術】より速いスピードでのチップ間通信をよ
り低い消費電力で実現する機能を有する集積回路チップ
は、チップ及びシステム製作者にとって常に目標であり
続けている。現在では、集積回路におけるトランジスタ
は、集積回路チップ間でのデータを伝達する通常の導線
による配線の能力を越える高速データ伝送に必要とされ
るスイッチング性能を実現することが可能である。より
詳細に述べれば、ゲート長１μｍ以下の金属酸化物半導
体トランジスタ（ＭＯＳＦＥＴ）は、毎秒１Ｇビットの
オーダーで転送されるデータを生成することが可能であ
るが、これは、デュアルインラインパッケージ（ＤＩ
Ｐ）、ボンディング配線、及びプリント回路基板（ＰＣ
Ｂ）に形成された従来の金属配線等の従来技術に係る相
互接続配線の能力を越えている。この種の相互接続配線
上で実現可能なデータレートを制限するものには、接地
電位の変動や信号の反射が含まれる。
り低い消費電力で実現する機能を有する集積回路チップ
は、チップ及びシステム製作者にとって常に目標であり
続けている。現在では、集積回路におけるトランジスタ
は、集積回路チップ間でのデータを伝達する通常の導線
による配線の能力を越える高速データ伝送に必要とされ
るスイッチング性能を実現することが可能である。より
詳細に述べれば、ゲート長１μｍ以下の金属酸化物半導
体トランジスタ（ＭＯＳＦＥＴ）は、毎秒１Ｇビットの
オーダーで転送されるデータを生成することが可能であ
るが、これは、デュアルインラインパッケージ（ＤＩ
Ｐ）、ボンディング配線、及びプリント回路基板（ＰＣ
Ｂ）に形成された従来の金属配線等の従来技術に係る相
互接続配線の能力を越えている。この種の相互接続配線
上で実現可能なデータレートを制限するものには、接地
電位の変動や信号の反射が含まれる。
【０００３】接地電位の変動は、通常、チップの出力ド
ライバの多くのものが同時にスイッチングする際に発生
する。この同時スイッチングにより、チップ内の接地線
及び電力分配システムに過渡的電流が流れ、そのために
チップ内のスイッチングデバイスが誤ってスイッチング
したり、システムエラーやデータ消失が起こり得る。誘
導雑音に関するより詳細な議論は、T.J.Gabara,"Ground
Bounce Control in CMOS Integrated Circuits", Dige
st of Technical Papers-IEEE InternationalSolid-Sta
te Circuits Conference, pp.88-89(1988)に見い出され
る。この論文は本発明の参照文献である。
ライバの多くのものが同時にスイッチングする際に発生
する。この同時スイッチングにより、チップ内の接地線
及び電力分配システムに過渡的電流が流れ、そのために
チップ内のスイッチングデバイスが誤ってスイッチング
したり、システムエラーやデータ消失が起こり得る。誘
導雑音に関するより詳細な議論は、T.J.Gabara,"Ground
Bounce Control in CMOS Integrated Circuits", Dige
st of Technical Papers-IEEE InternationalSolid-Sta
te Circuits Conference, pp.88-89(1988)に見い出され
る。この論文は本発明の参照文献である。
【０００４】従来技術に係るシステムにおいては、接地
電位の変動は、通常、送出される信号の立ち上がり及び
立ち下がりレートを最大でも１ナノ秒／Ｖから２ナノ秒
／Ｖに制限することによって無視しうるレベルに保たれ
ている。その結果、データ信号の論理状態の遷移を表わ
す５Ｖという比較的大きな電圧振幅に対しては、５ナノ
秒から１０ナノ秒という非常に長い時間が必要になって
しまう。この遷移時間は、対応するデータレートを、最
大でも毎秒約２５Ｍビットから毎秒５０Ｍビットに制限
する。さらに、このような比較的大きな電圧振幅は、通
常数百ミリワットのオーダーという望ましくないほど大
きな電力を消費してしまう。高速トランシーバロジック
（ＨＳＴＬ）やガニングトランシーバロジック（ＧＴ
Ｌ）等の通信標準に従ったシステム等の複数個の既存の
システムは、電圧振幅を１Ｖ未満に抑制することによっ
て、電力消費並びにスイッチング時間を低減している。
その結果、達成可能なデータレートは、対応するファク
ター５以上に増大する。
電位の変動は、通常、送出される信号の立ち上がり及び
立ち下がりレートを最大でも１ナノ秒／Ｖから２ナノ秒
／Ｖに制限することによって無視しうるレベルに保たれ
ている。その結果、データ信号の論理状態の遷移を表わ
す５Ｖという比較的大きな電圧振幅に対しては、５ナノ
秒から１０ナノ秒という非常に長い時間が必要になって
しまう。この遷移時間は、対応するデータレートを、最
大でも毎秒約２５Ｍビットから毎秒５０Ｍビットに制限
する。さらに、このような比較的大きな電圧振幅は、通
常数百ミリワットのオーダーという望ましくないほど大
きな電力を消費してしまう。高速トランシーバロジック
（ＨＳＴＬ）やガニングトランシーバロジック（ＧＴ
Ｌ）等の通信標準に従ったシステム等の複数個の既存の
システムは、電圧振幅を１Ｖ未満に抑制することによっ
て、電力消費並びにスイッチング時間を低減している。
その結果、達成可能なデータレートは、対応するファク
ター５以上に増大する。
【０００５】さらに、毎秒１００Ｍビット程度の低いデ
ータレートにおいては、相互接続配線の不連続性によっ
て送信されたデータ信号の一部が送出側集積回路へ反射
して戻ってしまうという問題がある。このような信号の
反射は、しばしば、送出された信号を歪ませるように結
合し、宛て先集積回路によって受信される信号を劣化さ
せる。このような不連続性を低減するために、システム
の相互接続配線としてトランスミッションライン（伝送
線）構造が用いられてきている。これらのシステムにお
いては、ディスクリート素子による終端抵抗が、伝送線
の受信側集積回路の入力バッファに近接した位置にしば
しば接続されている。終端抵抗は、不連続性並びに入力
バッファと伝送線とのインターフェースによって引き起
こされる対応する信号の反射を実質的に低減する目的
で、伝送線の特性インピーダンスと整合するインピーダ
ンスを有している。相互接続配線に伝送線構造を用いる
手法は、H.B.Bakoglu, Circuits, Interconnections, a
nd Packaging for VLSI, Ch.6, pp.226-273(Addison-We
sley Publishing Co. 1990)により詳細に記述されてい
る。
ータレートにおいては、相互接続配線の不連続性によっ
て送信されたデータ信号の一部が送出側集積回路へ反射
して戻ってしまうという問題がある。このような信号の
反射は、しばしば、送出された信号を歪ませるように結
合し、宛て先集積回路によって受信される信号を劣化さ
せる。このような不連続性を低減するために、システム
の相互接続配線としてトランスミッションライン（伝送
線）構造が用いられてきている。これらのシステムにお
いては、ディスクリート素子による終端抵抗が、伝送線
の受信側集積回路の入力バッファに近接した位置にしば
しば接続されている。終端抵抗は、不連続性並びに入力
バッファと伝送線とのインターフェースによって引き起
こされる対応する信号の反射を実質的に低減する目的
で、伝送線の特性インピーダンスと整合するインピーダ
ンスを有している。相互接続配線に伝送線構造を用いる
手法は、H.B.Bakoglu, Circuits, Interconnections, a
nd Packaging for VLSI, Ch.6, pp.226-273(Addison-We
sley Publishing Co. 1990)により詳細に記述されてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、個々の
伝送線を介して双方向通信を実現する従来技術に係る集
積回路及びシステム配置は、単一方向伝送線配置の２倍
の電力を消費するという欠点を有している。この消費電
力の増大は、集積回路の対応する入出力ポートによる伝
送線の双方の終端部に終端抵抗を使用することに起因す
る。この種の抵抗は、ポートがデータ信号を受信する際
には信号の反射を低減するが、そのポートがデータ信号
を送出する際には付加的なＤＣ電流を引き出してしま
い、その結果消費電力が増大する。単一方向相互接続配
線配置は、消費電力は少ないものの、双方向相互接続配
線配置と比較して、通信ポートの数が２倍、すなわちそ
れぞれ個別の入力ポート及び出力ポート、必要となり、
さらに、通信するチップ間の相互接続配線の数が２倍必
要になる。さらに、単一方向及び双方向配置の双方にお
いて用いられるディスクリート素子による終端抵抗は、
対応するシステムのＰＣＢの大きさ並びに複雑さを増大
させる。
伝送線を介して双方向通信を実現する従来技術に係る集
積回路及びシステム配置は、単一方向伝送線配置の２倍
の電力を消費するという欠点を有している。この消費電
力の増大は、集積回路の対応する入出力ポートによる伝
送線の双方の終端部に終端抵抗を使用することに起因す
る。この種の抵抗は、ポートがデータ信号を受信する際
には信号の反射を低減するが、そのポートがデータ信号
を送出する際には付加的なＤＣ電流を引き出してしま
い、その結果消費電力が増大する。単一方向相互接続配
線配置は、消費電力は少ないものの、双方向相互接続配
線配置と比較して、通信ポートの数が２倍、すなわちそ
れぞれ個別の入力ポート及び出力ポート、必要となり、
さらに、通信するチップ間の相互接続配線の数が２倍必
要になる。さらに、単一方向及び双方向配置の双方にお
いて用いられるディスクリート素子による終端抵抗は、
対応するシステムのＰＣＢの大きさ並びに複雑さを増大
させる。
【０００７】よって、ＰＣＢ上のディスクリート素子に
よる抵抗の必要性を低減する、コンパクトな双方向集積
回路通信配置が必要とされている。
よる抵抗の必要性を低減する、コンパクトな双方向集積
回路通信配置が必要とされている。
【０００８】
【課題を解決するための手段】本発明は、コンパクト、
かつ、比較的低消費電力であることあるいは電源の数が
低減されること等の望ましい特徴が、制御可能なインピ
ーダンス配置をオンチップで集積回路の入出力ポート内
に配置することによって実現可能であるという発見に基
づいている。この制御可能なインピーダンス配置によ
り、通信信号を送信中であるかあるいは受信中であるか
に従って、ポートがそのインピーダンスを適応させるこ
とが可能になる。制御可能なインピーダンス配置は、対
応するそれぞれの信号レベルにおいて送出される信号に
対して相異なった特定のインピーダンスを実現し、ま
た、データ信号を受信する際には終端インピーダンスを
実現する。このインピーダンス配置をチップの入出力ポ
ートに用いることにより、外部のディスクリート素子に
よる終端抵抗を用いる必要性を大幅に低減して通常は無
くし、よって対応するＰＣＢをコンパクトにして複雑さ
の低減を容易にする。
かつ、比較的低消費電力であることあるいは電源の数が
低減されること等の望ましい特徴が、制御可能なインピ
ーダンス配置をオンチップで集積回路の入出力ポート内
に配置することによって実現可能であるという発見に基
づいている。この制御可能なインピーダンス配置によ
り、通信信号を送信中であるかあるいは受信中であるか
に従って、ポートがそのインピーダンスを適応させるこ
とが可能になる。制御可能なインピーダンス配置は、対
応するそれぞれの信号レベルにおいて送出される信号に
対して相異なった特定のインピーダンスを実現し、ま
た、データ信号を受信する際には終端インピーダンスを
実現する。このインピーダンス配置をチップの入出力ポ
ートに用いることにより、外部のディスクリート素子に
よる終端抵抗を用いる必要性を大幅に低減して通常は無
くし、よって対応するＰＣＢをコンパクトにして複雑さ
の低減を容易にする。
【０００９】より詳細に述べれば、本発明に係る制御可
能なインピーダンス配置は、例えばスイッチ可能なイン
ピーダンス素子の配置、という形態を取るものである
が、接続されている通信線、入力バッファ及び入出力ポ
ート内の少なくとも２つの電源に対してそれぞれ対応す
るインピーダンス値を示す。本明細書においては、”入
力バッファ”という術語は、一般的には、集積回路に対
する入力信号を検出するデバイス、回路あるいは配置
を、これらのデバイス、回路あるいは配置がその信号の
信号レベルをさらなる処理あるいは操作目的で保持する
か否かに拘らず、指し示している。ポートが入力ポート
として動作している場合には、本発明に係るインピーダ
ンス配置は、通信線に対して終端インピーダンスを与え
る。逆に、データ信号を送信する場合には、本発明に係
るインピーダンス配置は、通信線と電源との間に相異な
ったインピーダンスを与えるか、あるいは、通信線に希
望する信号レベルを生成する目的で通信線を電源から切
り離す。
能なインピーダンス配置は、例えばスイッチ可能なイン
ピーダンス素子の配置、という形態を取るものである
が、接続されている通信線、入力バッファ及び入出力ポ
ート内の少なくとも２つの電源に対してそれぞれ対応す
るインピーダンス値を示す。本明細書においては、”入
力バッファ”という術語は、一般的には、集積回路に対
する入力信号を検出するデバイス、回路あるいは配置
を、これらのデバイス、回路あるいは配置がその信号の
信号レベルをさらなる処理あるいは操作目的で保持する
か否かに拘らず、指し示している。ポートが入力ポート
として動作している場合には、本発明に係るインピーダ
ンス配置は、通信線に対して終端インピーダンスを与え
る。逆に、データ信号を送信する場合には、本発明に係
るインピーダンス配置は、通信線と電源との間に相異な
ったインピーダンスを与えるか、あるいは、通信線に希
望する信号レベルを生成する目的で通信線を電源から切
り離す。
【００１０】本発明は、例えば相補型金属酸化物半導体
（ＣＭＯＳ）、エミッタ結合ロジック（ＥＣＬ）、トラ
ンジスタ−トランジスタロジック（ＴＴＬ）、ガニング
トランシーバロジック（ＧＴＬ）、定電圧差動振幅（Ｌ
ＶＤＳ）、擬似エミッタ結合ロジック（ＰＥＣＬ）及び
高速トランシーバロジック（ＨＳＴＬ）等の既存の標準
を含む高速通信標準に従ったチップ間通信に関しても有
効である。
（ＣＭＯＳ）、エミッタ結合ロジック（ＥＣＬ）、トラ
ンジスタ−トランジスタロジック（ＴＴＬ）、ガニング
トランシーバロジック（ＧＴＬ）、定電圧差動振幅（Ｌ
ＶＤＳ）、擬似エミッタ結合ロジック（ＰＥＣＬ）及び
高速トランシーバロジック（ＨＳＴＬ）等の既存の標準
を含む高速通信標準に従ったチップ間通信に関しても有
効である。
【００１１】本発明に係るその他の特徴及び利点は、以
下の実施例の説明並びに添付図面からより明らかとな
る。
下の実施例の説明並びに添付図面からより明らかとな
る。
【００１２】
【発明の実施の形態】本発明は、集積回路の入出力ポー
トにおいて制御可能なインピーダンス配置を用いること
によって、当該ポートが通信信号を送出しているかある
いは受信しているかに基づいてそのインピーダンスを有
効に適応させることを可能にすることに基づいている。
より詳細に述べれば、オンチップ制御可能インピーダン
ス配置により、それぞれの信号レベルにおける信号の送
出に対応する相異なった特性インピーダンス、あるいは
データ信号を受信する場合の終端インピーダンスが実現
される。
トにおいて制御可能なインピーダンス配置を用いること
によって、当該ポートが通信信号を送出しているかある
いは受信しているかに基づいてそのインピーダンスを有
効に適応させることを可能にすることに基づいている。
より詳細に述べれば、オンチップ制御可能インピーダン
ス配置により、それぞれの信号レベルにおける信号の送
出に対応する相異なった特性インピーダンス、あるいは
データ信号を受信する場合の終端インピーダンスが実現
される。
【００１３】入出力ポートでは、本発明に係るインピー
ダンス配置は、入力バッファ、通信線及び集積回路の少
なくとも２つの電源に対して接続されている。このよう
にして、本発明に係る制御可能インピーダンス配置は、
入力バッファでデータ信号を受信する場合には、入出力
ポートと通信線との接続部における反射を最小化する目
的で、終端インピーダンスを実現する。本明細書におい
ては、”入力バッファ”という術語は、一般的には、集
積回路に対する入力信号を検出するデバイス、回路ある
いは配置を、これらのデバイス、回路あるいは配置がそ
の信号の信号レベルをさらなる処理あるいは操作目的で
保持するか否かに拘らず、指し示している。
ダンス配置は、入力バッファ、通信線及び集積回路の少
なくとも２つの電源に対して接続されている。このよう
にして、本発明に係る制御可能インピーダンス配置は、
入力バッファでデータ信号を受信する場合には、入出力
ポートと通信線との接続部における反射を最小化する目
的で、終端インピーダンスを実現する。本明細書におい
ては、”入力バッファ”という術語は、一般的には、集
積回路に対する入力信号を検出するデバイス、回路ある
いは配置を、これらのデバイス、回路あるいは配置がそ
の信号の信号レベルをさらなる処理あるいは操作目的で
保持するか否かに拘らず、指し示している。
【００１４】本発明に係る制御可能インピーダンス配置
は、通信線と２つの電源との間の対応する電力分割配置
を実現しており、特定の信号レベルの対応するデータ信
号を生成して通信線上に送出する。当該インピーダンス
配置は、例えば電力消費を低減もしくは電源の数を低減
する等の利点を実現する目的においてインプリメントさ
れる場合もある。このために、比較的コンパクトな大き
さで、かつより簡潔なプリント回路基板（ＰＣＢ）ある
いはマルチチップモジュール（ＭＣＭ）等のシステム基
板を用いた配置が実現され得る。
は、通信線と２つの電源との間の対応する電力分割配置
を実現しており、特定の信号レベルの対応するデータ信
号を生成して通信線上に送出する。当該インピーダンス
配置は、例えば電力消費を低減もしくは電源の数を低減
する等の利点を実現する目的においてインプリメントさ
れる場合もある。このために、比較的コンパクトな大き
さで、かつより簡潔なプリント回路基板（ＰＣＢ）ある
いはマルチチップモジュール（ＭＣＭ）等のシステム基
板を用いた配置が実現され得る。
【００１５】本発明に従って集積回路の入出力ポートに
おいて制御可能インピーダンス配置を実現するために、
種々の集積回路チップ配置が用いられ得る。本発明に従
って相異なった制御可能インピーダンス配置を用いた適
応入出力ポートの実施例が図３、４及び５に示してあ
る。しかしながら、これらの明示した回路配置は単に例
示目的であって本発明の適用範囲を限定するものではな
いことに留意されたい。
おいて制御可能インピーダンス配置を実現するために、
種々の集積回路チップ配置が用いられ得る。本発明に従
って相異なった制御可能インピーダンス配置を用いた適
応入出力ポートの実施例が図３、４及び５に示してあ
る。しかしながら、これらの明示した回路配置は単に例
示目的であって本発明の適用範囲を限定するものではな
いことに留意されたい。
【００１６】図３に示した本発明の一実施例に従って達
成することが可能な電力消費の低減を理解する目的で、
高速トランシーバロジック（ＨＳＴＬ）に従った従来技
術に係る単一方向及び双方向入出力ポートにおける電力
消費が、それぞれ図１及び図２に関連して記述される。
ＨＳＴＬ標準は、”高速トランシーバロジック（ＨＳＴ
Ｌ）−デジタル集積回路向けインターフェース標準に基
づく１．５Ｖ出力バッファ電源電圧”、Electronic Ind
ustries Association、EIA/JEDEC標準８−６（１９９５
年８月）により詳細に記述されている。当該文献は本発
明の参照文献である。図１は、従来技術に係る単一方向
通信配置を示している。図１においては、第一集積回路
１が第二集積回路１０宛に第一相互接続配線２を介して
通信信号を送出する。同様に、第二集積回路１０は第二
相互接続配線１２を介して通信信号を第一集積回路１宛
に送出する。
成することが可能な電力消費の低減を理解する目的で、
高速トランシーバロジック（ＨＳＴＬ）に従った従来技
術に係る単一方向及び双方向入出力ポートにおける電力
消費が、それぞれ図１及び図２に関連して記述される。
ＨＳＴＬ標準は、”高速トランシーバロジック（ＨＳＴ
Ｌ）−デジタル集積回路向けインターフェース標準に基
づく１．５Ｖ出力バッファ電源電圧”、Electronic Ind
ustries Association、EIA/JEDEC標準８−６（１９９５
年８月）により詳細に記述されている。当該文献は本発
明の参照文献である。図１は、従来技術に係る単一方向
通信配置を示している。図１においては、第一集積回路
１が第二集積回路１０宛に第一相互接続配線２を介して
通信信号を送出する。同様に、第二集積回路１０は第二
相互接続配線１２を介して通信信号を第一集積回路１宛
に送出する。
【００１７】相互接続配線２は、第一集積回路１の出力
ドライバ４を第二集積回路１０の入力バッファ１５に接
続し、相互接続配線１２は、第二集積回路１０の出力ド
ライバ１４を第一集積回路１の入力バッファ５に接続し
ている。さらに、相互接続配線２及び１２は、それぞれ
対応する特性インピーダンスＺ0を有する従来技術に係
る伝送線構造を有している。対応するそれぞれの入力バ
ッファ５及び１５及び出力ドライバ４及び１４は、２つ
の相互接続配線２及び１２を介した集積回路１及び１０
の間の双方向通信を可能にする。
ドライバ４を第二集積回路１０の入力バッファ１５に接
続し、相互接続配線１２は、第二集積回路１０の出力ド
ライバ１４を第一集積回路１の入力バッファ５に接続し
ている。さらに、相互接続配線２及び１２は、それぞれ
対応する特性インピーダンスＺ0を有する従来技術に係
る伝送線構造を有している。対応するそれぞれの入力バ
ッファ５及び１５及び出力ドライバ４及び１４は、２つ
の相互接続配線２及び１２を介した集積回路１及び１０
の間の双方向通信を可能にする。
【００１８】対応する伝送線２及び１２の特性インピー
ダンスＺ0と整合するインピーダンスを有する終端抵抗
６及び１６が、それぞれ入力バッファ５及び１５の近傍
で、０．７５Ｖ電源に対して接続されている。終端抵抗
６及び１６は、入力バッファ５及び１５と伝送線２及び
１２との間の接続における不連続性によって引き起こさ
れる信号の不要な反射を実質的に低減する。出力ドライ
バ４及び１４の各々には、それぞれ伝送線２及び１２に
対して接続された２つの抵抗７及び８と対応するスイッ
チ１７及び１８が含まれている。スイッチ１７及び１８
は、さらに、それぞれ１．５Ｖ電源及び接地電位に接続
されている。抵抗７及び８の各々は、伝送線２及び１２
の特性インピーダンスに一致するインピーダンスＺ0を
有している。
ダンスＺ0と整合するインピーダンスを有する終端抵抗
６及び１６が、それぞれ入力バッファ５及び１５の近傍
で、０．７５Ｖ電源に対して接続されている。終端抵抗
６及び１６は、入力バッファ５及び１５と伝送線２及び
１２との間の接続における不連続性によって引き起こさ
れる信号の不要な反射を実質的に低減する。出力ドライ
バ４及び１４の各々には、それぞれ伝送線２及び１２に
対して接続された２つの抵抗７及び８と対応するスイッ
チ１７及び１８が含まれている。スイッチ１７及び１８
は、さらに、それぞれ１．５Ｖ電源及び接地電位に接続
されている。抵抗７及び８の各々は、伝送線２及び１２
の特性インピーダンスに一致するインピーダンスＺ0を
有している。
【００１９】実際の動作においては、スイッチ１７及び
１８は、制御信号ＤＡＴＡ及びその反転信号ＤＡＴＡバ
ーに基づいて交互に閉じ、論理信号１あるいは０を表わ
すおよそ１．１２５Ｖあるいは０．３７５Ｖの信号を対
応する伝送線２及び１２上に生成する。論理１あるいは
０を表す信号の各々を送信するために消費される電力
は、Ｐ＝Ｖ2／Ｒ＝（．７５Ｖ）2／（２Ｚ0） Ｗであっ
て、伝送線２及び１２の特性インピーダンスＺ0が５０
Ωである場合には伝送線当たり５．６ｍＷとなる。
１８は、制御信号ＤＡＴＡ及びその反転信号ＤＡＴＡバ
ーに基づいて交互に閉じ、論理信号１あるいは０を表わ
すおよそ１．１２５Ｖあるいは０．３７５Ｖの信号を対
応する伝送線２及び１２上に生成する。論理１あるいは
０を表す信号の各々を送信するために消費される電力
は、Ｐ＝Ｖ2／Ｒ＝（．７５Ｖ）2／（２Ｚ0） Ｗであっ
て、伝送線２及び１２の特性インピーダンスＺ0が５０
Ωである場合には伝送線当たり５．６ｍＷとなる。
【００２０】集積回路１及び１０の第一及び第二入出力
ポート間の従来技術に係るＨＳＴＬ双方向相互接続配線
方式が図２に示してある。この方式においては、図１の
伝送線２及び１２の代わりによりコンパクトな単一の伝
送線２’が用いられているが、図１に示した配置の場合
の２倍の電力、すなわち伝送線２’が５０Ωの特性イン
ピーダンスを有している場合には１１．２ｍＷ、を消費
する。図１及び図２における対応する同様の素子、例え
ば集積回路１及び１０、抵抗７及び８、及びスイッチ１
７及び１８等には、例示を容易にするために同一の参照
番号が付されている。図２においては、第一及び第二集
積回路１及び１０の入出力ポート２０及び２２は、伝送
線２’に接続されている。
ポート間の従来技術に係るＨＳＴＬ双方向相互接続配線
方式が図２に示してある。この方式においては、図１の
伝送線２及び１２の代わりによりコンパクトな単一の伝
送線２’が用いられているが、図１に示した配置の場合
の２倍の電力、すなわち伝送線２’が５０Ωの特性イン
ピーダンスを有している場合には１１．２ｍＷ、を消費
する。図１及び図２における対応する同様の素子、例え
ば集積回路１及び１０、抵抗７及び８、及びスイッチ１
７及び１８等には、例示を容易にするために同一の参照
番号が付されている。図２においては、第一及び第二集
積回路１及び１０の入出力ポート２０及び２２は、伝送
線２’に接続されている。
【００２１】入出力ポート２０及び２２は、図１に示し
た入力バッファ５及び１５と出力ドライバ４及び１４の
組み合わせに対応しており、それぞれ共通の伝送線に接
続されている。しかしながら、抵抗７及び８は、Ｚ0／
２に対応するインピーダンス、すなわち図１に示した単
一方向配置における対応する抵抗の半分のインピーダン
スを有している。さらに、伝送線２’の特性インピーダ
ンスに整合するインピーダンスＺ0を有する終端抵抗６
及び１６が、信号を受信する際の検出を容易にするため
に、ポート２０及び２２の近傍において伝送線２’と
０．７５Ｖ電源との間に接続されている。
た入力バッファ５及び１５と出力ドライバ４及び１４の
組み合わせに対応しており、それぞれ共通の伝送線に接
続されている。しかしながら、抵抗７及び８は、Ｚ0／
２に対応するインピーダンス、すなわち図１に示した単
一方向配置における対応する抵抗の半分のインピーダン
スを有している。さらに、伝送線２’の特性インピーダ
ンスに整合するインピーダンスＺ0を有する終端抵抗６
及び１６が、信号を受信する際の検出を容易にするため
に、ポート２０及び２２の近傍において伝送線２’と
０．７５Ｖ電源との間に接続されている。
【００２２】実際の動作においては、スイッチ１７及び
１８は、データ信号を送信する際には交互に閉じ、デー
タ信号を受信する際には共に開である。集積回路チップ
１及び１０におけるそれぞれのスイッチ１７及び１８の
動作は、制御信号Ａ、Ｂ、Ｃ及びＤによって制御されて
いる。図１の単一方向配置において信号を送出する際と
同一の１．１２５Ｖ及び０．３７５Ｖという論理１及び
論理０信号のレベルを維持するために、入出力ポート２
０及び２２における抵抗７及び８のインピーダンス値
は、単一方向配置の場合の値の半分に設定されている。
なぜなら、ポート２０あるいは２２のいずれかがデータ
を送出している際に終端抵抗６及び１６に付加的なＤＣ
電流が流れるからである。その結果、このような双方向
配置における消費電力は、Ｐ＝Ｖ2／Ｒ＝（．７５Ｖ）2
／Ｚ0 Ｗ、すなわち伝送線２’の特性インピーダンスＺ
0が５０Ωの場合には１１．２ｍＷとなる。この消費電
力は、図１の単一方向配置の場合の２倍である。
１８は、データ信号を送信する際には交互に閉じ、デー
タ信号を受信する際には共に開である。集積回路チップ
１及び１０におけるそれぞれのスイッチ１７及び１８の
動作は、制御信号Ａ、Ｂ、Ｃ及びＤによって制御されて
いる。図１の単一方向配置において信号を送出する際と
同一の１．１２５Ｖ及び０．３７５Ｖという論理１及び
論理０信号のレベルを維持するために、入出力ポート２
０及び２２における抵抗７及び８のインピーダンス値
は、単一方向配置の場合の値の半分に設定されている。
なぜなら、ポート２０あるいは２２のいずれかがデータ
を送出している際に終端抵抗６及び１６に付加的なＤＣ
電流が流れるからである。その結果、このような双方向
配置における消費電力は、Ｐ＝Ｖ2／Ｒ＝（．７５Ｖ）2
／Ｚ0 Ｗ、すなわち伝送線２’の特性インピーダンスＺ
0が５０Ωの場合には１１．２ｍＷとなる。この消費電
力は、図１の単一方向配置の場合の２倍である。
【００２３】これに対して、本発明の一実施例に従う集
積回路チップの適応入出力配置においては、単一相互接
続配線を介した双方向通信を、例えば図２に示した従来
技術に係る双方向配置と比較してより低い電力消費で実
現することが可能である。さらに、このような適応入出
力ポートを、例えば図１に示した従来技術に係る単一方
向配置の場合の消費電力とほぼ等しいオーダーの消費電
力で実現することも可能である。本発明のそのような実
施例に係る第一及び第二集積回路１０１及び１５１の適
応入出力ポート１００及び１５０が図３に示してある。
積回路チップの適応入出力配置においては、単一相互接
続配線を介した双方向通信を、例えば図２に示した従来
技術に係る双方向配置と比較してより低い電力消費で実
現することが可能である。さらに、このような適応入出
力ポートを、例えば図１に示した従来技術に係る単一方
向配置の場合の消費電力とほぼ等しいオーダーの消費電
力で実現することも可能である。本発明のそのような実
施例に係る第一及び第二集積回路１０１及び１５１の適
応入出力ポート１００及び１５０が図３に示してある。
【００２４】図３に示した、単一の通信線１１５を介し
た通信を実現するために適応入出力ポート１００及び１
５０を用いることは、単に例示目的であって本発明の適
用範囲を制限するものではない。本発明に従う集積回路
チップが、通常より多くの数の入出力ポートを有してい
ることは容易に理解される。さらに、本発明に係る入出
力ポートが、例えば図２に示してあるような従来技術に
係る入出力ポート等との間で通信信号を送受信すること
も可能である。集積回路１０１及び１５１が、例えばプ
リント回路基板やマルチチップモジュール等、通信線１
１５の構造を維持する基板上に配置されることも可能で
ある。
た通信を実現するために適応入出力ポート１００及び１
５０を用いることは、単に例示目的であって本発明の適
用範囲を制限するものではない。本発明に従う集積回路
チップが、通常より多くの数の入出力ポートを有してい
ることは容易に理解される。さらに、本発明に係る入出
力ポートが、例えば図２に示してあるような従来技術に
係る入出力ポート等との間で通信信号を送受信すること
も可能である。集積回路１０１及び１５１が、例えばプ
リント回路基板やマルチチップモジュール等、通信線１
１５の構造を維持する基板上に配置されることも可能で
ある。
【００２５】適応入出力ポート１００及び１５０には、
入力バッファ１０５、及び通信線１１５に接続されたイ
ンターフェース１０３に接続されている、破線１１０に
よって囲まれた範囲内の制御可能インピーダンス配置が
含まれている。本明細書においては、インターフェース
１０３は、インピーダンス配置１１０と通信線１１５と
の接続を可能にする導電性素子を一般的に指し示してい
る。インターフェース１０３は、金属配線であり、接続
された素子１１０と通信線１１５との間に電気的なイン
ピーダンスを実現するものであることが可能である。通
信線１１５は、特性インピーダンスＺ0を有する伝送線
構造を取るものであってもよい。本明細書においては、
伝送線という術語は、実質的に信号速度の信号周波数に
対する比に依存せずに、信号をある点から別の点へ伝達
するあらゆる配線を指し示している。入力バッファ１０
５の配置例には、従来技術に係る集積回路に通常用いら
れるような配置が含まれる。この種の入力バッファは、
B.Gunning et al., "A CMOS Low-Voltage-Swing Transm
ission-Line Transceiver", Digest of TechnicalPaper
s-IEEE International Solid-State Circuits Conferen
ce, pp.58-59(1992)により詳細に記述されている。当該
論文は、本発明の参照論文である。
入力バッファ１０５、及び通信線１１５に接続されたイ
ンターフェース１０３に接続されている、破線１１０に
よって囲まれた範囲内の制御可能インピーダンス配置が
含まれている。本明細書においては、インターフェース
１０３は、インピーダンス配置１１０と通信線１１５と
の接続を可能にする導電性素子を一般的に指し示してい
る。インターフェース１０３は、金属配線であり、接続
された素子１１０と通信線１１５との間に電気的なイン
ピーダンスを実現するものであることが可能である。通
信線１１５は、特性インピーダンスＺ0を有する伝送線
構造を取るものであってもよい。本明細書においては、
伝送線という術語は、実質的に信号速度の信号周波数に
対する比に依存せずに、信号をある点から別の点へ伝達
するあらゆる配線を指し示している。入力バッファ１０
５の配置例には、従来技術に係る集積回路に通常用いら
れるような配置が含まれる。この種の入力バッファは、
B.Gunning et al., "A CMOS Low-Voltage-Swing Transm
ission-Line Transceiver", Digest of TechnicalPaper
s-IEEE International Solid-State Circuits Conferen
ce, pp.58-59(1992)により詳細に記述されている。当該
論文は、本発明の参照論文である。
【００２６】制御可能インピーダンス配置１１０は、各
々、それぞれ対応する電源ＶR、ＶP及びＶSSに接続され
た３つのスイッチ可能インピーダンス素子１２０、１２
５及び１３０を有している。スイッチ可能インピーダン
ス素子１２０、１２５、及び１３０は、各々、対応する
インピーダンス値を対応する電源とインターフェース１
０３との間に実現することができるようにスイッチする
ことが可能である。スイッチ可能インピーダンス素子１
２０、１２５、及び１３０は、さらに、各々対応電源と
インターフェース１０３との間を開回路にすることがで
きるようにスイッチすることが可能である。
々、それぞれ対応する電源ＶR、ＶP及びＶSSに接続され
た３つのスイッチ可能インピーダンス素子１２０、１２
５及び１３０を有している。スイッチ可能インピーダン
ス素子１２０、１２５、及び１３０は、各々、対応する
インピーダンス値を対応する電源とインターフェース１
０３との間に実現することができるようにスイッチする
ことが可能である。スイッチ可能インピーダンス素子１
２０、１２５、及び１３０は、さらに、各々対応電源と
インターフェース１０３との間を開回路にすることがで
きるようにスイッチすることが可能である。
【００２７】よって、各々のスイッチ可能インピーダン
ス素子１２０、１２５及び１３０は、スイッチ１４５に
接続されたインピーダンス素子１４０によって模式的に
表現することが可能である。図３に示した実施例におい
ては、ポート１００に対する制御信号Ａ１、Ａ２及びＡ
３とポート１５０に対する制御信号Ａ４、Ａ５及びＡ６
とに基づいてそれぞれの素子間でインピーダンスＺ0を
実現するように活性化され得る。従って、例えば抵抗、
抵抗とインダクタとの組み合わせ、及び／あるいは抵抗
とキャパシタの組み合わせ等のオンチップインピーダン
ス素子がインピーダンス素子１４０として、及び、従来
技術に係る集積回路トランジスタスイッチ等のスイッチ
がスイッチ１４５として、それぞれ用いられることが可
能である。
ス素子１２０、１２５及び１３０は、スイッチ１４５に
接続されたインピーダンス素子１４０によって模式的に
表現することが可能である。図３に示した実施例におい
ては、ポート１００に対する制御信号Ａ１、Ａ２及びＡ
３とポート１５０に対する制御信号Ａ４、Ａ５及びＡ６
とに基づいてそれぞれの素子間でインピーダンスＺ0を
実現するように活性化され得る。従って、例えば抵抗、
抵抗とインダクタとの組み合わせ、及び／あるいは抵抗
とキャパシタの組み合わせ等のオンチップインピーダン
ス素子がインピーダンス素子１４０として、及び、従来
技術に係る集積回路トランジスタスイッチ等のスイッチ
がスイッチ１４５として、それぞれ用いられることが可
能である。
【００２８】スイッチ可能インピーダンス素子１２０、
１２５及び１３０に用いられ得るその他の集積回路配置
には、例えば、スイッチング機能を実行可能であってか
つ所定のインピーダンス値を実現することも可能な受動
素子配置及び能動インピーダンス素子が含まれる。本発
明の出願人の所有する米国特許第５，１９４，７６５
号、第５，２４３，２２９号及び５，２９８，８００号
に記載された能動抵抗デバイス等がその例である。当該
米国特許は本発明の参照文献である。この種の能動イン
ピーダンス素子は、所定のスイッチ可能インピーダンス
値を実現するために、個別に用いられることも、並列に
用いられることも、カスケード接続あるいは直列接続さ
れることも可能である。図３に示した配置に従ったＨＳ
ＴＬ通信に関しては、インピーダンス素子１４０は、各
々、通信線１１５の特性インピーダンスＺ0に対応する
インピーダンスＺ0を有している。
１２５及び１３０に用いられ得るその他の集積回路配置
には、例えば、スイッチング機能を実行可能であってか
つ所定のインピーダンス値を実現することも可能な受動
素子配置及び能動インピーダンス素子が含まれる。本発
明の出願人の所有する米国特許第５，１９４，７６５
号、第５，２４３，２２９号及び５，２９８，８００号
に記載された能動抵抗デバイス等がその例である。当該
米国特許は本発明の参照文献である。この種の能動イン
ピーダンス素子は、所定のスイッチ可能インピーダンス
値を実現するために、個別に用いられることも、並列に
用いられることも、カスケード接続あるいは直列接続さ
れることも可能である。図３に示した配置に従ったＨＳ
ＴＬ通信に関しては、インピーダンス素子１４０は、各
々、通信線１１５の特性インピーダンスＺ0に対応する
インピーダンスＺ0を有している。
【００２９】電源ＶP及びＶSSによって供給される電圧
は、通信線１１５上の所定の第一及び第二信号レベルと
チップ１０１及び１５１のインピーダンス素子１２０、
１２５及び１３０に対して用いられるインピーダンス値
に基づいて選択される。第二電源ＶSSがそれぞれのチッ
プ１０１及び１５１のチップ内接地電位であることも可
能である。さらに、電源ＶRによって供給される電圧
は、終端インピーダンスに所定のバイアスを供給するの
に充分なものでなければならない。従って、第一及び第
二信号レベルのそれぞれに対して入力バッファ１０５の
ノイズフロア及びシーリングを避ける目的で、（ＶR−
ＶSS）が実質的に（ＶP−ＶSS）／２ に等しくなるよ
うに電源ＶRによって供給される電圧を用いることが有
効である。
は、通信線１１５上の所定の第一及び第二信号レベルと
チップ１０１及び１５１のインピーダンス素子１２０、
１２５及び１３０に対して用いられるインピーダンス値
に基づいて選択される。第二電源ＶSSがそれぞれのチッ
プ１０１及び１５１のチップ内接地電位であることも可
能である。さらに、電源ＶRによって供給される電圧
は、終端インピーダンスに所定のバイアスを供給するの
に充分なものでなければならない。従って、第一及び第
二信号レベルのそれぞれに対して入力バッファ１０５の
ノイズフロア及びシーリングを避ける目的で、（ＶR−
ＶSS）が実質的に（ＶP−ＶSS）／２ に等しくなるよ
うに電源ＶRによって供給される電圧を用いることが有
効である。
【００３０】図３に示した実施例において、インピーダ
ンス素子１２０、１２５及び１３０が通信線１１５の特
性インピーダンスと実質的に等しいインピーダンスを有
しており、かつ、電圧（ＶR−ＶSS）が実質的に（ＶP−
ＶSS）／２に等しい場合には、ポート１００あるいは１
５０によって通信線１１５上に生成される通信信号は、
０．７５（ＶP−ＶSS）あるいは０．２５（ＶP−ＶSS）
の大きさを有する。よって、ポート１００あるいは１５
０がＨＳＴＬ標準に従う場合には、電源電圧ＶP−ＶSS
＝１．５Ｖを用いると、第一及び第二信号レベルとして
それぞれ１．１２５Ｖ及び０．３７５Ｖが生成される。
これらは、図１及び図２に示した従来技術に係るＨＳＴ
Ｌ配置において用いられているものに対応する。
ンス素子１２０、１２５及び１３０が通信線１１５の特
性インピーダンスと実質的に等しいインピーダンスを有
しており、かつ、電圧（ＶR−ＶSS）が実質的に（ＶP−
ＶSS）／２に等しい場合には、ポート１００あるいは１
５０によって通信線１１５上に生成される通信信号は、
０．７５（ＶP−ＶSS）あるいは０．２５（ＶP−ＶSS）
の大きさを有する。よって、ポート１００あるいは１５
０がＨＳＴＬ標準に従う場合には、電源電圧ＶP−ＶSS
＝１．５Ｖを用いると、第一及び第二信号レベルとして
それぞれ１．１２５Ｖ及び０．３７５Ｖが生成される。
これらは、図１及び図２に示した従来技術に係るＨＳＴ
Ｌ配置において用いられているものに対応する。
【００３１】実際の動作においては、ポート１００ある
いは１５０は、各々、インピーダンス素子１２０を活性
化しつつインピーダンス素子１２５及び１３０を不活性
化することによって、他方のポートからの通信信号を受
信する入力配置を取るように設定され得る。さらに、ポ
ート１００あるいは１５０は、インピーダンス素子１２
５を活性化しつつインピーダンス素子１２０及び１３０
を不活性化することによって、第一信号レベルにおいて
通信信号を送信するように設定され得る。同様に、ポー
ト１００あるいは１５０は、インピーダンス素子１３０
を活性化しつつインピーダンス素子１２０及び１２５を
不活性化することによって、第二信号レベルにおいて通
信信号を送信するように設定され得る。
いは１５０は、各々、インピーダンス素子１２０を活性
化しつつインピーダンス素子１２５及び１３０を不活性
化することによって、他方のポートからの通信信号を受
信する入力配置を取るように設定され得る。さらに、ポ
ート１００あるいは１５０は、インピーダンス素子１２
５を活性化しつつインピーダンス素子１２０及び１３０
を不活性化することによって、第一信号レベルにおいて
通信信号を送信するように設定され得る。同様に、ポー
ト１００あるいは１５０は、インピーダンス素子１３０
を活性化しつつインピーダンス素子１２０及び１２５を
不活性化することによって、第二信号レベルにおいて通
信信号を送信するように設定され得る。
【００３２】よって、ポート１００が通信信号をポート
１５０へ送信するためには、ポート１５０は入力配置を
取るように設定され、ポート１００は対応する通信信号
を送信するために第一信号レベル送信配置あるいは第二
信号レベル送信配置に設定されることが必要である。同
様に、ポート１００が入力配置を取るように設定され、
ポート１５０が対応する通信信号をポート１００宛に送
信するために第一信号レベル送信配置あるいは第二信号
レベル送信配置に設定されることも可能である。図３に
示した入出力ポート配置は、Ｐ＝Ｖ2／Ｒ＝（ＶR−
ＶSS）2／２Ｚ0という電力を消費する。よって、ＶR−
ＶSS＝０．７５Ｖという電圧を供給する電源を有し、５
０Ωの特性インピーダンスの通信線を有するするＨＳＴ
Ｌシステムにおいては、消費電力は５．６ｍＷとなる。
この消費電力は、図２に示した従来技術に係る双方向配
置の半分であり、図１に示した単一方向配置と実質的に
等しい。
１５０へ送信するためには、ポート１５０は入力配置を
取るように設定され、ポート１００は対応する通信信号
を送信するために第一信号レベル送信配置あるいは第二
信号レベル送信配置に設定されることが必要である。同
様に、ポート１００が入力配置を取るように設定され、
ポート１５０が対応する通信信号をポート１００宛に送
信するために第一信号レベル送信配置あるいは第二信号
レベル送信配置に設定されることも可能である。図３に
示した入出力ポート配置は、Ｐ＝Ｖ2／Ｒ＝（ＶR−
ＶSS）2／２Ｚ0という電力を消費する。よって、ＶR−
ＶSS＝０．７５Ｖという電圧を供給する電源を有し、５
０Ωの特性インピーダンスの通信線を有するするＨＳＴ
Ｌシステムにおいては、消費電力は５．６ｍＷとなる。
この消費電力は、図２に示した従来技術に係る双方向配
置の半分であり、図１に示した単一方向配置と実質的に
等しい。
【００３３】チップ１０１及び１５１は、通信信号の送
出を開始しようとしているため相手方が入力配置を実現
するよう、互いに相手方に対して通知することが可能で
ある。あるいは、コントローラ、プロセッサあるいはラ
インアービタが、チップ１０１及び１５１とは別に、そ
れぞれのチップが通信線１１５を介した通信信号を送信
するあるいは受信するのを制御することも可能である。
さらに、ポート１００及び１５０は、本明細書において
は特定のインピーダンス値及び電圧差ＶP−ＶSS等の電
源電圧値に関連して記述されているが、種々の相異なっ
たインピーダンス素子及び電源電圧値を本発明に従って
所定の送信信号レベルあるいは終端インピーダンス値を
実現する目的で用いることが可能である。
出を開始しようとしているため相手方が入力配置を実現
するよう、互いに相手方に対して通知することが可能で
ある。あるいは、コントローラ、プロセッサあるいはラ
インアービタが、チップ１０１及び１５１とは別に、そ
れぞれのチップが通信線１１５を介した通信信号を送信
するあるいは受信するのを制御することも可能である。
さらに、ポート１００及び１５０は、本明細書において
は特定のインピーダンス値及び電圧差ＶP−ＶSS等の電
源電圧値に関連して記述されているが、種々の相異なっ
たインピーダンス素子及び電源電圧値を本発明に従って
所定の送信信号レベルあるいは終端インピーダンス値を
実現する目的で用いることが可能である。
【００３４】図３に示した配置と実質的に同一の機能を
実現し、さらに電源の数を減らした本発明に係る入出力
ポート配置の別の実施例が図４に示してある。詳細に述
べれば、図４に示した実施例は、図３に示した実施例に
おいて用いられていた３つの電源ＶP、ＶR及びＶSSの代
わりに２つの電源ＶP及びＶSSに基づいて動作すること
が可能である。図３及び図４においては、同様のコンポ
ーネントは説明を明瞭にする目的で同一の番号が付され
ている。例えば、入力バッファ１０５、インターフェー
ス１０３及び通信線１１５である。図４においては、そ
れぞれの集積回路チップ２０１及び２５１の入出力配置
２００及び２５０は、インターフェース１０３によって
特性インピーダンスＺ0を有する通信線１１５に接続さ
れている。制御可能インピーダンス配置２１０は、イン
ターフェース１０３と入力バッファ１０５とをそれぞれ
のポート２００及び２５０において接続している。
実現し、さらに電源の数を減らした本発明に係る入出力
ポート配置の別の実施例が図４に示してある。詳細に述
べれば、図４に示した実施例は、図３に示した実施例に
おいて用いられていた３つの電源ＶP、ＶR及びＶSSの代
わりに２つの電源ＶP及びＶSSに基づいて動作すること
が可能である。図３及び図４においては、同様のコンポ
ーネントは説明を明瞭にする目的で同一の番号が付され
ている。例えば、入力バッファ１０５、インターフェー
ス１０３及び通信線１１５である。図４においては、そ
れぞれの集積回路チップ２０１及び２５１の入出力配置
２００及び２５０は、インターフェース１０３によって
特性インピーダンスＺ0を有する通信線１１５に接続さ
れている。制御可能インピーダンス配置２１０は、イン
ターフェース１０３と入力バッファ１０５とをそれぞれ
のポート２００及び２５０において接続している。
【００３５】制御可能インピーダンス配置２１０は、そ
れぞれ２群のスイッチ可能インピーダンス素子１２０及
び１２５、及び１３０及び１３５を有している。素子１
２０及び１２５は、インターフェース１０３と集積回路
チップ２０１の第一電源ＶPとの間に並列に接続されて
いる。同様に、素子１３０及び１３５は、インターフェ
ース１０３と集積回路チップ２０１の第二電源ＶSSとの
間に並列に接続されている。電源ＶPから供給される電
圧は、チップ２０１によって送信される信号の所定の第
一信号レベルに対応している。同様に、電源ＶSSから供
給される電圧は、チップ２０１によって送信されるデー
タ信号の所定の第二信号レベルに対応している。第二電
源ＶSSが集積回路チップ２０１のチップ内接地電位であ
ることも可能である。
れぞれ２群のスイッチ可能インピーダンス素子１２０及
び１２５、及び１３０及び１３５を有している。素子１
２０及び１２５は、インターフェース１０３と集積回路
チップ２０１の第一電源ＶPとの間に並列に接続されて
いる。同様に、素子１３０及び１３５は、インターフェ
ース１０３と集積回路チップ２０１の第二電源ＶSSとの
間に並列に接続されている。電源ＶPから供給される電
圧は、チップ２０１によって送信される信号の所定の第
一信号レベルに対応している。同様に、電源ＶSSから供
給される電圧は、チップ２０１によって送信されるデー
タ信号の所定の第二信号レベルに対応している。第二電
源ＶSSが集積回路チップ２０１のチップ内接地電位であ
ることも可能である。
【００３６】スイッチ可能インピーダンス素子１２０、
１２５、１３０及び１３５はインピーダンス素子１４０
及びスイッチ１４５によって模式的に示されており、そ
れぞれ対応する電源ＶP及びＶSSとインターフェース１
０３との間でインピーダンスあるいは実質的な開回路を
実現することによって、図３に示した素子１２０、１２
５及び１３０と実質的に同様の方式で機能する。スイッ
チ可能インピーダンス素子１２０、１２５、１３０及び
１３５に利用可能な素子には、図３のインピーダンス素
子１２０、１２５及び１３０に関連して前述されている
ものが含まれる。図４の配置に従ったＨＳＴＬ通信に関
しては、インピーダンス素子１４０の各々は、通信線１
１５の特性インピーダンスＺ0の二倍に等しい２Ｚ0のイ
ンピーダンスを有している。
１２５、１３０及び１３５はインピーダンス素子１４０
及びスイッチ１４５によって模式的に示されており、そ
れぞれ対応する電源ＶP及びＶSSとインターフェース１
０３との間でインピーダンスあるいは実質的な開回路を
実現することによって、図３に示した素子１２０、１２
５及び１３０と実質的に同様の方式で機能する。スイッ
チ可能インピーダンス素子１２０、１２５、１３０及び
１３５に利用可能な素子には、図３のインピーダンス素
子１２０、１２５及び１３０に関連して前述されている
ものが含まれる。図４の配置に従ったＨＳＴＬ通信に関
しては、インピーダンス素子１４０の各々は、通信線１
１５の特性インピーダンスＺ0の二倍に等しい２Ｚ0のイ
ンピーダンスを有している。
【００３７】制御信号Ｂ１、Ｂ２、Ｂ３、及びＢ４は、
集積回路２０１のスイッチ可能インピーダンス素子１２
０、１２５、１３０及び１３５の活性化を制御する。同
様に、制御信号Ｂ５、Ｂ６、Ｂ７、及びＢ８は、集積回
路２５１のスイッチ可能インピーダンス素子１２０、１
２５、１３０及び１３５の活性化を制御する。
集積回路２０１のスイッチ可能インピーダンス素子１２
０、１２５、１３０及び１３５の活性化を制御する。同
様に、制御信号Ｂ５、Ｂ６、Ｂ７、及びＢ８は、集積回
路２５１のスイッチ可能インピーダンス素子１２０、１
２５、１３０及び１３５の活性化を制御する。
【００３８】実際の動作においては、送信された信号の
受信を実現する目的で、ポート２００あるいは２５０は
入力配置を取るように指定される。この際には、インピ
ーダンス素子１２０及び１３０が活性化され、インピー
ダンス素子１２５及び１３５が不活性化される。あるい
は、インピーダンス素子１２５及び１３５が活性化され
てインピーダンス素子１２０及び１３０が不活性化され
ることによって、入力配置が構成される。さらに、ポー
ト２００あるいは２５０が、インピーダンス素子１２０
及び１２５を活性化してインピーダンス素子１３０及び
１３５を不活性化することによって第一送信レベル配置
を取るように構成され、第一信号レベルにおいて通信信
号が送信される。同様に、ポート２００あるいは２５０
が、インピーダンス素子１３０及び１３５を活性化して
インピーダンス素子１２０及び１２５を不活性化するこ
とによって第二送信レベル配置を取るように構成され、
第二信号レベルにおいて通信信号が送信される。第一及
び第二信号レベルは、図４に示したポート２００及び２
５０の配置例に基づいており、それぞれ高及び低信号レ
ベルすなわち論理レベルに対応している。
受信を実現する目的で、ポート２００あるいは２５０は
入力配置を取るように指定される。この際には、インピ
ーダンス素子１２０及び１３０が活性化され、インピー
ダンス素子１２５及び１３５が不活性化される。あるい
は、インピーダンス素子１２５及び１３５が活性化され
てインピーダンス素子１２０及び１３０が不活性化され
ることによって、入力配置が構成される。さらに、ポー
ト２００あるいは２５０が、インピーダンス素子１２０
及び１２５を活性化してインピーダンス素子１３０及び
１３５を不活性化することによって第一送信レベル配置
を取るように構成され、第一信号レベルにおいて通信信
号が送信される。同様に、ポート２００あるいは２５０
が、インピーダンス素子１３０及び１３５を活性化して
インピーダンス素子１２０及び１２５を不活性化するこ
とによって第二送信レベル配置を取るように構成され、
第二信号レベルにおいて通信信号が送信される。第一及
び第二信号レベルは、図４に示したポート２００及び２
５０の配置例に基づいており、それぞれ高及び低信号レ
ベルすなわち論理レベルに対応している。
【００３９】より詳細に述べれば、ポート２００からポ
ート２５０宛に第一信号レベルを有する通信信号を送出
する際には、ポート２５０は入力配置を取るように構成
され、ポート２００は第一送信レベル配置を取るように
構成される。その結果、ポート２５０における通信線２
５０上の通信信号は０．７５ＶPの振幅を有することに
なる。同様に、ポート２００が第二送信レベル配置を取
る場合には、０．２５ＶPの通信信号がポート２５０に
現れる。同様に、通信信号がポート２５０からポート２
００宛に送信される場合には、ポート２００は入力配置
を取るように構成され、ポート２５０はいずれかの送信
配置を取るように構成される。その結果、ポート２００
における通信線１１５上の通信信号は、ポート２５０が
第一あるいは第二送信レベル配置を取るように構成され
た場合には、それぞれ０．７５ＶPあるいは０．２５ＶP
の振幅を有することになる。
ート２５０宛に第一信号レベルを有する通信信号を送出
する際には、ポート２５０は入力配置を取るように構成
され、ポート２００は第一送信レベル配置を取るように
構成される。その結果、ポート２５０における通信線２
５０上の通信信号は０．７５ＶPの振幅を有することに
なる。同様に、ポート２００が第二送信レベル配置を取
る場合には、０．２５ＶPの通信信号がポート２５０に
現れる。同様に、通信信号がポート２５０からポート２
００宛に送信される場合には、ポート２００は入力配置
を取るように構成され、ポート２５０はいずれかの送信
配置を取るように構成される。その結果、ポート２００
における通信線１１５上の通信信号は、ポート２５０が
第一あるいは第二送信レベル配置を取るように構成され
た場合には、それぞれ０．７５ＶPあるいは０．２５ＶP
の振幅を有することになる。
【００４０】よって、ポート２００及び２５０がＨＳＴ
Ｌ標準に従う場合には、電源電圧ＶP−ＶSS＝１．５Ｖ
が用いられて第一及び第二信号レベルはそれぞれ１．１
２５Ｖ及び０．３７５Ｖとなる。これらは、図１及び図
２に示した従来技術に係るＨＳＴＬ配置、及び図３に示
した本発明の実施例において用いられているものに対応
する。さらに、図４の実施例においては、図３に示した
実施例において３つの電源が用いられているのに対し
て、２つの電源に基づいて同様の機能を実現している。
しかしながら、２つの電源しか用いない配置において
は、図３に示してある３つの電源を用いる配置と比較し
て、より多くの電力を消費する。より詳細に述べれば、
集積回路２０１あるいは２５１において消費される電力
は、伝送線１１５の特性インピーダンスＺ0が５０Ωで
ある場合に、終端インピーダンスを実現している分圧器
に関してＰ＝Ｖ2／Ｒ＝（ＶP−ＶSS）2／２Ｚ0＋（ＶP
−ＶSS）2／Ｚ0＝（５．６＋１１．２）ｍＷ＝１６．８
ｍＷである。
Ｌ標準に従う場合には、電源電圧ＶP−ＶSS＝１．５Ｖ
が用いられて第一及び第二信号レベルはそれぞれ１．１
２５Ｖ及び０．３７５Ｖとなる。これらは、図１及び図
２に示した従来技術に係るＨＳＴＬ配置、及び図３に示
した本発明の実施例において用いられているものに対応
する。さらに、図４の実施例においては、図３に示した
実施例において３つの電源が用いられているのに対し
て、２つの電源に基づいて同様の機能を実現している。
しかしながら、２つの電源しか用いない配置において
は、図３に示してある３つの電源を用いる配置と比較し
て、より多くの電力を消費する。より詳細に述べれば、
集積回路２０１あるいは２５１において消費される電力
は、伝送線１１５の特性インピーダンスＺ0が５０Ωで
ある場合に、終端インピーダンスを実現している分圧器
に関してＰ＝Ｖ2／Ｒ＝（ＶP−ＶSS）2／２Ｚ0＋（ＶP
−ＶSS）2／Ｚ0＝（５．６＋１１．２）ｍＷ＝１６．８
ｍＷである。
【００４１】図４に示した実施例においては２つの電源
しか用いられていないが図３の実施例よりも多くの電力
を消費するため、図４の実施例は第三の電源を用いるこ
とが望ましくなく、必要とされる適応入出力ポートの数
が比較的少ない場合、例えば１０個未満の場合に集積回
路チップ配置において利用される。付言すれば、図３に
示した実施例は、より多くの個数の適応入出力ポートを
必要とする集積回路チップにおいて用いられることが有
利である。
しか用いられていないが図３の実施例よりも多くの電力
を消費するため、図４の実施例は第三の電源を用いるこ
とが望ましくなく、必要とされる適応入出力ポートの数
が比較的少ない場合、例えば１０個未満の場合に集積回
路チップ配置において利用される。付言すれば、図３に
示した実施例は、より多くの個数の適応入出力ポートを
必要とする集積回路チップにおいて用いられることが有
利である。
【００４２】本発明に係る制御可能インピーダンス配置
のさらに別の実施例３００が図５に示してある。配置３
００は、ＨＳＴＬクラスＩＩＩあるいはＧＴＬ標準のい
ずれかに従ったフォーマットで通信信号を低消費電力で
送受信することが可能である。これらの標準は、前掲の
ＥＩＡ／ＪＥＤＥＣ標準８−６及び"Gunning Transceiv
er Logic (GTL) -Low-Level, High-Speed Interface St
andard for Digital Integrated Circuits", Electroni
cs Industries Association, ＥＩＡ／ＪＥＤＥＣ標準
８−３（１９９３年１１月）により詳細に記述されてい
る。後者は本明細書の参照文献である。図５において
は、配置３００のインターフェース３０１に接続されて
いる入力バッファは、図を簡潔にする目的で描かれては
いない。しかしながら、本発明に従った集積回路配置に
は、通常この種の入力デバイスが含まれるということは
容易に理解されるべきである。インターフェース３０１
は、図３及び図４のインターフェース１０３に対応して
いる。さらに、インターフェース３０１は、図３及び図
４の通信線１１５のような通信線に接続されているが、
図を簡潔にする目的で描かれてはいない。
のさらに別の実施例３００が図５に示してある。配置３
００は、ＨＳＴＬクラスＩＩＩあるいはＧＴＬ標準のい
ずれかに従ったフォーマットで通信信号を低消費電力で
送受信することが可能である。これらの標準は、前掲の
ＥＩＡ／ＪＥＤＥＣ標準８−６及び"Gunning Transceiv
er Logic (GTL) -Low-Level, High-Speed Interface St
andard for Digital Integrated Circuits", Electroni
cs Industries Association, ＥＩＡ／ＪＥＤＥＣ標準
８−３（１９９３年１１月）により詳細に記述されてい
る。後者は本明細書の参照文献である。図５において
は、配置３００のインターフェース３０１に接続されて
いる入力バッファは、図を簡潔にする目的で描かれては
いない。しかしながら、本発明に従った集積回路配置に
は、通常この種の入力デバイスが含まれるということは
容易に理解されるべきである。インターフェース３０１
は、図３及び図４のインターフェース１０３に対応して
いる。さらに、インターフェース３０１は、図３及び図
４の通信線１１５のような通信線に接続されているが、
図を簡潔にする目的で描かれてはいない。
【００４３】配置３００は、３つの制御信号Ｉ／Ｏ、Ｄ
ＡＴＡ、及びＴＹＰＥによって制御される。制御信号Ｉ
／Ｏは、配置３００が入力あるいは出力配置のいずれか
で動作させる。出力配置で動作する場合、制御信号ＤＡ
ＴＡは、配置３００が第一あるいは第二信号レベルのい
ずれで通信信号を送出するかを制御する。さらに、出力
配置で動作する場合には、制御信号ＴＹＰＥは、送出さ
れる通信信号がＨＳＴＬクラスＩＩＩフォーマットかＧ
ＴＬフォーマットのいずれであるかを制御する。以下の
表は、制御信号の特定の信号レベルに基づいて実行され
る特定の動作を識別する：
ＡＴＡ、及びＴＹＰＥによって制御される。制御信号Ｉ
／Ｏは、配置３００が入力あるいは出力配置のいずれか
で動作させる。出力配置で動作する場合、制御信号ＤＡ
ＴＡは、配置３００が第一あるいは第二信号レベルのい
ずれで通信信号を送出するかを制御する。さらに、出力
配置で動作する場合には、制御信号ＴＹＰＥは、送出さ
れる通信信号がＨＳＴＬクラスＩＩＩフォーマットかＧ
ＴＬフォーマットのいずれであるかを制御する。以下の
表は、制御信号の特定の信号レベルに基づいて実行され
る特定の動作を識別する：
【表１】
【００４４】配置３００において、制御信号Ｉ／Ｏは、
インバータ３０５と第一及び第二伝達ゲート３１０及び
３１５の第一制御入力とに供給される。第一及び第二伝
達ゲート３１０及び３１５に関しては、以下で詳細に記
述される。インバータ３０５は、さらに、伝達ゲート３
１０及び３１５の第二制御入力に接続されている。制御
信号ＤＡＴＡ及びＴＹＰＥは、それぞれ伝達ゲート３１
０及び３１５の信号入力へ供給される。伝達ゲート３１
０及び３１５の信号出力はＮＡＮＤゲート３２０の入力
及び対応するトランジスタ３２５及び３３０へ接続され
ている。トランジスタ３２５及び３３０は、さらに、イ
ンバータ３０５及び電源ＶDDに接続されている。電源Ｖ
DDは３．０Ｖから５．０Ｖのオーダーの電圧を供給する
電源である。
インバータ３０５と第一及び第二伝達ゲート３１０及び
３１５の第一制御入力とに供給される。第一及び第二伝
達ゲート３１０及び３１５に関しては、以下で詳細に記
述される。インバータ３０５は、さらに、伝達ゲート３
１０及び３１５の第二制御入力に接続されている。制御
信号ＤＡＴＡ及びＴＹＰＥは、それぞれ伝達ゲート３１
０及び３１５の信号入力へ供給される。伝達ゲート３１
０及び３１５の信号出力はＮＡＮＤゲート３２０の入力
及び対応するトランジスタ３２５及び３３０へ接続され
ている。トランジスタ３２５及び３３０は、さらに、イ
ンバータ３０５及び電源ＶDDに接続されている。電源Ｖ
DDは３．０Ｖから５．０Ｖのオーダーの電圧を供給する
電源である。
【００４５】ＮＡＮＤゲート３２０の出力はインバータ
３３５に接続されており、インバータ３３５はトランジ
スタ３４０のゲートに接続されている。インバータ３０
５は、さらに別のインバータ３４５に接続されており、
インバータ３４５はさらにＮＯＲゲート３５０の一方の
入力に接続されている。制御信号ＤＡＴＡは、この制御
信号のＮＯＲゲート３５０の第二入力への伝達を遅延さ
せるインバータ対３５５へも供給される。ＮＯＲゲート
３５０の出力はトランジスタ３６０のゲートに接続され
ている。トランジスタ３４０のソース及びドレインは、
それぞれ、例えば図５に示した配置においてはおよそ
１．５Ｖの電圧を有する電源ＶDDQ及びインターフェー
ス３０１に接続されている。トランジスタ３６０のソー
ス及びドレインは、インターフェース３０１と対応する
チップの接地電位である電源ＶSSとの間に接続されてい
る。
３３５に接続されており、インバータ３３５はトランジ
スタ３４０のゲートに接続されている。インバータ３０
５は、さらに別のインバータ３４５に接続されており、
インバータ３４５はさらにＮＯＲゲート３５０の一方の
入力に接続されている。制御信号ＤＡＴＡは、この制御
信号のＮＯＲゲート３５０の第二入力への伝達を遅延さ
せるインバータ対３５５へも供給される。ＮＯＲゲート
３５０の出力はトランジスタ３６０のゲートに接続され
ている。トランジスタ３４０のソース及びドレインは、
それぞれ、例えば図５に示した配置においてはおよそ
１．５Ｖの電圧を有する電源ＶDDQ及びインターフェー
ス３０１に接続されている。トランジスタ３６０のソー
ス及びドレインは、インターフェース３０１と対応する
チップの接地電位である電源ＶSSとの間に接続されてい
る。
【００４６】伝達ゲート３１０及び３１５は、それぞれ
の制御入力における信号に基づいて、ＤＣ信号を信号入
力からその信号出力へ伝達するか、あるいは信号入力と
信号出力との間を開にする。伝達ゲートは、例えば、Ｎ
−ＭＯＳトランジスタ及びＰ−ＭＯＳトランジスタのソ
ース及びドレインをそれぞれ接続し、それぞれのゲート
を制御信号入力として利用することによって実現され得
る。接続されたトランジスタのソース及びドレインは、
信号入出力として用いられる。
の制御入力における信号に基づいて、ＤＣ信号を信号入
力からその信号出力へ伝達するか、あるいは信号入力と
信号出力との間を開にする。伝達ゲートは、例えば、Ｎ
−ＭＯＳトランジスタ及びＰ−ＭＯＳトランジスタのソ
ース及びドレインをそれぞれ接続し、それぞれのゲート
を制御信号入力として利用することによって実現され得
る。接続されたトランジスタのソース及びドレインは、
信号入出力として用いられる。
【００４７】さらに、トランジスタ３４０は、それがイ
ネーブルされた際にソースとドレインとの間に所定の第
一インピーダンス、例えばインピーダンスＺ0、を有す
るように、チャネル幅及びチャネル長が決定されてい
る。同様に、トランジスタ３４０は、それがイネーブル
された際にソースとドレインとの間に所定の第二インピ
ーダンス、例えばインピーダンスＺ0／３、を有するよ
うに、チャネル幅及びチャネル長が決定されている。イ
ンピーダンスＺ0は、図３及び図４に示した通信線１１
５等の通信線の特性インピーダンスに対応している。
ネーブルされた際にソースとドレインとの間に所定の第
一インピーダンス、例えばインピーダンスＺ0、を有す
るように、チャネル幅及びチャネル長が決定されてい
る。同様に、トランジスタ３４０は、それがイネーブル
された際にソースとドレインとの間に所定の第二インピ
ーダンス、例えばインピーダンスＺ0／３、を有するよ
うに、チャネル幅及びチャネル長が決定されている。イ
ンピーダンスＺ0は、図３及び図４に示した通信線１１
５等の通信線の特性インピーダンスに対応している。
【００４８】実際の動作においては、配置３００を入力
配置にするために制御信号Ｉ／Ｏが高信号レベルにある
場合には、インバータ３０５の出力は低信号レベルにな
り、伝達ゲート３１０及び３１５を不活性化する。この
不活性化により、制御信号ＤＡＴＡ及びＴＹＰＥがＮＡ
ＮＤゲート３２０へ達しなくなる。インバータ３０５の
低信号レベル出力のためにインバータ３４５の出力が高
信号レベルとなり、ＮＯＲゲート３５０がトランジスタ
３６０を不活性化する。トランジスタ３６０が不活性化
されることにより、電源ＶSSとインターフェース３０１
との間が実質的に開回路になる。インバータ３０５の低
信号レベル出力は、さらに、ＮＡＮＤゲート３２０の出
力を低信号レベルにし、その結果インバータ３３５が高
信号レベル出力を生成してトランジスタ３４０が活性化
される。活性化されたトランジスタ３４０は電源ＶDDQ
とインターフェース３０１との間にインピーダンスＺ0
を実現する。その結果、入力配置における配置３００の
等価回路は、インターフェース３０１と電源ＶDDQとの
間の終端インピーダンスＺ0とによって表現される。
配置にするために制御信号Ｉ／Ｏが高信号レベルにある
場合には、インバータ３０５の出力は低信号レベルにな
り、伝達ゲート３１０及び３１５を不活性化する。この
不活性化により、制御信号ＤＡＴＡ及びＴＹＰＥがＮＡ
ＮＤゲート３２０へ達しなくなる。インバータ３０５の
低信号レベル出力のためにインバータ３４５の出力が高
信号レベルとなり、ＮＯＲゲート３５０がトランジスタ
３６０を不活性化する。トランジスタ３６０が不活性化
されることにより、電源ＶSSとインターフェース３０１
との間が実質的に開回路になる。インバータ３０５の低
信号レベル出力は、さらに、ＮＡＮＤゲート３２０の出
力を低信号レベルにし、その結果インバータ３３５が高
信号レベル出力を生成してトランジスタ３４０が活性化
される。活性化されたトランジスタ３４０は電源ＶDDQ
とインターフェース３０１との間にインピーダンスＺ0
を実現する。その結果、入力配置における配置３００の
等価回路は、インターフェース３０１と電源ＶDDQとの
間の終端インピーダンスＺ0とによって表現される。
【００４９】配置３００を送信配置で動作させる目的で
制御信号Ｉ／Ｏが低信号レベルにある場合には、インバ
ータ３０５の出力は高信号レベルになり、伝達ゲート３
１０及び３１５が活性化される。インバータ３０５の高
信号レベル出力は、さらに、ＮＯＲゲート３５０が制御
信号ＤＡＴＡの低信号レベルあるいは高信号レベルに基
づいて、トランジスタ３６０をそれぞれ活性化あるいは
不活性化させる。伝達ゲート３１０及び３１５が活性化
させるため、制御信号ＴＹＰＥが低信号レベルにある場
合にはトランジスタ３４０が不活性化され、図６に示し
たＧＴＬドライバ４００の等価回路表現と同等の回路が
実現される。さらに、制御信号ＴＹＰＥが高信号レベル
にある場合には、配置３００はＨＳＴＬクラスＩＩＩド
ライバとして機能し、トランジスタ３４０は、データ信
号ＤＡＴＡが高信号レベルあるいは低信号レベルにある
かに依存して、それぞれ活性化されたり不活性化された
りする。ＨＳＴＬクラスＩＩＩドライバとして配置され
た場合の配置３００の等価回路表現は、図７に示してあ
る。
制御信号Ｉ／Ｏが低信号レベルにある場合には、インバ
ータ３０５の出力は高信号レベルになり、伝達ゲート３
１０及び３１５が活性化される。インバータ３０５の高
信号レベル出力は、さらに、ＮＯＲゲート３５０が制御
信号ＤＡＴＡの低信号レベルあるいは高信号レベルに基
づいて、トランジスタ３６０をそれぞれ活性化あるいは
不活性化させる。伝達ゲート３１０及び３１５が活性化
させるため、制御信号ＴＹＰＥが低信号レベルにある場
合にはトランジスタ３４０が不活性化され、図６に示し
たＧＴＬドライバ４００の等価回路表現と同等の回路が
実現される。さらに、制御信号ＴＹＰＥが高信号レベル
にある場合には、配置３００はＨＳＴＬクラスＩＩＩド
ライバとして機能し、トランジスタ３４０は、データ信
号ＤＡＴＡが高信号レベルあるいは低信号レベルにある
かに依存して、それぞれ活性化されたり不活性化された
りする。ＨＳＴＬクラスＩＩＩドライバとして配置され
た場合の配置３００の等価回路表現は、図７に示してあ
る。
【００５０】図６においては、ＧＴＬドライバ等価表現
４００は、制御信号ＤＡＴＡが低信号レベルにある場合
にはＶSSと通信線との間にＺ0のインピーダンスを実現
し、制御信号ＤＡＴＡが高信号レベルにある場合には、
前述の二点間を開回路にする。制御信号Ｉ／Ｏ及びＴＹ
ＰＥの双方が低信号レベルにある場合に、図５に示した
配置３００によってＧＴＬドライバ配置が実現される。
４００は、制御信号ＤＡＴＡが低信号レベルにある場合
にはＶSSと通信線との間にＺ0のインピーダンスを実現
し、制御信号ＤＡＴＡが高信号レベルにある場合には、
前述の二点間を開回路にする。制御信号Ｉ／Ｏ及びＴＹ
ＰＥの双方が低信号レベルにある場合に、図５に示した
配置３００によってＧＴＬドライバ配置が実現される。
【００５１】図５において、制御信号Ｉ／Ｏ及びＴＹＰ
Ｅがそれぞれ低信号レベル及び高信号レベルにある場合
には、配置３００が図７に示したＨＳＴＬクラスＩＩＩ
ドライバとして機能する。図７において、等価回路表現
５００は、図５の電源ＶDDQとインターフェース３０１
との間に直列に接続されたインピーダンスＺ0及び第一
スイッチ５１０を有している。表現５００は、さらに、
インターフェース３０１と電源ＶSSとの間に直列に接続
されたインピーダンス素子Ｚ0／３及び第二スイッチ５
２０を有している。制御信号ＤＡＴＡは、その値がそれ
ぞれ高信号レベルあるいは低信号レベルである場合に、
第一スイッチ５１０を閉あるいは開にする。逆に、制御
信号ＤＡＴＡは、その値がそれぞれ低信号レベルあるい
は高信号レベルである場合に、第二スイッチ５２０を閉
あるいは開にする。
Ｅがそれぞれ低信号レベル及び高信号レベルにある場合
には、配置３００が図７に示したＨＳＴＬクラスＩＩＩ
ドライバとして機能する。図７において、等価回路表現
５００は、図５の電源ＶDDQとインターフェース３０１
との間に直列に接続されたインピーダンスＺ0及び第一
スイッチ５１０を有している。表現５００は、さらに、
インターフェース３０１と電源ＶSSとの間に直列に接続
されたインピーダンス素子Ｚ0／３及び第二スイッチ５
２０を有している。制御信号ＤＡＴＡは、その値がそれ
ぞれ高信号レベルあるいは低信号レベルである場合に、
第一スイッチ５１０を閉あるいは開にする。逆に、制御
信号ＤＡＴＡは、その値がそれぞれ低信号レベルあるい
は高信号レベルである場合に、第二スイッチ５２０を閉
あるいは開にする。
【００５２】従って、等価回路表現５００は、スイッチ
５１０を開にしてインピーダンスＺ0をディセーブルし
つつスイッチ５２０を閉にして通信線をインピーダンス
Ｚ0／３及び電源ＶSSに接続することにより、インター
フェース３０１及び対応する通信線に低信号レベルで信
号を送出する。同様に、等価回路表現５００は、スイッ
チ５１０を閉にしてインピーダンスＺ0を電源ＶDDQと通
信線との間に接続しつつスイッチ５２０を開にしてイン
ピーダンスＺ0／３をディセーブルすることにより、通
信線に高信号レベルで信号を送出する。図６及び図７に
おいて等価回路４００及び５００として表現された図５
の配置３００の消費電力は、ＧＴＬあるいはＨＳＴＬク
ラスＩＩＩ信号のいずれを送信するように配置された場
合においても、５０％のデューティサイクル約１７ｍＷ
のオーダーである。この消費電力は、前述のフォーマッ
トで信号を送出する従来技術に係る双方向入出力ポート
において消費される電力の各半分である。
５１０を開にしてインピーダンスＺ0をディセーブルし
つつスイッチ５２０を閉にして通信線をインピーダンス
Ｚ0／３及び電源ＶSSに接続することにより、インター
フェース３０１及び対応する通信線に低信号レベルで信
号を送出する。同様に、等価回路表現５００は、スイッ
チ５１０を閉にしてインピーダンスＺ0を電源ＶDDQと通
信線との間に接続しつつスイッチ５２０を開にしてイン
ピーダンスＺ0／３をディセーブルすることにより、通
信線に高信号レベルで信号を送出する。図６及び図７に
おいて等価回路４００及び５００として表現された図５
の配置３００の消費電力は、ＧＴＬあるいはＨＳＴＬク
ラスＩＩＩ信号のいずれを送信するように配置された場
合においても、５０％のデューティサイクル約１７ｍＷ
のオーダーである。この消費電力は、前述のフォーマッ
トで信号を送出する従来技術に係る双方向入出力ポート
において消費される電力の各半分である。
【００５３】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。例えば、前述されている実施例に
おいては通信信号がＨＳＴＬ及びＧＴＬ標準に従って送
出されるが、容易に理解されるように、本発明に従った
入出力ポートは、例えば相補型金属酸化物半導体（ＣＭ
ＯＳ）、エミッタカップルドロジック（ＥＣＬ）、トラ
ンジスタ−トランジスタロジック（ＴＴＬ）、定電圧差
分振幅（ＬＶＤＳ）、及び擬エミッタカップルドロジッ
ク（ＰＥＣＬ）等の他の標準に従う信号を送受信するた
めに利用され得る。さらに、本発明に係る入出力ポート
は、従来技術に係る標準に従わないような方式における
信号の送受信のためにも用いられ得る。本発明は、毎秒
５０Ｍビットあるいはそれ以上のデータレートでのチッ
プ間通信に関して特に有用であるが、より低いデータレ
ートにおける通信に対しても有用である。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。例えば、前述されている実施例に
おいては通信信号がＨＳＴＬ及びＧＴＬ標準に従って送
出されるが、容易に理解されるように、本発明に従った
入出力ポートは、例えば相補型金属酸化物半導体（ＣＭ
ＯＳ）、エミッタカップルドロジック（ＥＣＬ）、トラ
ンジスタ−トランジスタロジック（ＴＴＬ）、定電圧差
分振幅（ＬＶＤＳ）、及び擬エミッタカップルドロジッ
ク（ＰＥＣＬ）等の他の標準に従う信号を送受信するた
めに利用され得る。さらに、本発明に係る入出力ポート
は、従来技術に係る標準に従わないような方式における
信号の送受信のためにも用いられ得る。本発明は、毎秒
５０Ｍビットあるいはそれ以上のデータレートでのチッ
プ間通信に関して特に有用であるが、より低いデータレ
ートにおける通信に対しても有用である。
【００５４】
【発明の効果】以上述べたごとく、本発明によれば、集
積回路の入出力ポートにおいて用いられる制御可能なイ
ンピーダンス配置が提供される。
積回路の入出力ポートにおいて用いられる制御可能なイ
ンピーダンス配置が提供される。
【図１】 従来技術に係る単一方向通信向け集積回路チ
ップ配置を示す模式的なブロック図。
ップ配置を示す模式的なブロック図。
【図２】 従来技術に係る双方向通信向け集積回路チッ
プ配置を示す模式的なブロック図。
プ配置を示す模式的なブロック図。
【図３】 本発明に従った双方向通信向け集積回路チッ
プ配置の実施例を示す模式的なブロック図。
プ配置の実施例を示す模式的なブロック図。
【図４】 図３に示した集積回路チップ配置の別の実施
例を示す模式的なブロック図。
例を示す模式的なブロック図。
【図５】 図３及び図４において用いられる本発明に係
る制御可能インピーダンス配置の実施例を示す模式的な
ブロック図。
る制御可能インピーダンス配置の実施例を示す模式的な
ブロック図。
【図６】 図５に示した配置の動作時の等価回路を示す
模式的なブロック図。
模式的なブロック図。
【図７】 図５に示した配置の動作時の等価回路を示す
模式的なブロック図。
模式的なブロック図。
１ 第一集積回路 ２ 相互接続配線 ２’ 相互接続配線 ４ 出力ドライバ ５ 入力バッファ ６ 終端抵抗 ７、８ 抵抗 １０ 第二集積回路 １２ 相互接続配線 １４ 出力ドライバ １５ 入力バッファ １６ 終端抵抗 １７、１８ スイッチ ２０、２２ 入出力ポート １００ 適応入出力ポート １０１ 第一集積回路 １０３ インターフェース １０５ 入力バッファ １１０ インピーダンス配置 １１５ 通信線 １２０、１２５、１３０、１３５ スイッチ可能インピ
ーダンス素子 １４０ インピーダンス素子 １４５ スイッチ １５０ 適応入出力ポート １５１ 第二集積回路 ２００ 適応入出力ポート ２０１ 第一集積回路 ２１０ インピーダンス配置 ２５０ 適応入出力ポート ２５１ 第二集積回路 ３００ 制御可能インピーダンス配置 ３０１ インターフェース ３０５ インバータ ３１０、３１５ 伝達ゲート ３２０ ＮＡＮＤゲート ３２５、３３０ トランジスタ ３３５ インバータ ３４０ トランジスタ ３４５ インバータ ３５０ ＮＯＲゲート ３５５ インバータ ３６０ トランジスタ ４００ 等価回路 ５００ 等価回路
ーダンス素子 １４０ インピーダンス素子 １４５ スイッチ １５０ 適応入出力ポート １５１ 第二集積回路 ２００ 適応入出力ポート ２０１ 第一集積回路 ２１０ インピーダンス配置 ２５０ 適応入出力ポート ２５１ 第二集積回路 ３００ 制御可能インピーダンス配置 ３０１ インターフェース ３０５ インバータ ３１０、３１５ 伝達ゲート ３２０ ＮＡＮＤゲート ３２５、３３０ トランジスタ ３３５ インバータ ３４０ トランジスタ ３４５ インバータ ３５０ ＮＯＲゲート ３５５ インバータ ３６０ トランジスタ ４００ 等価回路 ５００ 等価回路
フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (10)
- 【請求項１】 少なくとも一つの適応入出力ポート（１
００，１５０）を有する集積回路チップ（１０１，１５
１）において、前記適応入出力ポートが、 入力バッファ（１０５）；及び、 前記バッファ及び少なくとも二つの電源に接続された制
御可能インピーダンス配置（１１０）；ここで、 前記インピーダンス配置は通信線（１１５）を介してデ
ータ信号を送受信する目的で前記通信線へ接続されてい
る；を有しており、 前記制御可能インピーダンス配置が、 前記電源のうちの少なくとも一つと前記通信線との間に
対応する特定のインピーダンスを実現することによって
特定の論理状態でデータ信号を送出し、かつ、 前記通信線を介してデータ信号を受信する際に前記電源
のうちの少なくとも一つと前記通信線との間の終端イン
ピーダンスに対応する別の特定のインピーダンスを実現
することを特徴とする集積回路チップ。 - 【請求項２】 前記制御可能インピーダンス配置が、前
記通信線との接続を実現するインターフェース（１０
３）と、 前記各々の電源と前記インターフェースとの間に接続さ
れた少なくとも一つのスイッチ可能インピーダンス素子
（１４０）とを有することを特徴とする請求項第１項に
記載の集積回路チップ。 - 【請求項３】 前記集積回路チップが、さらに第三の電
源を有しており、前記それぞれの電源との間の前記スイ
ッチ可能インピーダンス素子（１４０）が、送信時に前
記インターフェースにおいてそれぞれ高信号レベル及び
低信号レベルを、通信信号の受信時に終端インピーダン
スを、それぞれ実現するようにスイッチングされること
が可能であることを特徴とする請求項第２項に記載の集
積回路チップ。 - 【請求項４】 前記集積回路チップにおいて、少なくと
も２つの前記スイッチ可能インピーダンス素子（１４
０）が少なくとも一つの前記電源と前記インターフェー
スとの間に接続されており、前記インピーダンス素子の
うちの少なくとも一つが終端抵抗を実現するようにスイ
ッチングされ得ること及び他のインピーダンス素子のス
イッチングと関連して前記インターフェースに特定のレ
ベルの信号を供給するようにスイッチングされ得ること
を特徴とする請求項第２項に記載の集積回路チップ。 - 【請求項５】 前記集積回路チップにおいて、少なくと
も２つの前記スイッチ可能インピーダンス素子（１４
０）が少なくとも一つの前記電源と前記インターフェー
スとの間に接続されており、 前記インピーダンス素子のうちの少なくとも一つが他の
インピーダンス素子のスイッチングと関連して終端抵抗
を実現するようにスイッチングされ得ること及び前記イ
ンターフェースに特定のレベルの信号を供給するように
スイッチングされ得ることを特徴とする請求項第２項に
記載の集積回路チップ。 - 【請求項６】 前記スイッチ可能インピーダンス素子
が、イネーブルされた場合に特定の電源と前記インター
フェースとの間に特定のインピーダンスを実現するトラ
ンジスタであることを特徴とする請求項第２項に記載の
集積回路チップ。 - 【請求項７】 前記スイッチ可能インピーダンス素子
が、スイッチに接続されたインピーダンス素子であるこ
とを特徴とする請求項第２項に記載の集積回路チップ。 - 【請求項８】 前記集積回路チップが、少なくともガニ
ングトランシーバロジック標準及びハイスピードトラン
シーバロジック標準からなる群より選択される標準に従
った通信信号を送受信することを特徴とする請求項第１
項に記載の集積回路チップ。 - 【請求項９】 前記通信線との接続を実現する前記イン
ピーダンス配置が伝送線配置を有しており、前記制御可
能インピーダンス配置の前記特定のインピーダンスが前
記通信線の特性インピーダンスに基づいていることを特
徴とする請求項第１項に記載の集積回路チップ。 - 【請求項１０】 基板；前記基板上に配置された少なく
とも一つの請求項第１項に記載の集積回路チップ（１０
１，１５１）；及び、 前記チップのうちの少なくとも一つの入出力ポート（１
００，１５０）に接続された、前記基板上に配置された
少なくとも一つの相互接続配線（１１５）；を有するこ
とを特徴とする電気的システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/672,494 US5731711A (en) | 1996-06-26 | 1996-06-26 | Integrated circuit chip with adaptive input-output port |
| US672494 | 1996-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10145217A true JPH10145217A (ja) | 1998-05-29 |
| JP3554655B2 JP3554655B2 (ja) | 2004-08-18 |
Family
ID=24698795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15402197A Expired - Fee Related JP3554655B2 (ja) | 1996-06-26 | 1997-06-11 | 集積回路チップ及び電気的システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5731711A (ja) |
| EP (1) | EP0817441B1 (ja) |
| JP (1) | JP3554655B2 (ja) |
| KR (1) | KR100437233B1 (ja) |
| DE (1) | DE69737731T2 (ja) |
| TW (1) | TW328132B (ja) |
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