JPH0354903B2 - - Google Patents
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- JPH0354903B2 JPH0354903B2 JP7624184A JP7624184A JPH0354903B2 JP H0354903 B2 JPH0354903 B2 JP H0354903B2 JP 7624184 A JP7624184 A JP 7624184A JP 7624184 A JP7624184 A JP 7624184A JP H0354903 B2 JPH0354903 B2 JP H0354903B2
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- Japan
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- transistor
- mos transistor
- potential
- potential supply
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
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Description
【発明の詳細な説明】
本発明は集積回路化に適するMOSトランジス
タ回路に関する。
タ回路に関する。
一般にMOS集積回路のパツケージから導出さ
れる外部導出ピン（端子）数は、パツケージの小
形化等の面から少ない方がよい。この問題の一つ
の解決策として、集積回路の外部導出ピンを共用
することがあげられるが、信号ラインと電源ライ
ンを共用することを考えた場合、これらラインの
共通化ノードに、入力信号の能力（＋10μA〜−
10μA程度）以上の電流を流すことは問題である
から、該能力範囲内に電流値を抑える必要があ
る。
れる外部導出ピン（端子）数は、パツケージの小
形化等の面から少ない方がよい。この問題の一つ
の解決策として、集積回路の外部導出ピンを共用
することがあげられるが、信号ラインと電源ライ
ンを共用することを考えた場合、これらラインの
共通化ノードに、入力信号の能力（＋10μA〜−
10μA程度）以上の電流を流すことは問題である
から、該能力範囲内に電流値を抑える必要があ
る。
本発明は上記の点に鑑みてなされたもので、選
択的に高電位が供給される電源ラインと通常使用
の電源またはアースとの間に、能力範囲以上の電
流が流れない構成とし、前記ピン数削減の際の問
題点を解決することができるMOSトランジスタ
回路を提供しようとするものである。
択的に高電位が供給される電源ラインと通常使用
の電源またはアースとの間に、能力範囲以上の電
流が流れない構成とし、前記ピン数削減の際の問
題点を解決することができるMOSトランジスタ
回路を提供しようとするものである。
以下図面を参照して本発明の実施例を説明す
る。第１図は本発明に至る改良前の回路図であ
る。なお、ここで使用しているMOSトランジス
タのチヤネル型は、凡て同一で例えばＮチヤネル
型とする。第１図において１はゲートに制御信号
Ａが入力される駆動用のエンハンスメント型
MOSトランジスタで、このトランジスタ１のソ
ースは電圧Vs（アース電位）の供給端に接続さ
れ、ドレインは出力端Ｏに接続される。負荷素子
としてのデプレツシヨン型MOSトランジスタ２
は、そのソースとゲートが出力端Ｏに接続され、
ドレインがノードａに接続される。このノードａ
にはエンハンスメント型MOSトランジスタ３の
ソースが接続され、該トランジスタ３のドレイン
とゲートは電圧Vpの供給端に接続される。この
電圧Vpの供給端は信号ライン兼電源ラインとな
る個所である。また上記ノードａにはデプレツシ
ヨン型MOSトランジスタ４のソースが接続され、
該トランジスタ４のドレインは通常電源としての
電圧Vcの供給端に、ゲートは制御信号Ｂの供給
端に接続される。
る。第１図は本発明に至る改良前の回路図であ
る。なお、ここで使用しているMOSトランジス
タのチヤネル型は、凡て同一で例えばＮチヤネル
型とする。第１図において１はゲートに制御信号
Ａが入力される駆動用のエンハンスメント型
MOSトランジスタで、このトランジスタ１のソ
ースは電圧Vs（アース電位）の供給端に接続さ
れ、ドレインは出力端Ｏに接続される。負荷素子
としてのデプレツシヨン型MOSトランジスタ２
は、そのソースとゲートが出力端Ｏに接続され、
ドレインがノードａに接続される。このノードａ
にはエンハンスメント型MOSトランジスタ３の
ソースが接続され、該トランジスタ３のドレイン
とゲートは電圧Vpの供給端に接続される。この
電圧Vpの供給端は信号ライン兼電源ラインとな
る個所である。また上記ノードａにはデプレツシ
ヨン型MOSトランジスタ４のソースが接続され、
該トランジスタ４のドレインは通常電源としての
電圧Vcの供給端に、ゲートは制御信号Ｂの供給
端に接続される。
次に第１図の回路動作を説明する。まず電圧
Vpの供給ラインつまりノードｂを信号ラインと
して用いる場合は、信号Ｂを“１”にする。この
時信号Ａが“１”で、トランジスタ１がオン（導
通）してノードｏが“０”になつても、ノードａ
にはVc（例えば＋5V）近くの電位が出るように
トランジスタ４，２，１の大きさ及びスレツシヨ
ルド電圧Vthを設定してやる。するとノードａの
電位がVc近辺であるため、電圧Vpが、ノードａ
の電位とトランジスタ３のスレツシヨルド電圧
Vth3とを加えた値以下では、トランジスタ３には
電流が流れない。つまりトランジスタ３はオフ
（非導通）状態である。ところで上記信号Vpは、
これを他の回路の入力信号として用いる場合、通
常“Vc＋１”ボルトが最大であり、ノードａの
電位はVc近辺であるため、Vth3を1V近辺にして
おけばVpが入力信号の時は該入力電流はほとん
ど流れず、充分他のMOSトランジスタ回路の入
力信号として通用する。
Vpの供給ラインつまりノードｂを信号ラインと
して用いる場合は、信号Ｂを“１”にする。この
時信号Ａが“１”で、トランジスタ１がオン（導
通）してノードｏが“０”になつても、ノードａ
にはVc（例えば＋5V）近くの電位が出るように
トランジスタ４，２，１の大きさ及びスレツシヨ
ルド電圧Vthを設定してやる。するとノードａの
電位がVc近辺であるため、電圧Vpが、ノードａ
の電位とトランジスタ３のスレツシヨルド電圧
Vth3とを加えた値以下では、トランジスタ３には
電流が流れない。つまりトランジスタ３はオフ
（非導通）状態である。ところで上記信号Vpは、
これを他の回路の入力信号として用いる場合、通
常“Vc＋１”ボルトが最大であり、ノードａの
電位はVc近辺であるため、Vth3を1V近辺にして
おけばVpが入力信号の時は該入力電流はほとん
ど流れず、充分他のMOSトランジスタ回路の入
力信号として通用する。
次にVpを電源（例えば25V）として使用する
場合は、信号Ｂを“０”にする。この時第１図の
回路は主にトランジスタ３，２，１で出力０を決
定することができ、その時ノードａの電位をトラ
ンジスタ４がオフする程度に設定してやれば、
Vp供給端からVc供給端へ流れ出る電流はなくな
る。即ち電源としてのVpは、Vc≦Vpの状態で
使用でき、ノードｏには“Vp−Vth3”ボルトの
電位まで出力することができる。
場合は、信号Ｂを“０”にする。この時第１図の
回路は主にトランジスタ３，２，１で出力０を決
定することができ、その時ノードａの電位をトラ
ンジスタ４がオフする程度に設定してやれば、
Vp供給端からVc供給端へ流れ出る電流はなくな
る。即ち電源としてのVpは、Vc≦Vpの状態で
使用でき、ノードｏには“Vp−Vth3”ボルトの
電位まで出力することができる。
以上のような動作を行なう第１図の回路にあつ
ては、ノードｂに入力信号としての能力以上の電
流を流さずに済むから、集積回路化した際のピン
数削減が可能となる。
ては、ノードｂに入力信号としての能力以上の電
流を流さずに済むから、集積回路化した際のピン
数削減が可能となる。
第２図、第３図は第１図を変形したものであ
り、第２図は第１図のデプレツシヨン型トランジ
スタ４の代りにエンハンスメント型トランジスタ
４′を用い、そのゲートをドレイン側に接続した
もの、第３図は上記デプレツシヨン型トランジス
タ４の代りにエンハンスメント型トランジスタ
４″を用いたものである。
り、第２図は第１図のデプレツシヨン型トランジ
スタ４の代りにエンハンスメント型トランジスタ
４′を用い、そのゲートをドレイン側に接続した
もの、第３図は上記デプレツシヨン型トランジス
タ４の代りにエンハンスメント型トランジスタ
４″を用いたものである。
第４図は、Vpに接続されていた、トランジス
タ３のドレイン側に、トランジスタ３′のソース
をかわりに接続し、トランジスタ３′のドレイン
円Vp（ノードｂ）に接続、ゲートには制御信号Ｃ
を入力したものである。第２図の例では、トラン
ジスタ３のスレツシヨルド電圧Vth3をトランジス
タ４′のスレツシヨルド電圧th4′より高く、第３
図の例では、トランジスタ３のVth3をトランジス
タ４″のスレツシヨルドVth4″より高くしてやれ
ば、Vpを信号ラインとして用いる場合の入力信
号の“１”レベルは、Vcより高い電位までリー
ク電流なしで使用できる。上記Vth3をVth4′、
Vth4″より高くする方法としては、シヨートチヤ
ネル効果を利用して、第２図ではトランジスタ３
よりトランジスタ４′のチヤネル長を、第３図で
はトランジスタ３よりトランジスタ４″のチヤネ
ル長を短くしてやれば簡単に実現出来る。なお第
２図、第３図ではVcもVpと同様に信号、電源の
両方に用いることができる。
タ３のドレイン側に、トランジスタ３′のソース
をかわりに接続し、トランジスタ３′のドレイン
円Vp（ノードｂ）に接続、ゲートには制御信号Ｃ
を入力したものである。第２図の例では、トラン
ジスタ３のスレツシヨルド電圧Vth3をトランジス
タ４′のスレツシヨルド電圧th4′より高く、第３
図の例では、トランジスタ３のVth3をトランジス
タ４″のスレツシヨルドVth4″より高くしてやれ
ば、Vpを信号ラインとして用いる場合の入力信
号の“１”レベルは、Vcより高い電位までリー
ク電流なしで使用できる。上記Vth3をVth4′、
Vth4″より高くする方法としては、シヨートチヤ
ネル効果を利用して、第２図ではトランジスタ３
よりトランジスタ４′のチヤネル長を、第３図で
はトランジスタ３よりトランジスタ４″のチヤネ
ル長を短くしてやれば簡単に実現出来る。なお第
２図、第３図ではVcもVpと同様に信号、電源の
両方に用いることができる。
第４図の例では、ノードｂを電源として用いた
ときに、出力ｏに、第１図よりも、高い電圧が出
るように、工夫したものである。信号Ｃは、信号
Ｂと逆位相の信号で、例えば、Ｃを第１図の回路
で作ると、Ｃの“１”レベルは、Vp（例えば
25V）マイナスVth3になる。ｂを信号ラインとし
て使用する時Ｃは“０”レベル、Ｂは“１”レベ
ルになる。Ｃの“０”レベルを0Vにすれば、
b′の電位は、トランジスタ３′のVth3′の絶対値を
とつた値以下にしかならない。なぜなら（b′の電
位）＝（Ｃの電位−Vth3′）だから。トランジスタ
３をカツトオフするには、｜Vth3′｜＋Vth3＜（ａ
の電位）〔式〕が成立するように、Vth3（正の
値）、Vth3′を選べばよい。ｂを電源として、用い
る場合Ｃには、Vp−Vth3（第１図の回路を用いて
作る時）の電圧が与えられる。ａの電位をVc近
辺に設定してやつた場合、式の関係より、Vth3
を0Vを少しこえた値、に設定しておけば、第１
図で用いたVth3より、かなり低い値にできる。こ
の時b′のレベルがVpまで出るように、式の範
囲内でVth3′を決めることは容易で、出力Ｏの値
は、Vp−Vth3の関係だけで決めるこが出来、第
１図のVth3より第４図のVth3の値を小さくするこ
とが出来る分だけ、出力Ｏには、高い電圧を出す
ことが出来る。
ときに、出力ｏに、第１図よりも、高い電圧が出
るように、工夫したものである。信号Ｃは、信号
Ｂと逆位相の信号で、例えば、Ｃを第１図の回路
で作ると、Ｃの“１”レベルは、Vp（例えば
25V）マイナスVth3になる。ｂを信号ラインとし
て使用する時Ｃは“０”レベル、Ｂは“１”レベ
ルになる。Ｃの“０”レベルを0Vにすれば、
b′の電位は、トランジスタ３′のVth3′の絶対値を
とつた値以下にしかならない。なぜなら（b′の電
位）＝（Ｃの電位−Vth3′）だから。トランジスタ
３をカツトオフするには、｜Vth3′｜＋Vth3＜（ａ
の電位）〔式〕が成立するように、Vth3（正の
値）、Vth3′を選べばよい。ｂを電源として、用い
る場合Ｃには、Vp−Vth3（第１図の回路を用いて
作る時）の電圧が与えられる。ａの電位をVc近
辺に設定してやつた場合、式の関係より、Vth3
を0Vを少しこえた値、に設定しておけば、第１
図で用いたVth3より、かなり低い値にできる。こ
の時b′のレベルがVpまで出るように、式の範
囲内でVth3′を決めることは容易で、出力Ｏの値
は、Vp−Vth3の関係だけで決めるこが出来、第
１図のVth3より第４図のVth3の値を小さくするこ
とが出来る分だけ、出力Ｏには、高い電圧を出す
ことが出来る。
なお本発明は上記実施例のみに限定されるもの
ではなく、例えば負荷MOSとしてのデプレツシ
ヨン型トランジスタ２にエンハンスメント型のも
のを用い、そのゲートをノードａ側に接続した
り、該ゲートに電圧Vcを供給したりしてもよい。
また実施例では使用トランジスタにＮチヤネル型
のものを用いたが、Ｐチヤネル型のものを用いた
構造にもできる等、本発明の要旨を逸脱しない範
囲で種々の応用が可能である。
ではなく、例えば負荷MOSとしてのデプレツシ
ヨン型トランジスタ２にエンハンスメント型のも
のを用い、そのゲートをノードａ側に接続した
り、該ゲートに電圧Vcを供給したりしてもよい。
また実施例では使用トランジスタにＮチヤネル型
のものを用いたが、Ｐチヤネル型のものを用いた
構造にもできる等、本発明の要旨を逸脱しない範
囲で種々の応用が可能である。
以上説明した如く本発明によれば、選択的に高
電位が供給される電源ラインに能力以上の電流を
流さずに済み、ピンの数削減も図れるので、集積
回路の小型化が可能となる等の利点を有した
MOSトランジスタ回路が提供できるものである。
電位が供給される電源ラインに能力以上の電流を
流さずに済み、ピンの数削減も図れるので、集積
回路の小型化が可能となる等の利点を有した
MOSトランジスタ回路が提供できるものである。
第１図ないし第３図は本発明に至る前の回路
図、第４図は本発明の一実施例の回路図である。 １，３……エンハンスメント型MOSトランジ
スタ、２，４，３′……デプレツシヨン型MOSト
ランジスタ、ａ，ｂ，ｏ，b′……ノード、Vp…
…選択的に高電位になる電源電圧、Vc……通常
電源電圧、Vs……アース電圧、Ａ，Ｂ，Ｃ……
制御信号。
図、第４図は本発明の一実施例の回路図である。 １，３……エンハンスメント型MOSトランジ
スタ、２，４，３′……デプレツシヨン型MOSト
ランジスタ、ａ，ｂ，ｏ，b′……ノード、Vp…
…選択的に高電位になる電源電圧、Vc……通常
電源電圧、Vs……アース電圧、Ａ，Ｂ，Ｃ……
制御信号。
Claims (1)
- １ 一端が第１の電位供給端に接続される駆動用
の第１のMOSトランジスタと、この第１のMOS
トランジスタの他端に一端が接続される負荷用の
第２のMOSトランジスタと、この第２のMOSト
ランジスタの他端に一端が接続され、ゲートが制
御信号によつて制御される、少なくとも１つのデ
プレツシヨン形の第３のMOSトランジスタを含
み、他端が第２の電位供給端に接続される回路手
段と、一端が前記第２のMOSトランジスタの前
記他端に接続され他端が第３の電位供給端に接続
され、ゲートが前記制御信号の反対の論理レベル
の信号によつて制御されるデプレツシヨン型の第
４のMOSトランジスタとを具備し、前記第２の
電位供給端に前記第３の電位供給端より高い電位
が供給される場合には、前記制御信号の論理レベ
ルの反対の論理レベルの前記信号を低レベルにし
て、前記第４のMOSトランジスタをオフ状態と
することにより、前記第２の電位供給端から前記
第３の電位供給端への電流経路を遮断し、前記高
い電位が供給されない場合には、前記制御信号の
論理レベルを低レベルにして、前記第４のMOS
トランジスタをオン状態とすることにより、前記
回路手段の前記一端に前記第３の電位供給端から
の電位を供給し、かつ前記第３のMOSトランジ
スタをオフ状態とすることにより、前記回路手段
に電流が流れないようにして、前記第２の電位供
給端から前記第３の電位供給端への電流経路を遮
断するようにしたことを特徴とするMOSトラン
ジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076241A JPS605628A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076241A JPS605628A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓトランジスタ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320479A Division JPS55115729A (en) | 1979-02-28 | 1979-02-28 | Mos transistor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605628A JPS605628A (ja) | 1985-01-12 |
| JPH0354903B2 true JPH0354903B2 (ja) | 1991-08-21 |
Family
ID=13599676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59076241A Granted JPS605628A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605628A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5213743A (en) * | 1986-06-24 | 1993-05-25 | Goyo Paper Working Co., Ltd. | Method of manufacturing release paper |
| JPS6484864A (en) * | 1987-09-21 | 1989-03-30 | Toho Kako Kk | Food packaging film and packaging method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240903A (en) * | 1975-09-26 | 1977-03-30 | Sharp Corp | Voice compound equipment |
-
1984
- 1984-04-16 JP JP59076241A patent/JPS605628A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240903A (en) * | 1975-09-26 | 1977-03-30 | Sharp Corp | Voice compound equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS605628A (ja) | 1985-01-12 |
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