JPH03184111A - 携帯情報機 - Google Patents
携帯情報機Info
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- JPH03184111A JPH03184111A JP1324511A JP32451189A JPH03184111A JP H03184111 A JPH03184111 A JP H03184111A JP 1324511 A JP1324511 A JP 1324511A JP 32451189 A JP32451189 A JP 32451189A JP H03184111 A JPH03184111 A JP H03184111A
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- oscillation
- signal
- battery voltage
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Links
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- 238000001514 detection method Methods 0.000 claims description 8
- 238000012544 monitoring process Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
- G01R19/16542—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies for batteries
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/36—Arrangements for testing, measuring or monitoring the electrical condition of accumulators or electric batteries, e.g. capacity or state of charge [SoC]
- G01R31/3644—Constructional arrangements
- G01R31/3648—Constructional arrangements comprising digital calculation means, e.g. for performing an algorithm
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電池駆動の携帯情報機の電池電圧検出回路に
関する。
関する。
［発明の概要］
本発明は、消費電流を抑えるため、ＣＰＵのクロックを
間欠発振させ、ＣＰＵクロックを発振している時だけ、
装置への供給電圧を昇圧する電池駆動の携帯情報機にお
いて、ＣＰＵクロックの発振開始ｂ）ら、発振、及び昇
圧が安定するまでの区間を、電池電圧検出信号をマスク
する機能を備えた電池電圧検出回路。
間欠発振させ、ＣＰＵクロックを発振している時だけ、
装置への供給電圧を昇圧する電池駆動の携帯情報機にお
いて、ＣＰＵクロックの発振開始ｂ）ら、発振、及び昇
圧が安定するまでの区間を、電池電圧検出信号をマスク
する機能を備えた電池電圧検出回路。
従来、この種携帯情報機は、発振及び昇圧の開始時での
電池電圧検出をマスクするため、電池電圧検出器（以下
ＢＬＤと記す）の入力に、ＣＲ等による積分回路を付加
している。
電池電圧検出をマスクするため、電池電圧検出器（以下
ＢＬＤと記す）の入力に、ＣＲ等による積分回路を付加
している。
ＢＬＤの入力に積分回路を付加する場合、発振及び、昇
圧の開始時での電池電圧低下をマスクするためには、あ
る程度の時定数が必要となる。
圧の開始時での電池電圧低下をマスクするためには、あ
る程度の時定数が必要となる。
大きな時定数の積分回路によるＢＬＤ人力のマスクは、
本来、認識する必要のある電池電圧低下を無視してしま
う可能性を生じるものである。
本来、認識する必要のある電池電圧低下を無視してしま
う可能性を生じるものである。
すなわち、ＢＬＤの入力に積分回路を付加する事で、常
に、電池電圧検出が鈍くなる事が問題であった。
に、電池電圧検出が鈍くなる事が問題であった。
［課題を解決するための手段］
本発明では、この問題を解決するために、ＢＬＤの入力
へ積分回路を付加せず、ＣＰＵクロックの発振開始から
、安定するまでの区間を示す信号を用意して、該信号を
利用して、ＢＬＤの出力信号をネゲートする様にした。
へ積分回路を付加せず、ＣＰＵクロックの発振開始から
、安定するまでの区間を示す信号を用意して、該信号を
利用して、ＢＬＤの出力信号をネゲートする様にした。
［作用１
上記のように、ＢＬＤは入力側に直接電池電圧を人力す
るため、常に電池電圧の監視をしており電池電圧の監視
の不必要な、ＣＰＵクロックの発振開始から安定するま
での区間を、ＢＬＤの出力側をネゲートする事により、
正確に電池電圧低下の認識をする電池駆動の携帯情報機
を構築する事ができる。
るため、常に電池電圧の監視をしており電池電圧の監視
の不必要な、ＣＰＵクロックの発振開始から安定するま
での区間を、ＢＬＤの出力側をネゲートする事により、
正確に電池電圧低下の認識をする電池駆動の携帯情報機
を構築する事ができる。
［実施例］
以下に、図面に基づいて、実施例を説明する。
第１図は、本発明の実施例を示す携帯情報機のブロック
図である。−次電池ｌは、昇圧回路２とＢＬＤ３に供給
され、昇圧回路２の出力Ｖ。Ｃは、バックアップ制御回
路５へ供給され、バックアップ制御回路５の出力■。Ｄ
が、装置全体の電源となる。ＢＬＤ３の出力ＢＬＤＯは
、ＣＧＣ６の出力ＢＬＤＭと伴にゲート４に接続され、
ゲート４の出力ＢＬＤＬは、バックアップ制御回路５に
供給される。ＣＧＣ６の出力ＣＰＵＣＫは、ＣＰＵ７へ
供給される。ＣＧＣ６の出力ＰＯＮは、昇圧回路２へ供
給される。
図である。−次電池ｌは、昇圧回路２とＢＬＤ３に供給
され、昇圧回路２の出力Ｖ。Ｃは、バックアップ制御回
路５へ供給され、バックアップ制御回路５の出力■。Ｄ
が、装置全体の電源となる。ＢＬＤ３の出力ＢＬＤＯは
、ＣＧＣ６の出力ＢＬＤＭと伴にゲート４に接続され、
ゲート４の出力ＢＬＤＬは、バックアップ制御回路５に
供給される。ＣＧＣ６の出力ＣＰＵＣＫは、ＣＰＵ７へ
供給される。ＣＧＣ６の出力ＰＯＮは、昇圧回路２へ供
給される。
ＣＧＣ６では、ＰＯＮＳＥＴ信号と、５ＴＯＰ信号とで
、発振回路をコントロールして、ＣＰＵＣＫとＢＬＤＭ
と、ＰＯＮ信号を生成する。昇圧回路２では、ＰＯＮ信
号がｒｌＪ （７）時に、Ｖｉａを昇圧する。ＰＯＮの
立ち上がりで、過渡電流がこの昇圧回路２に消費される
。
、発振回路をコントロールして、ＣＰＵＣＫとＢＬＤＭ
と、ＰＯＮ信号を生成する。昇圧回路２では、ＰＯＮ信
号がｒｌＪ （７）時に、Ｖｉａを昇圧する。ＰＯＮの
立ち上がりで、過渡電流がこの昇圧回路２に消費される
。
ＢＬＤ３は、Ｖ ＢＢの電位が、スレッショルド電圧よ
り低くなると、ＢＬＤＯが「○」となるＢＬＤである。
り低くなると、ＢＬＤＯが「○」となるＢＬＤである。
バックアップ制御回路５は、二次電池を有していて、電
池電圧異常時に、メモリ８をバックアップする回路で、
ＢＬＤＬが「０」となると、ｙ ｃｃを二次電池側の電
位に切替えてＶｏｏへ出力すると伴に、メモリ８のセレ
クトを禁止する。
池電圧異常時に、メモリ８をバックアップする回路で、
ＢＬＤＬが「０」となると、ｙ ｃｃを二次電池側の電
位に切替えてＶｏｏへ出力すると伴に、メモリ８のセレ
クトを禁止する。
第２図は、ＣＧＣ６の実施例の回路図である。
ＰＯＮＳＥＴ信号は、Ｒ５Ｆ／Ｆ１４．１６のセット側
に接続され、５ＴＯＰ信号は、ＲＳＦ／Ｆ１４．１５の
リセット側、及びゲート１１．１３に接続される。
に接続され、５ＴＯＰ信号は、ＲＳＦ／Ｆ１４．１５の
リセット側、及びゲート１１．１３に接続される。
ゲート９．１０、水晶１８、コンデンサ１９．２０、及
び抵抗２１から構成される発振回路は、ゲート９の入力
ＰＯＮ信号によって発振を制御される。
び抵抗２１から構成される発振回路は、ゲート９の入力
ＰＯＮ信号によって発振を制御される。
発振回路の出力Ｏ５Ｃ信号は、カウンタ１７と、ゲート
１２へ接続される。
１２へ接続される。
カウンタ１７は、発振開始から安定するまでの区間をカ
ウントするカウンタで、カウントアツプ出力、ＣＰＵ信
号は、ゲート１１を介してＲ５Ｆ／Ｆ １４のリセット
側へ接続されると伴にＲ５Ｆ／Ｆ １５のセット側に接
続される。Ｒ３Ｆ／Ｆ１５の出力ＣＰＵ０Ｎ信号は、ゲ
ート１２．１３へ接続される。ゲート１２の出力がＣＰ
ＵＣＫでＲ５Ｆ／Ｆ１４の出力がＢＬＤＭ、ＲＳＦ／Ｆ
１６の出力がＰＯＮである。
ウントするカウンタで、カウントアツプ出力、ＣＰＵ信
号は、ゲート１１を介してＲ５Ｆ／Ｆ １４のリセット
側へ接続されると伴にＲ５Ｆ／Ｆ １５のセット側に接
続される。Ｒ３Ｆ／Ｆ１５の出力ＣＰＵ０Ｎ信号は、ゲ
ート１２．１３へ接続される。ゲート１２の出力がＣＰ
ＵＣＫでＲ５Ｆ／Ｆ１４の出力がＢＬＤＭ、ＲＳＦ／Ｆ
１６の出力がＰＯＮである。
次に、ＣＧＣ６の回路動作を説明する。
発振の開始は、ＰＯＮＳＥＴ＝ ｒｌＪで、ＰＯＮ及び
、ＢＬＤＭが「ｌ」となり発振開始する。
、ＢＬＤＭが「ｌ」となり発振開始する。
発振回路の出力○ＳＣは、カウンタ１７のカウント信号
なので、カウンタ１７は、発振開始と伴に、カウント開
始する０発振が安定し、カウンタ１７がカウントアツプ
すると、ＣＰＵ＝ ｒｌＪとなり、ＢＬＤＭをリセット
し、ＣＰＵ０ＮをｒＮ とする、ＣＰＵ０Ｎ ｒｌＪ
で、ＣＰＵＣＫが出力され、カウンタ１７はリセットさ
れる。
なので、カウンタ１７は、発振開始と伴に、カウント開
始する０発振が安定し、カウンタ１７がカウントアツプ
すると、ＣＰＵ＝ ｒｌＪとなり、ＢＬＤＭをリセット
し、ＣＰＵ０ＮをｒＮ とする、ＣＰＵ０Ｎ ｒｌＪ
で、ＣＰＵＣＫが出力され、カウンタ１７はリセットさ
れる。
発振の停止は、５ＴＯＰ信号をｒｌＪとすることで、Ｐ
ＯＮ及びＣＰＵ０Ｎをリセットして行なう。
ＯＮ及びＣＰＵ０Ｎをリセットして行なう。
第３図は、実施例のＣＧＣ６におけるタイミングチャー
ト図である。ＯＳＣ信号は、ＣＧＣＢ内の発振回路の出
力で、ＰＯＮの立ち上がりから発振し、暫くして安定し
、ＰＯＮ＝ ｒｏＪで発振停止している。
ト図である。ＯＳＣ信号は、ＣＧＣＢ内の発振回路の出
力で、ＰＯＮの立ち上がりから発振し、暫くして安定し
、ＰＯＮ＝ ｒｏＪで発振停止している。
Ｖ Ｏｏは、ＰＯＮの立ち上がりで、Ｖｏから昇圧され
、暫くして、昇圧電位で安定し、ＰＯＮの立ち下がりで
、再びＶ。へ戻る。
、暫くして、昇圧電位で安定し、ＰＯＮの立ち下がりで
、再びＶ。へ戻る。
ＢＬＤＭは、ＰＯＮの立ち上がりから、０３Ｃ０と■、
。が安定するまでの区間「ｌ」となる。
。が安定するまでの区間「ｌ」となる。
ＣＰＵＣＫは、ＢＬＤＭの立ち下がりから、ＰＯＮ＝
ｒｌＪの間、出力される。
ｒｌＪの間、出力される。
［発明の効果］
本発明は、以上説明したように、ＣＰＵクロックの発振
開始から、発振の安定するまでの区間にＢＬＤＭ信号を
ｒｌＪとする事で、ゲート４をネゲートして、ＢＬＤ３
の出力信号ＢＬＤＯを、バックアップ制御回路へ供給し
ない事で、昇圧回路及び、発振回路の過渡電流による電
池電位降下の影響を防いで、通常の動作時の電池電圧低
下の監視に影響を与えない装置を構築できるようになる
。
開始から、発振の安定するまでの区間にＢＬＤＭ信号を
ｒｌＪとする事で、ゲート４をネゲートして、ＢＬＤ３
の出力信号ＢＬＤＯを、バックアップ制御回路へ供給し
ない事で、昇圧回路及び、発振回路の過渡電流による電
池電位降下の影響を防いで、通常の動作時の電池電圧低
下の監視に影響を与えない装置を構築できるようになる
。
第１図は、本発明の携帯情報機の一実施例を示すブロッ
ク図、第２図は、第１図に示すクロック制御回路の一実
施例を示す回路図、第３図は、第２図のクロック制御回
路におけるタイミングチャート図である。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ・ ４ ・ ・ ・ ・ ５ ・ ・ ・ ・ ６ ・ ・ ・ ・ ７ ・ ・ ・ ・ ８ ・ ・ ・ ・ ９〜ｌ ３ ・ １４〜１６ ・ ｌ ７ ・ ・ ・ ｌ ８ ・ ・ ・ ・ １９、２０ ・ ・−次電池 ・昇圧回路 ・ＢＬＤ ・ゲート ・バックアップ制御回路 ・ＣＧＣ ・ＣＰＵ ・メモリ ・ゲート ・ ・Ｒ５Ｆ／Ｆ ・・カウンタ ・水晶 ・・コンデンサ 抵抗 以 上
ク図、第２図は、第１図に示すクロック制御回路の一実
施例を示す回路図、第３図は、第２図のクロック制御回
路におけるタイミングチャート図である。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ・ ４ ・ ・ ・ ・ ５ ・ ・ ・ ・ ６ ・ ・ ・ ・ ７ ・ ・ ・ ・ ８ ・ ・ ・ ・ ９〜ｌ ３ ・ １４〜１６ ・ ｌ ７ ・ ・ ・ ｌ ８ ・ ・ ・ ・ １９、２０ ・ ・−次電池 ・昇圧回路 ・ＢＬＤ ・ゲート ・バックアップ制御回路 ・ＣＧＣ ・ＣＰＵ ・メモリ ・ゲート ・ ・Ｒ５Ｆ／Ｆ ・・カウンタ ・水晶 ・・コンデンサ 抵抗 以 上
Claims (1)
- 【特許請求の範囲】 ＣＰＵ動作時のみＣＰＵクロックを発振させるとともに
、装置全体の供給電圧を昇圧する電池駆動の携帯情報機
において、 前記電池電圧を監視する電池電圧検出手段と、前記ＣＰ
Ｕクロックの発振開始から発振が安定する所定の期間は
前記電池電圧検出手段の出力をマスクするゲート制御手
段と、前記所定の期間は前記ＣＰＵに前記ＣＰＵクロッ
クの供給を禁止するクロック制御手段とを具備すること
を特徴とする携帯情報機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324511A JPH03184111A (ja) | 1989-12-13 | 1989-12-13 | 携帯情報機 |
| US07/625,861 US5187441A (en) | 1989-12-13 | 1990-12-11 | Portable information apparatus for sensing battery voltage drop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324511A JPH03184111A (ja) | 1989-12-13 | 1989-12-13 | 携帯情報機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184111A true JPH03184111A (ja) | 1991-08-12 |
Family
ID=18166620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324511A Pending JPH03184111A (ja) | 1989-12-13 | 1989-12-13 | 携帯情報機 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5187441A (ja) |
| JP (1) | JPH03184111A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253534B2 (en) * | 2004-02-18 | 2007-08-07 | Linda A. Vasilovich | Method and apparatus for converting human power to electrical power |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4021718A (en) * | 1975-08-21 | 1977-05-03 | General Electric Company | Battery monitoring apparatus |
| DE2610536C2 (de) * | 1976-03-12 | 1979-07-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Feststellung des Erhaltungs- und Ladezustandes von Blei-Akkumulatoren sowie Schaltungsanordnung zur Durchführung des Verfahrens |
| US4725784A (en) * | 1983-09-16 | 1988-02-16 | Ramot University Authority For Applied Research & Industrial Development Ltd. | Method and apparatus for determining the state-of-charge of batteries particularly lithium batteries |
| GB2176902B (en) * | 1985-06-19 | 1989-10-11 | Bl Tech Ltd | Method and apparatus for determining the state of charge of a battery |
| US4849681A (en) * | 1987-07-07 | 1989-07-18 | U.S. Philips Corporation | Battery-powered device |
| DE3823038C2 (de) * | 1988-07-07 | 1996-07-18 | Diehl Gmbh & Co | Verfahren zur Überwachung des Ladezustandes einer Batterie |
| US5027294A (en) * | 1989-01-27 | 1991-06-25 | Zenith Data Systems Corporation | Method and apparatus for battery-power management using load-compensation monitoring of battery discharge |
| US5036284A (en) * | 1990-01-16 | 1991-07-30 | Cichanski Frank J | Monitor circuits for battery charging and other applications |
-
1989
- 1989-12-13 JP JP1324511A patent/JPH03184111A/ja active Pending
-
1990
- 1990-12-11 US US07/625,861 patent/US5187441A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5187441A (en) | 1993-02-16 |
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