JPH03156977A

JPH03156977A - 縦型ｍｏｓｆｅｔ

Info

Publication number: JPH03156977A
Application number: JP29690889A
Authority: JP
Inventors: Norihiro Shigeta; 重田　典博; Toshimaro Koike; 小池　理麿
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-11-15
Filing date: 1989-11-15
Publication date: 1991-07-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はアバランシェ耐量を増大した縦型ＭＯ８ＦＥＴ
に関する。

（口〉従来の技術縦型ＭＯＳ　Ｆ　ＥＴは、第３図に示すように、底部に
高濃度Ｎ＋型層（１）を有するＮ−型シリコン基板（２
）をドレインとして、その表面上に所定の間ｌ− − 隔でゲート電極（ポリＳｉゲート）　（３）が配置され
、このゲート電極（３）の下にチャンネル部を作るよう
に基体（２）表面にＰ型拡散領域（４）とＮ＋型ソース
領域（５）を形成したもので、ゲートへの電圧印加によ
ってゲート下のＰ型拡散領域（４）（チャンネル部）を
通るドレイン電流■Ｄ８を制御するようにＭＯＳＦＥＴ
を動作させるものである（例えば、特開昭６３−２６０
１７６号公報）。（６）はへ〇電極、（７）はガードリ
ングである。

斯る縦型ＭＯ８ＦＥＴは、大電流高速スイッチングが可
能なので、モータ制御、スイッチングレギュレータ、Ｃ
ＲＴ偏向用として多用されている。

（ハ）発明が解決しようとする課題しかしながら、第４図のようにリアクトル負荷（８）を
ＭＯ８Ｉ−ランジスタ（９〉でスイッチングする場合、
リアクトル負荷（８）を遮断した瞬間に高い電流変化率
ｄｉ／ｄｔで大きなサージ電圧（１０）が発生し、この
ようなサージ電圧がＭＯＳトランジスタ（９）のソース
・ドレイン間に印加されることによりＭＯＳトランジス
タ（９）は容易にアバランシェ領域まで印加される。

アバランシェ領域まで印加されたＭＯ９＋−ランジスタ
（９）は、第５図に示すように主にＰ型拡散領域（４）
とＮ−型基板（２）とが形成する接合ダイオード（１１
〉がなだれ降伏することにより電流を吸収しようとする
。ところが、ＭＯ３＋−ランジスタ（９〉はＮ＋ソース
領域（５）をエミッタ、Ｐ型拡散領域（４）をベース、
Ｎ−型基板（２）をコレクタとする寄生トランジスタ（
１２）が不可避的に形成されてしまい、また、Ｎ＋ソー
ス領域（５）の底部はピンチ構造となるため、ソース領
域（５）とＰ型拡散領域（４）とのＰＮ接合はピンチ抵
抗（１３）により順バイアスされる電位差に容易に達し
て寄生トランジスタ（１２）が導通してしまう。−旦寄
生トランジスタ（１２）が導通すると、ＭＯＳトランジ
スタの阻止耐圧は寄生トランジスタ（１２）のＶ。８ｏ
まで低下するので、アバランシェ電流が制御がきかない
状態で能動化したセルを流れ、結果的に素子が破壊され
てしまう現象がある。

４− （ニ）課題を解゛決するだめの手段本発明は上記従来の課題に鑑みて成され、ＭＯＳセル部
分を囲むようにしてＭＯＳセルとして動作しないＰ型ウ
ェル領域（２５）を設けこのつ舌ル領域（２５）にソー
ス電極（３２）をコンタクトさせると共に、ウェル領域
（２５）とガードリング（２６）との間のＮ−型半導体
層（２３〉表面に、前記ウェル領域（２５）と前記Ｎ−
型半導体層（２３）とのＰＮ接合よりは高濃度接合を形
成するＮ型拡散領域（３３）を設りることにより、アバ
ランシェ降伏時の素子破壊を防止し得る縦型ＭＯ８ＦＥ
Ｔを提供するものである。

（ホ）作用本発明によれば、Ｎ型拡散領域（３３〉がＮ−型半導体
層（３２）よりは高濃度接合を形成するので、ウェル領
域（２５）部分のアバランシェ耐圧をＭＯＳセル内のア
バランシェ耐圧より小さくできる。そのため、素子のア
バランシェ降伏は先ずウェル領域（２５）で生じ、その
降伏電流ｉをウェル領域（２５）を介してソース電極（
３２）に流すことが（゛き、降伏電流ｉをＭＯＳセル内
に流さずに済む。

（へ）実施例以下に本発明の一実施例を図面を参照しながら詳細に説
明する。第１図と第２図は夫々本発明を説明するための
断面図と平面図である。

共通ドレインとなるシリコン半導体基体り２１）は、裏
面電極形成用のＮ＋型半導体層（２２）と、Ｎ型半導体
層（２３）との２層構造から成る。Ｎ−型半導体層（２
３）の表面には、第２図の如くＰ型拡散領域（２４）が
格子状に形成され、その周囲を囲むようにしてＰ型のウ
ェル領域（２５）がＰ型拡散領域（２４）と分離して形
成されている。ウェル領域（２５）のさらに外側には、
ウェル領域（２５）ｔ−囲むようにしてＰ型のガードリ
ング領域（２６）が幾重にも形成されている。（２７）
はＮ型チャンネルストッパ、（２８）はフィールド電極
である。尚、縦型ＭＯ８ＦＥＴのパターンには、Ｐ型拡
散領域（２４）が点在しゲート電極が格子状になるメツ
シュゲート型と、Ｐ型拡散領域（２４）が格子状になり
ゲート電極が点在するマルチゲート型の２通りがあるが
、第２図はこのうちマルチゲート型のものを示している
。

５− ６一Ｐ型拡散領域（２４〉の表面には、格子パターンの格子
を夫々囲むようにしてＮ＋型ソース領域（２９）が形成
され、ソース領域（２９）とＮ−型半導体層（２３）表
面で挾まれたＰ型拡散領域（２４）の表面をチャンネル
部とする。チャンネル部上には、シリコン酸化膜から成
るゲート絶縁膜（３０）を介してポリジノコンのゲート
電極（３１〉が格子状パターンの各網目の」二を覆うよ
うにして配置されている。個々に独立したゲート電極（
３１）は、櫛歯状のアルミ電極によって共通接続され外
部接続用の図示ぜぬポンディングパッドに接続されてい
る。Ｐ型拡散領域（２４）の表面には、Ｐ型拡散領域（
２４）とＮ＋ソース領域（２９）の両方にコンタクトす
るＡｌ１　、　ｉ　−５ｉ等のソース電極（３２）が櫛
歯状に形成されて図示せぬソースポンディングパッドに
接続されている。

Ｐ型ウェル領域（２５）の表面にはＮ＋ソース領域（２
９）は形成しない。これで、ウェル領域（２５）はゲー
ト電極（３１〉の有無に係わらずＭＯ３動作できないフ
ローティングの状態となる。Ｐ型拡散領域（２４）に導
入されるチＡ・ンネル拡故も、ウェル領域（２５）には
導入しない。

そして、ウェル領域（２５）とガードリングク２６）と
に挾まれたＮ−型半導体層（２３）の表面に、Ｎ−型半
導体層（２３）よりは高不純物濃度のＮ型拡散領域（３
３）を形成する。ガードリング（２６）とガードリング
（２６）の間、およびウェル領域（２５）とＰ型拡散領
域（２４〉の間にも導入してかまわないが、Ｎ型拡散領
域（３３）はＰ型拡散領域（２４）およびそのチャンネ
ル拡散部に接してはならない。結果、ウェル領域（２５
）とＮ型拡散領域（３３）がＰ型拡散領域（２４）とＮ
−型半導体層（２３）のＰＮ接合よりは高濃度のＰＮ接
合を形成するので、ウェル領域（２５）部分のアバラン
シェ耐圧は、ＭＯＳセル内のアバランシェ耐圧より小さ
くできる。

斯る構成の縦型ＭＯＳ　Ｆ　ＥＴにおいて、ソース・ド
レイン間にリアクトル負荷の逆起電圧によってアバラン
シェ領域を超える逆方向電圧が印加された場合、ＭＯＳ
セル部分よりウェル領域（２５）での耐圧が低いので、
降伏電流ｉはウェル領域（２５）を介してソース電極（
３２）へと流れる。ウェル領域（２５）にはソース領域
（２９）が無いので寄生トランジスタ効果が生じるはず
も無く、また、ウェル領域（２５）とＰ型拡散領域（２
４〉とは分離されているから、降伏電流ｉがＭＯＳセル
内に流入して寄生トランジスタを導通させることも無い
。従って、ウェル領域（２５）で積極的に降伏電流ｉを
流すことにより、ＭＯＳセル内を寄生トランジスタによ
る破壊から保護できる。

（ト）発明の効果以上に説明した通り、本発明によればウェル領域（２５
）に隣接してＮ型拡散領域（３３）を設けることにより
ウェル領域（２５）部分でのアバランシェ耐圧をＭＯＳ
セル内のものより小さくしたから、ウェル領域（２５）
へ積極的に降伏電流を流すことができ、その結果ＭＯＳ
セル内を寄生トランジスタ効果による破壊から保護する
ことができる。

従って、ＭＯ８素子のアバランシェ破壊耐量が大きいの
で、電子機器に組み込む際にスナバ回路等の保護回路の
設計が容易となり、機器の簡素化を図れる。

【図面の簡単な説明】

第１図と第２図は夫々本発明を説明するための断面図と
平面図、第３図〜第５図は夫々従来例を説明するだめの
断面図、回路図、および拡大断面図である。

Claims

【特許請求の範囲】

（１）共通ドレインとなる一導電型の半導体基体と、前記半導体基体の表面に形成した逆導電型の拡散領域と
、前記逆導電型拡散領域とは分離され前記逆導電型拡散領
域を囲むように形成した逆導電型のウェル領域と、前記ウェル領域のさらに外側を囲む逆導電型のガードリ
ングと、前記逆導電型拡散領域の表面に形成した一導電型のソー
ス領域と、前記ソース領域と前記基体の表面とに挾まれたチャンネ
ル部上に絶縁膜を介して配置したゲート電極と、前記ソース領域と前記逆導電型拡散領域の両方にコンタ
クトし且つ前記ウェル領域にもコンタクトするソース電
極と、前記ウェル領域と前記ガードリング間の基体表面に前記
基体よりは高不純物濃度のＰＮ接合を形成するように設
けた一導電型の拡散領域とを具備し、前記ガードリング部分のアバランシェ耐圧をＭＯＳセル
部分のアバランシェ耐圧より小としたことを特徴とする
縦型ＭＯＳＦＥＴ。
（２）前記一導電型拡散領域は前記ガードリング領域と
ガードリング領域の間にも形成されていることを特徴と
する請求項第１項に記載の縦型ＭＯＳＦＥＴ。