JPH03136336A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 一実施例の工程断面図（第１図） 発明の効果 〔概　要〕 半導体装置の製造方法、特にＬＤＤ構造のＭＯＳ型半導
体装置の製造方法及びＬＤＤ構造と通常構造が混載され
るＭＯＳ型半導体装置の製造方法に関し、 ＬＤＤ構造を形成する際の基板に及ぼされるエツチング
ダメージを回避して素子特性の劣化を防止し、且つＬＤ
Ｄ構造素子とＬＤＤ構造を必要としない素子との作りわ
けを可能にして、ＬＤＤ構造を必要としない素子のβ減
少を防止することを目的とし、 ポリシリコン層上に該ポリシリコンとエツチングの選択
性を有する導電体層が積層されたゲート電極を有し、且
つ低濃度ソース及びドレイン領域を有するＬＤＤ構造の
ＭＯＳ型半導体装置を製造するに際して、 一導電型半導体基板上にゲート絶縁膜を形成した後、該
基板上にポリシリコン層と該導電体層とを形成する工程
、該導電体層をゲート電極の形状にパターニングする工
程、該導電体層パターンをマスクにし、表出する該ポリ
シリコン層及びその下部のゲート絶縁膜を通して該半導
体基板内に低濃度ソース及びドレイン領域となる反対導
電型不純物をイオン注入する工程、該導電体層パターン
の側面に絶縁膜サイドウオールを形成する工程、該絶縁
膜サイドウオールと該導電体パターンをマスクにし、表
出する該ポリシリコン層及びその下部のゲート絶縁膜を
通して該半導体基板内に高濃度ソース及びドレイン領域
となる反対導電型不純物をイオン注入する工程、該絶縁
膜サイドウオールを除去した後、該導電体層パターンを
マスクにし表出する該ポリシリコン層を除去して該ポリ
シリコン層と該導電体層が積層されたゲート電極を形成
する工程を含む構成、及び上記構成により一半導体基板
上に複数のＬＤＤ構造のＭＯＳ型半導体素子を形成した
後、基板上に一部のＬＤＤ素子を表出する開孔を有する
レジスト膜を形成し、・該レジスト膜の開孔を介し、前
記ポリシリコン層と導電体層が積層されたゲート電極を
マスクにして反対導電型不純物を高ドーズ量でイオン注
入して、高濃度ソース及びドレイン領域がゲート下部領
域に直に接するＭＯＳ）ランジスタを選択的に形成する
工程を含む構成を有する。

〔産業上の利用分野〕

本発明は半導体装置の製造方法、特にＬＤＤ構造のＭＯ
Ｓ型半導体装置の製造方法及びＬＤＤ構造と通常構造が
混載されるＭＯＳ型半導体装置の製造方法に関する。

半導体集積回路では近年益々微細化が進み、個々のＭＯ
Ｓ）ランジスタもゲート長が１ａｍ以下のものが作られ
るようになってきている。そのためホットキャリアや短
チヤネル効果によるトランジスタ特性及び信頼性の低下
を防止するために、ゲート部と高濃度ソース及びドレイ
ン領域の間に低濃度ソース及びドレイン領域をそれぞれ
介在させたＬＤＤ構造のＭＯＳ）ランジスタが用いられ
るようになってきており、また、微細化に伴う配線幅の
縮小によってリゲート電極の抵抗が増大し、これによっ
て動作速度の低下を招くのを防ぐために、ポリシリコン
に電気伝導率の高い高融点金属シリサイドを積層して抵
抗を減少させたポリサイドゲートが多く用いられるよう
になってきている。

一方、集積回路の多機能化により、ＬＤＤ構造のＭＯＳ
）ランジスタと、低濃度ソース及びドレイン領域を持た
ず駆動能力の高い通常構造のＭＯＳトランジスタとを、
−半導体基板上に混載する要望も強くなってきている。

〔従来の技術〕

従来、ポリサイドゲートが用いられたＬＤＤ構造のＭＯ
Ｓ）ランジスタを具備するＭＯＳＩＣを製造する際には
、次に図を参照して説明する方法が用いられていた。

第２図（ａ）参照 即ち、例えばｐ−型シリコン基板１面に、フィールド酸
化膜２とその下部のｐ型チャネルストッパ３により、シ
ョートチャネル化子が形成される第１の素子形成領域Ａ
、とショートチャネル化されない素子が形成される第２
の素子形成領域ａＸとを分離形成してなる基板を用い、
先ず素子形成領域Ａｌ５ｌｈ上にゲート酸化膜４を形成
した後、この基板上にポリサイドゲートの構成材料であ
るポリシリコン層５とメタルシリサイド層例えばタング
ステンシリサイド（ＷＳｉｚ）層６とを積層形成する。

第２図（ｂ）参照 次いで、ＷＳｉ、層６とポリシリコン層５のパターニン
グを行ってポリシリコンＮ５に一５ｉｚ層６が積層され
たポリサイドゲート電極７と５７を形成し、このゲート
電極７．５７をマスクにし各々の素子形成領域Ａ１、Ａ
ｔに低濃度ソース及びドレイン領域形成用のｎ型不純物
例えば燐（Ｐｏ）を低ドーズ量で浅くイオン注入する。

１０８ｓ、　１０８０．１５８Ｓ、　１５８０は低濃度
Ｐ゛注入領域を示す。

第２図（Ｃ）参照 上記基板上に気相成長によりサイドウオール形成のため
の二酸化シリコン（ＳｉＯ□）膜１０９を形成する。

第２図（ｄ）参照 上記５ｉ０１膜１０９をリアクティブイオンエツチング
手段により全面エツチングして、ゲート電極７及び５７
の側面にＳｉ０ｇサイドウオール９及び５９をそれぞれ
形成する。

第２図（ｅ）参照 次いで上記ゲート電極７及び５７とサイドウオール９及
び５９をマスクにして各々の素子形成領域Ａ、、Ａ２に
高濃度ソース・ドレイン領域形成用のｎ型不純物例えば
砒素（Ａｓ”　）を高ドーズ量で深くイオン注入し、熱
処理（ＰＳＧ層間のりフロー処理と兼ねることが多い）
を行い、前に注入された燐及び今回注入された砒素を活
性化させて、ｎ−型低濃度ソース及びドレイン領域　Ｂ
Ｓ、　８Ｄ、　５８Ｓ　、　５８Ｄ及びｎ０型高濃度ソ
ース及びドレイン領域１０Ｓ。

１００．６０Ｓ　、　６００を形成する方法である。

〔発明が解決しようとする課題〕

しかし上記従来の方法によると、サイドウオール９及び
５９を形成する際のりアクティブイオンエツチング処理
において、第３′図（ロ）に示されるようにゲート酸化
膜４も同時にエツチング除去されてシリコン基板１面が
エツチング雰囲気に曝され、且つイオンの衝撃を受ける
ために、基板１中に欠陥やダメージ層が形成され、この
部分に形成される高濃度ソース及びドレイン領域に接合
リーク等を生じて素子特性が劣化するという問題がある
。

また従来の方法では、ショートチャネル化されず、むし
ろ電流増幅率（β）の増大を図りたい周辺回路素子にお
いても一律にＬＤＤ構造に形成されるため、低濃度ソー
ス及びドレイン領域の存在によるソース／ドレイン抵抗
の増大によってかかる周辺素子のβ減少を招くという欠
点もあった。

そこで本発明は、ＬＤＤ構造を形成する際に基板に及ぼ
されるエツチングダメージを回避して素子特性の劣化を
防止し、且つＬＤＤ構造素子とＬＤＤ構造を必要としな
い素子との作りわけを可能にして、ＬＤＤ構造を必要と
しない素子のβ減少を防止することを目的とする。

〔課題を解決するための手段〕

上記課題は、ポリシリコン層上に該ポリシリコンとエツ
チングの選択性を有する導電体層が積層されたゲート電
極を有し、且つ低濃度ソース・ドレイン領域を有するＬ
ＤＤ構造のＭＯＳ型半導体装置を製造するに際して、−
導電型半導体基板上にゲート絶縁膜を形成した後、該半
導体基板上にポリシリコン層と該導電体層とを積層して
形成する工程、該導電体層をゲート電極の形状にパター
ニングする工程、該導電体層パターンをマスクにし、表
出する該ポリシリコン層及びその下部のゲート絶縁膜を
通して該半導体基板内に低濃度ソース及びドレイン領域
となる反対導電型不純物をイオン注入する工程、該導電
体層パターンの側面に絶縁膜サイドウオールを形成する
工程、該絶縁膜サイドウオールと該導電体パターンをマ
スクにし、表出する該ポリシリコン層及びその下部のゲ
ート絶縁膜を通して該半導体基板内に高濃度ソース及び
ドレイン領域となる反対導電型不純物をイオン注入する
工程、該絶縁膜サイドウオールを除去する工程、該導電
体層パターンをマスクにし表出する該ポリシリコン層を
選択的に除去して該ポリシリコン層と該導電体層が積層
されてなるゲート電極を形成する工程を含む本発明によ
る半導体装置の製造方法、及び、 上記方法により一半導体基板上に複数のＬＤＤ構造のＭ
ＯＳ型半導体素子を形成した後、該半導体基板上に一部
のＬＤＤ構造のＭＯＳ型半導体素子を表出する開孔を有
するレジスト膜を形成し、該レジスト膜の開孔を介し、
前記ポリシリコン層と導電体層が積層されたゲート電極
をマスクにして反対導電型不純物を高ドーズ量でイオン
注入して、高濃度ソース及びドレイン領域がゲート下部
領域に直に接するＭＯＳ）ランジスタを選択的に形成す
る工程を含む本発明による半導体装置の製造方法によっ
て解決される。

〔作　用〕 即ち本発明の方法においては、ポリサイドゲートの形成
に際し、上層の例えばＷＳｉｘ層と下層のポリシリコン
層ヲー気にパターニングせずに、エツチングレートの差
を利用してＷＳｉ２層のみをゲート形状にパターンし、
ポリシリコン層は基板全面を覆った状態で残しておき、
低濃度及び高濃度のソース及びドレイン領域形成用の不
純物はこのポリシリコン層を通してイオン注入される。

そしてＬＤＤ構造における低濃度ソース及びドレイン領
域の長さを規定するマスクとなるＳｉ０ｇサイドウオー
ルもまたこのポリシリコン上のゲート電極形状を有する
ＷＳｉ２パターンの側面に形成される。

従ってＳｉ０ｇサイドウオールを形成する際に前記ポリ
シリコン層の介在によってシリコン基板面がエツチング
雰囲気やエツチングガスイオンの照射に曝されることが
なくなるので、基板面にダメージ層や欠陥が形成される
のが回避されて素子特性の劣化は防止される。

またポリサイドゲートを完成させた状態では、Ｓｉｎ、
サイドウオール及びゲート部以外を覆うポリシリコン層
は除去されるので、ゲート電極をマスクにして再度高濃
度に不純物を導入することによって、一部のＬＤＤ構造
ＭＯＳＩ−ランジスタを高濃度ソース及びドレイン領域
が直にゲート下部領域に接した通常構造のＭＯＳトラン
ジスタに変換することが、極めて容易になし得る。

〔実施例〕

以下本発明を、第１図（ａ）〜（ｈ）に示す工程断面図
を参照し、一基板上にＬＤＤ構造のＭＯＳ）ランジスタ
と通常構造のＭＯＳ）ランジスタとが共に形成される一
実施例について具体的に説明する。

第１図（ａ）参照 本発明の方法により、上記ＬＤＤ構造と通常構造のＭＯ
Ｓ）ランジスタを具備する半導体装置を形成するに際し
ては、従来同様に例えばＰ−型シリコン基板１面に、フ
ィールド酸化膜２とその下部のｐ型チャネルストッパ３
により、ＬＤＤ構造のショートチャネルＭＯＳ）ランジ
スタが形成される第１の素子形成領域Ａ、とショートチ
ャネル化されない通常構造のＭＯＳ）ランジスタが形成
される第２の素子形成領域Ａ２とが分離形成されてなる
基板を用い、素子形成領域Ａ１、＾、上に熱酸化により
厚さ例えば３００人程０のゲート酸化膜４を形成した後
、従来同様この基板上に化学気相成長（ＣＶＤ）法等に
より、ポリサイドゲートの材料になる厚さ１０００人程
度０導電性を有するポリシリコン層５と厚さ２０００人
程度０例えばＷＳｉ２層６を積層形成する。

第１図（ｂ）参照 次いで図示しないレジストパターンをマスクにし、ＷＳ
ｉｚとポリシリコンとの選択比が１：１以上とれるエツ
チング手段、例えば〔四塩化炭素（ＣＣ１４）十酸素（
０り）からなるエツチングガスによるＲＩＢ処理により
、発光スペクトル方式のエツチング終点検出器を用いて
ＷＳｉ２層のみをエツチングし、第１のゲート電極形状
を有する第１のＷＳｉｚＳｉ−ン６Ｇ、及び第２のゲー
ト電極形状を有する第２の一５ｉ２パターン６Ｇｔを形
成する。なおここでポリシリコン層５もエツチングされ
てやや薄くなる。

次いで上記−５ｉ２パターン６Ｇ＋及び６ｃｚをマスク
にし、ポリシリコン層５及びゲート酸化膜を通してそれ
ぞれの素子形成領域＾、及びＡ２に、低濃度ソース及び
ドレイン領域形成用の燐（Ｐ゛）を、加速エネルギー：
　１００ＫｅＶ、　ドーズ量：　１０”〜１０”ｃｍぺ
程度の注入条件でイオン注入する。１０８ｓ、　１０８
０．１５８Ｓ、　１５８０は低濃度Ｐ′″注入領域を示
す。

第１図（Ｃ）参照 次いで上記基板上にＣＶＤ法により厚さ１５００〜２５
００人程度のサイドウオール形成用のＳｉＯ□膜１０９
を形成する。

第１図（ｄ）参照 次いで、例えばエツチングガスに３弗化メタンを用いた
ＲＩＢ処理による全面エツチングにより上記ＳｉＯ□膜
１０９をポリシリコン層５面が表出するまでエツチング
除去して、ＷＳｉｚＳｉ−ン６Ｇ＋及び６Ｇ２の側面部
にＳｉｎ、サイドウオール９及び５９を形成する。なお
このエツチングにおいて、５ｉ０２膜１０９とシリコン
基板１との間には厚さ１０００人程度０ポリシリコン層
５が介在し、このポリシリコンのエツチングレートはＳ
ｉＯ□に比べて極端に小さい。

そのため上記サイドウオール９及び５９が完全に形成さ
れるまでにシリコン基板１面が表出されることはなく、
従ってシリコン基板１面がエツチングガスやガスイオン
に直に曝されることがなくなるので、シリコン基板１面
にダメージ層や欠陥が形成されるのが防止される。

第１図（ｅ）参照 次いで、上記サイドウオール９を有する第１のＷＳｉ、
パターン６Ｇ＋及びサイドウオール５９を有する第２の
ＷＳｉ、パターン６Ｇ！をマスクにし、ポリシリコン層
５を通しシリコン基板１面に、Ａｓ＋を１０１％〜１０
”ｃｍ−”程度の高ドーズ量でイオン注入し、所定の熱
処理を行いこの注入砒素と前記Ｐ゛注入領域１０８Ｓ、
１０８Ｄ、１５８Ｓ、１５８Ｄ内の燐を活性化再分布さ
せて、第１の素子形成領域Ａ１内に低濃度ソース領域及
びドレイン領域８Ｓ、　８Ｄ、高濃度ソース領域及びド
レイン領域１０Ｓ　５１００を、第２の素子形成領域Ａ
！内にｎ−型低濃度ソース領域及びドレイン領域５８Ｓ
　、５８Ｄ　、　ｎ＋型型部濃度ソース領域びドレイン
領域６０Ｓ　、６００をそれぞれ形成する。

第１図（ｆ）参照 次いで弗酸系の液によるウェットエツチングによりＳｉ
０ｇサイドウオール９及び５９を除去した後、ＷＳｉｚ
とゲート酸化膜（Ｓｉ０１）に対して十分に大きなエツ
チングの選択性が得られる臭素（Ｂｒｚ）系のガス種を
用いたＲＩＢ処理によりこの基板面を全面エツチングし
て、表出するポリシリコン層５を選択的に除去する。こ
こで素子形成領域ＡＩ上にポリサイドゲート電極７を有
するＬＤＤ構造のＭＯＳトランジスタＴｒ、が、素子形
成領域Ａ２上にポリサイドゲート電極５７を有するＬＤ
Ｄ構造のＭＯＳ）ランジスタＴｒｓｚが形成される。

第１図（（至）参照 次いで例えば周辺回路に用いる一部のトランジスタ例え
ば素子形成領域Ａ２上のＬＤＤ構造Ｍ、ＯＳトランジス
タＴｒＢを、高濃度のソース及びドレイン領域が直にゲ
ート下部領域に接する通常構造のＭＯＳ）ランジスタに
変換するために、上記基板上にこのトランジスタＴｒｓ
ｚ上を表出する開孔１２を有するレジストパターン１１
を通常のフォトプロセスにより形成し、このレジストパ
ターン１１及び上記開孔１２内に表出しているポリサイ
ドゲート電極５７をマスクにしゲート酸化膜４を通して
素子形成領域Ａ８内に１０１ｔｈ程度の高ドーズ量でＡ
ｓ″″をイオン注入する。１１３Ｓ及び１１３Ｄは高濃
度Ａｓ”注入領域を示す。

第１図Ｑ′１）参照 次いで、所定の熱処理を行い前記注入Ａｓを活性化再分
布させて、このＭＯＳトランジスタＴｒＢのＬＤＤ構造
のソース及びドレイン領域をゲート下部領域＾、に直に
接する通常構造のｎ゛型ソース領域１３Ｓ及びドレイン
領域１３０に変換する。

以上により、Ｐ−型を有する一半導体基板１上に、ＬＤ
Ｄ構造を有するｎチャネルＭＯＳトランジスタＴｒ、と
、通常構造を有するｎチャネルＭＯＳトランジスタＴｒ
ｚとを有する半導体装置が形成される。

以上実施例で説明したように、本発明の方法によれば、
ＬＤＤ構造を形成するためにゲート電極の側面にサイド
ウオールを形成する際、半導体基板面がエツチングガス
やエツチングガスイオンに曝されないので、シリコン基
板面にダメージ層や欠陥が形成されることがなくなって
、接合リークの発生等による素子の特性劣化が防止され
、ＬＤＤ構造ＭＯＳ）ランジスタを用いて構成される半
導体装置の信輔性が向上する。

また同実施例に示したように本発明の方法によれば一半
導体基板上に形成された複数のＬＤＤ構造ＭＯＳ）ラン
ジスタを通常構造のＭＯＳＩ−ランジスタに変換するこ
とが極めて容易である。

なお本発明の方法において、ポリサイドゲートを形成す
る金属シリサイドは上記ＷＳｉｚに限られるものではな
い。またポリシリコン層上に積層される導電体層は金属
シリサイドに限られるものではなく、ポリシリコンに対
してエツチングの選択性を有する導電体、例えば高融点
金属等であってもよい。

〔発明の効果〕

以上説明のように本発明によれば、ＬＤ’Ｄ構造のＭＯ
Ｓ）ランジスタを用いて構成される半導体ＩＣの信頼性
が向上する。

また、ＬＤＤ構造と通常構造のＭＯＳＩ−ランジスタの
一基板上への混載が容易になるので、多機能化される半
導体ＩＣの性能向上が図れる。

【図面の簡単な説明】

第１図（ａ）〜由）は本発明の方法の一実施例の工程断
面図、 第２図（ａ）〜（ｅ）は従来方法の工程断面図である。 図において、 １はｐ−型シリコン基板、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４はゲート酸化膜、 ５はポリシリコン層、 ６は一５ｉｚ層、 ５Ｇ＋　、　６Ｇｚ　は−５ｉ２パターン、７．５７は
ポリサイドゲート電極、 ８Ｓ、５８Ｓはｎ−型低濃度ソース領域、８Ｄ、　５８
Ｄはｎ−型低濃度ドレイン領域、９．５９は５ｉｆｔサ
イドウオール、 １０Ｓ　、６０Ｓはｎ０型高濃度ソース領域、１００　
、６００はｎ１型高濃度ドレイン領域、１１はレジスト
パターン、 １２は開孔、 １３Ｓはｎ＋型ソース領域、 １３０はｎ０型ドレイン領域、 １０８Ｓ、１０８０．１５８ｓ、　１５８０は低濃度Ｐ
゛注入領域、１１３Ｓ、　１１３０は高濃度Ａｓ”注入
領域、Ａ、、　Ａ、は素子形成領域、 Ｔｒｌ　、Ｔｒ、はＬＤＤ構造ＭＯＳＩ−ランジスタ、
Ｔｒ、は通常構造ＭＯＳ）ランジスタ を示す。 本発明の方塊の一実施例の一］軒面図 第 図（での１） ！１！１　図（での２）

Claims (2)

【特許請求の範囲】
1. （１）ポリシリコン層上に該ポリシリコンとエッチング
   の選択性を有する導電体層が積層されたゲート電極を有
   し、且つ低濃度ソース及びドレイン領域を有するＬＤＤ
   構造のＭＯＳ型半導体装置を製造するに際して、 一導電型半導体基板上にゲート絶縁膜を形成した後、該
   半導体基板上にポリシリコン層と該導電体層とを積層し
   て形成する工程、 該導電体層をゲート電極の形状にパターニングする工程
   、 該導電体層パターンをマスクにし、表出する該ポリシリ
   コン層及びその下部のゲート絶縁膜を通して該半導体基
   板内に低濃度ソース及びドレイン領域となる反対導電型
   不純物をイオン注入する工程、 該導電体層パターンの側面に絶縁膜サイドウォールを形
   成する工程、 該絶縁膜サイドウォールと該導電体パターンをマスクに
   し、表出する該ポリシリコン層及びその下部のゲート絶
   縁膜を通して該半導体基板内に高濃度ソース及びドレイ
   ン領域となる反対導電型不純物をイオン注入する工程、 該絶縁膜サイドウォールを除去する工程、 該導電体層パターンをマスクにし表出する該ポリシリコ
   ン層を選択的に除去して該ポリシリコン層と該導電体層
   が積層されてなるゲート電極を形成する工程を含むこと
   を特徴とする半導体装置の製造方法。
2. （２）請求項１記載の方法により一半導体基板上に複数
   のＬＤＤ構造のＭＯＳ型半導体素子を形成した後、 該半導体基板上に一部のＬＤＤ構造のＭＯＳ型半導体素
   子を表出する開孔を有するレジスト膜を形成し、該レジ
   スト膜の開孔を介し、前記ポリシリコン層と導電体層が
   積層されたゲート電極をマスクにして反対導電型不純物
   を高ドーズ量でイオン注入して、高濃度ソース及びドレ
   イン領域がゲート下部領域に直に接するＭＯＳトランジ
   スタを選択的に形成する工程を含むことを特徴とする半
   導体装置の製造方法。