JPH0296364A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は相補型半導体装置の微細化を進める上で複雑化
する製造プロセス工程を簡略化するとともに、顕在化す
るＣＭＯＳラッチアップ耐性を向上した高密度な相補型
集積回路に関するものである。

従来の技術 超集積回路装置いわゆるＶＬＳ　Ｉにおいて、高いノイ
ズマージンならびに低消費電力の要請がらＣＭＯ３技術
の重要性が増している。しがしながら、微細化に伴い構
成要素である２つのトランジスタ、すなわちｎ−チャネ
ルＭＯ３ＦＥＴおよびｐ−チャネルＭＯ８ＦＥＴの隣接
部分での寄生サイリスタ動作によって引き起こされるＣ
ＭＯＳラッチアップ現象が重大な問題となってきている
。

そこで、この解決のために種々の構造ならびにプロセス
が提案されている。以下、基板内下層部から＋７）（１
）両チャネル（ｐ、ｎ）ＭＯ３ＦＥＴ隣接部の基板電位
の固定、ならびに（ＩＩ）隣接部絶縁層直下のチャネル
ストップ層の形成とろい２点から説明する。

（１）基板電位の固定に関しては、 例えばアイ、イ、イ、イ、１９８４アイ、イ。

デイ、エム（１，Ｅ、Ｅ、Ｅ、１９８４Ｉ、Ｅ。

Ｄ、Ｍ、）Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓｔ　　ｐ
ｐ、４０６−４０９にに、Ｗ、Ｔｅｖｉｌ等によって提
案された構造を第５図に示す。

同図において、６１はｎウェル、７０は高濃度埋め込み
層（ｐｔ）、７１は低濃度基板（ｐ型）になっている。

この構造では、３μｍプロセスに基づく基準的なｎウェ
ル６１を形成後、加速電圧が４　Ｍ　ｅ　Ｖと高いエネ
ルギー注入によってこのｎウェル６１よりも深い位置に
一様に高濃度埋め込み層（ｐｔ）７０を形成している。

この高濃度埋め込み層７０によって低濃度基板７１の抵
抗を低くすることができる。このためエビ構造を基礎に
したｐ−／ｐ＋基板をもつＣＭＯＳ構造の場合と同様に
、ｐ＋層（ｐチャネルＭＯ３ＦＥＴのソース／ドレイン
）６４とｎウェル６１からなるｐ　／　ｎ接合を順方向
にバイアスするトリガー電流が注入されても、寄生ｎｐ
ｎ　トランジスタ（エミッタ；ｎ＋層６３．ベース；低
濃度基板７１、コレクター；ｎウェル６１）の動作を抑
制し、結果として、寄生ｎｐｎｐ（ｎ　；　ｎ＋層６３
゜ｐ；低濃度基板７１．ｎ　；　ｎウェル６１．ｐｏｐ
”層６４）のサイリスク動作を抑制し、ＣＭＯＳラッチ
アップを抑制している。

（Ｕ）チャネルストップ層の形成に関しては、例えば、
アイ、イ、イ、イ、１９８５アイ。

イ、デイ、エム、（１，Ｅ、Ｅ、Ｅ、１９８５１、Ｅ、
Ｄ、Ｍ、）Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓｔ　　ｐ
ｐ、４０３−４０６にＲ，Ａ、Ｍａｒｔｉｎ等は、第６
図のようにｎウェル構造の製造プロセスを提案している
。

この製造プロセスは、主に両チャネルＭＯＳＦＥＴ隣接
部での絶縁分離層直下のチャネルストツブをウェル形成
と同時に形成しプロセスの簡略化を図ったものである。

同図（ａ）において、まず、絶縁分離層を形成する部分
に、ｎチャネルストップ５５となるｐ型高濃度不純物を
注入する。

次いで、通常のＬＯＧＯＳプロセスの熱酸化工程により
絶縁分離層５６を形成し、更に、この絶縁分離層５６の
一部（約半分）を含んでフォトレジスト６０のパターン
を形成する。この時、前述の熱酸化工程によりｎチャネ
ルストップ５５は内部に拡散する。（同図（ｂ）） 更に、フォトレジスト６０を介して高い加速エネルギー
でｎ型のイオン種を注入し、ｎウェル５１ならびにこの
ウェルの一部として絶縁分離層直下に比較的高濃度のｎ
＋領領域即ちｐチャネルストップ５１ａを一度に形成す
る。（同図（Ｃ））従って、ｐチャネルストップ５１ａ
は、ｐ＋の拡散がなされている状態で更にｎ＋注入がな
されるコンペンセイト方式で、このチャネルストップが
形成されることになる。また、このｎ＋注入がｎウェル
５１形成と同時にし、プロセスの簡単化を図っているた
め、プロセス余裕度が小さく、必ずしもＣＭＯ８構造の
ラッチアップ防止のために最適なものとはいえない。こ
のように形成された、ウェルならびに両（ｐ、ｎ）チャ
ンスト構造を有する半導体基板に、通常のＭＯ８ＦＥＴ
プロセスによりＣＭＯ３構造の半導体を形成する。

（同図（ｄ）〉 以上のように太き（２つの提案がなされている。

発明が解決しようとする課題 しかしながら、これらの構造ではやはり充分ではない。

というのも、第５図に示した構造では、以下の重大しな
問題点がある。

■　ｎチャネルストップ６５とｎウェル６１との接合位
置は、ｎウェル６１の形成が標準的である（高温、多時
間ドライブイン）ため横方向拡散が大きく不確定にしか
定まらず、微細化には適しない。

また、標準的ｎウェル６１のシート抵抗は高（絶縁分離
層６６付近でのｎウェル６１の電位を充分高（固定する
ことが困難であり、ｎ＋層６３と低濃度基板７１によっ
て構成されるｐ／ｎ接合を順方向にトリガーしたＣＭＯ
Ｓラッチアップ抑制には効果がない。

■　ｎ　／　ｐ接合（ｐ　；　ｐ＋層６４．ｎ；ｎウェ
ル６１）を順方向に対しては、高濃度埋め込み層７０が
’ＣＭ　ＯＳラッチアップ抑制に効果的であるが、高濃
度埋め込み層上部の低濃度基板７１の厚さが厚＜、ｎチ
ャネルＭＯ８ＦＥＴとｐチャネルＭＯ３ＦＥＴの間隔が
縮少とするとＣＭＯＳラッチ耐性が低下する。

また、このためさらにＣＭＯＳラッチアップ耐性を向上
するためには、高濃度埋め込み層７０の濃度値を上げる
必要があるが、１×１０　Ｃ１１以上のドーズ量をもつ
高エネルギー注入時には転位ループからなる欠陥が発生
し、あまり高濃度の埋め込み層は形成できない。

また、第６図に示される構造では、以下の問題点がある
。

■　ｎチャネルストップ５５とｎウェル５１との接合位
置はｎチャネルストップ５５のｐ領域をｎウェル５１の
ｎ型領域でコンベンセーションすることによって決めて
いる。このことは、プロセス感度性を強＜ＬｎＭＯ８Ｆ
ＥＴとｐ−ＭＯ３ＦＥＴ間隔の縮少する上で障害となる
。

■　また、ｐ＋層５４とｎウェル５１からなるｐ／ｎ接
合を順方向をトリガー源とするＣＭＯＳラッチアップに
対しては効果的ではなく、エビ構造を併用させる必要が
ある。

つまり、従来構造では、微細化の面でも、ＣＭＯＳラッ
チアップ耐性の面でも十分満足する特性を示すものでは
なく、従って本発明はこのような従来の構造が有する問
題点に鑑みてなされたもので全く新しい製造プロセス法
を用いた新規な構造の相補型半導体装置である。

課題を解決するための手段 本発明は、第１導電型の半導体基板と、この半導体基板
に選択的に形成された第２導電型のウェルと、この第２
導電型のウェル直下の深い領域に形成され前記半導体基
板よりも高濃度の第１導電型の埋め込み層と、前記第２
導電型ウェルを平面的に取り囲んで前記埋め込み層より
も浅い領域に形成された第１導電型のウェルと、この第
１導電型のウェルと前記埋め込み層が前記第２導電型の
ウェル端部表面近傍に形成される絶縁分離層の直下の前
記半導体基板内にて基板濃度よりも高濃度の第１導電型
不純物にて連続形成されており、前記第２導電型のウェ
ルには第１導電型のトランジスタを、前記第１導電型ウ
ェルには第２導電型のトランジスタを形成したことを特
徴とする半導体装置である。

作　　　用 絶縁分離層直下に、高濃度で浅い第１導電型のウェルと
第２導電型のウェルを自己整合的に形成することによっ
て、チャネルストップのための製造プロセスを省略して
、絶縁分離を達成することができる。このため第１導電
型と第２導電型トランジスタの間隔を縮少することが容
易になる。

また、第２導電型のウェルが平面的にもまたその下層部
においても高濃度の第１導電型の不純物にて囲まれてい
る。このため、第２導電型ウェルから半導体基板の下方
ならびに横方向に注入されるラッチアップのトリガー電
流を効率的に愛収することが出来る。

実施例 以下、本発明の実施例を第１図から第４図に基づいて説
明する。第１図においては、■はｌウェル、２は高濃度
埋め込み層（ｐ＋）３は高濃度埋め込み層２と連続的に
つらなったｐ’）ｘ）Ｌ、４−は低ｍＪ１Ｍ板（ｐ型）
　、５１：ｔ　ｒｌ’層、６はｒ−＞＋！、７は絶縁分
離層、８はゲート電極、９はゲート酸化膜、１０はアル
ミ配線である。

この第１図で特徴的なことの一つは、高濃度埋め込み層
がｎチャネルトランジスタを形成するためのｎウェル３
と基板濃度よりも高濃度で連続的に導通していることで
ある。

このため、基板表面より半導体基板の電位を固定するこ
とが容易になる。即ち、例えば表面よりｎウェル３を電
位固定することにより、自動的に電位固定される。この
ため、ｎチャネルトランジスタのソース領域を形成する
ｐ＋層６から注入されｎウェル１を介して低濃度基板３
の下方向並びに横方向に流入されるホール１ａの全てが
この高濃度埋め込み層２に吸収され寄生ｐｎｐｎサイリ
スクが動作することを抑制する。特に、この構造では、
素子間分離間隔が縮少されたときに効果的である。

また、本発明のもう一つの特徴は、ｎウェル１とｎウェ
ル３の一部浅い高濃度層が絶縁分離層７の直下に位置し
ていることである。このため、ｎウェル１とｎウェル３
が同時にｎチャネルストップ（ｎ＋層部）とｎチャネル
ストップ（ｐ＋層部）の役割をそれぞれ果たしており、
付加的なｎチャネルストップ及びｎチャネルストップド
ーピングの工程を不要にし、従来のＣＭＯ３半導体の製
造工程を極めて簡略化出来ることになる。

さらにもう１つの本発明の特徴は、前記の特徴をもつｎ
ウェル１とｎウェル３が自己整合的に形成されている点
である。このために、ｎウェル１を形成するｎ型不純物
と１〕ウェル３を形成するｎ型不純物とがコンペンセー
ションする領域は、はとんどな（、素子間分離間隔を極
めて容易に自己整合的に縮少できる。

つまり、このような構造によってはじめでＣＭＯ８構造
に於けるラッチアップを制御しながら、かつ微細化を可
能とするものである。

次に、第２図（ａ）〜（ｄ）を用いて、その製造方法の
一例についてそのポイントとなる点を説明する。

まず、第２図（ａ）に示すように、低濃度基板（ｐ型）
４に選択的に絶縁分離層７を形成する。この絶縁分離層
７はその一部を半導体基板内に形成され、他一部を半導
体基板上部に形成されていることを特徴とする。この形
状は、一般に、熱酸化によるＬＯＣＯ８法で形成される
が、さらに微細な素子分離は、エツチング法による基板
への溝堀と絶縁物の埋め込みによって形成するとき、基
板上部へも埋め込み層を重み上げることによって得るこ
とができる。

次に、第２図（ｂ）に示すように、基板上部にフオトレ
ジスト１１のパターンを形成する。

ここで−例として、このフォトレジスト膜厚は２μｍ程
度であり、イオン注入時の阻止能は０゜８２程度に設定
する。この膜厚で、高濃度埋め込み層（ｐ”）２形成用
のボロンを加速電圧１．７ＭｅＶ、　　ドーズ量３．０
〜７．ＯＸ　１０”／ｃｄの高エネルギーで注入すると
、レジストで覆われていない部分には深い高濃度埋め込
み層２が、またレジストで覆われている部分には、この
フォトレジスト１１を貫通して、同時にｎウェル３が形
成される。尚、後述するが、このフォトレジスト１１の
膜厚は、ｎウェル形成時のリンのイオン注入に関しては
完全に阻止する厚さに設定しである。

更に、このような高エネルギー注入によりウェルを形成
することにより、後の温度処理の後もトランジスタが形
成される半導体基板表面付近よりも深い領域に不純物の
高濃度層形成を可能とし、これによりウェル電位の固定
ならびにＣＭＯＳラッチアップのトリガー電流を抑制す
ることが可能となる。

また、絶縁分離層７の直下では、この分離層の膜厚のイ
オン注入阻止能により前述のｎウェル３および高濃度埋
め込み層（ｐ＋）２より不純物フロファイルが浅（形成
され、チャネルストッパーの役割をはたすものである。

この後、第２図（Ｃ）に示すように、更に、このフォト
レジストパターンを取り除（ことなく、リン（加速電圧
９００ｋｅＶ、ドープ１１．５Ｘ１０　　／ｃｊ　）を
ウェハ全面に注入し、ｎウェル１を高濃度埋め込み層２
上部に形成する。また、このとき、絶縁分離層７直下で
は浅いｎウェル１が形成され、同様にチャネルストッパ
ーの役割を果たす。

この後、通常のプロセスでゲート酸化膜９．ゲート電極
８＋ｎ＋層５．ｐ＋層６．およびアルミ配線１０を形成
し相補型半導体装置を得る。

以上が製造方法の概略であるが、この実施例に従って形
成された不純物分布シミュレーション結果の例を第３図
に示す。

第３図は、−例としてフォトレジスト膜厚１．９μｍ、
その阻止能０．８２．フォトレジストのテーパ角８５°
、注入角度７゛で、リン（加速電圧９００ｋｅＶ、　ド
ーズ量１．５Ｘ１０　　／ｃｄ）およびボロン（加速電
圧１．７ＭｅＶ、ドーズ量３．０ＸＩＯ／ｃｊ）を注入
し、１０５０℃２時間のアニールをおこなったときのｎ
型ならびにｐ型不純物のプロファイルのシミュレーショ
ン結果である。

高濃膚のボロン分布がｎウェル３（３，２ｘｌＯ（Ｊ　
　のピーク濃度値の位置が表面から約１μｍ）と高濃度
埋め込み層２（３，２Ｘ１０　　ａｍ　　のピーク濃度
値の位置が表面から約２．５μｍ）および３　、２　Ｘ
　１０　　ｃｍ　　以上の濃度値が絶縁分離層７直下に
形成されている。

また、高濃度のリン分布がｎウェル１が高濃度埋め込み
層２の上部に（１，６Ｘ１０　　ａｔｅ　　のピーク濃
度値の位置が表面から約１．０μｍ）形成され、さらに
、絶縁分離層７の直下に高濃度リン分布が形成されてい
る。しかも、ｎウェル３と高濃度埋め込み層２が（図で
は４Ｘ１０　　ｃｌｌ　の濃度で）連続的につらなって
いることもわかる。

更に、第４図は、ウェハー全面にボロン注入（加速電圧
１．７ＭｅＶ、　ドーズ量３．０Ｘ１０”／　ｃｄ　）
を注入し、１０５０℃２時間のアニールを後、前記第３
図と同じ工程をおこなったときのシミュレーション結果
である。ｎウェル３よりも高濃度（６，４Ｘ１０　　ｃ
ｍ　　のピーク濃度値が表面から約２．５μｍの位置に
形成されている。）埋め込み層２が形成されていること
がわかる。

一般に、高エネルギーによる注入法においては、そのド
ーズ量が１　、　ＯＸ　１０　　／　ｃｏｔを越える領
域において、転位ループ等による欠陥の発生を誘起する
。また、この欠陥は熱処理によって回復が難かしいこと
が知られている。しかし、低ドーズ量注入と熱処理をく
り返すことによって、第４図に示されるように高濃度埋
め込み層２を形成することが可能であり、ＣＭＯＳラッ
チアップ耐性をさらに向上させることができる。

発明の効果 以上これらはほんの一例に過ぎないが、本発明の構造を
有する相補型半導体装置により、ｐウェルに基板表面か
らコンタクトをとり、深い領域の高濃度埋め込み層の電
位を容易に固定することができ、ｎチャネルトランジス
タのソース領域を形成する１層から、注入されｎウェル
を介して低濃度基板の下方向並びに横方向に流入される
ホールの全りがこの高ａ度埋め込み層に吸収される。

このため、ＣＭＯＳラッチアップに極めて強い低消費電
力な相補型半導体装置を得ることができる。

また、ｎウェルとｎウェルの一部の浅い高濃度領域が、
絶縁分離層直下に位置しており、素子間分離間隔を自己
整合的に容易に縮少でき高濃度化が可能である。

さらに、本発明の製造方法により、極めて高精度な高密
度化が可能である。すなわち、一つのフォトレジストパ
ターンでｎチャネルトランジスタを形成するｎウェルと
、ｎチャネルトランジスタを形成するｎウェルとが自己
整合的に形成されているため、絶縁分離層直下で、ｎウ
ェルとｎウェルの両チャネルストッパーの役割を果す高
濃度層がコンペンセーションするととなく、その接合位
置を確定することができるからである。

従って、本発明の相補型半導体装置は、ＣＭＯ８技術に
要求されるＣＭＯＳラッチアップ耐性の高い高集積化技
術のためには必要不可欠なものであり、その工業的価値
は極めて大きい。

【図面の簡単な説明】

第１図は本発明の一実施例における相補型半導体装置の
構造断面図、第２図→−→は同装置の製造工程の概略断
面図、第３図は注入条件と注入不純物のプロファイルの
一例を示す不純物濃度等高線図、第４図は他の注入条件
と注入不純物のプロファイルを示す濃度等高線図、第５
図は従来の相補型半導体装置の構造断面図、第６図は他
の従来の相補型半導体装置の製造工程概略断面図である
。 １・・・・・・ｎウェル、２・・・・・・高濃度埋め込
み層、３・・・・・・ｎウェル、４・・・・・・低濃度
基板、５・・・・・・ｎ＋層、６・・・・・・ｐ＋層、
７・・・・・・絶縁分離層、８・・・・・・ゲート電極
、９・・・・・・ゲート酸化膜、１０・・・・・・アル
ミ配線。 ｉｒＩ！Ｊ 第　２　図 （α〕 第 図 （Ｃ） ↓ ↓ ↓ ↓ 番 ↓ ↓ ■ ↓ ↓ ↓ ↓ 第 図 第 図 第 図 （ａ）

Claims (6)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、この半導体基板に選
   択的に形成された第２導電型のウェルと、この第２導電
   型のウェル直下の深い領域に形成され前記半導体基板よ
   りも高濃度の第１導電型の埋め込み層と、前記第２導電
   型のウェルを平面的に取り囲んで前記埋め込み層よりも
   浅い領域に形成された第１導電型のウェルと、この第１
   導電型のウェルと前記埋め込み層が前記第２導電型のウ
   ェル端部表面近傍に形成される絶縁分離層の直下の前記
   半導体基板内にて基板濃度よりも高濃度の第１導電型不
   純物にて連続形成されており、前記第２導電型のウェル
   には第１導電型のトランジスタを、前記第１導電型のウ
   ェルには第２導電型のトランジスタを形成したことを特
   徴とする半導体装置。
2. （２）絶縁分離層の直下の第１導電型ウェルおよび第２
   導電型のウェルの不純物プロファイルは、各々、前記絶
   縁分離層以外に設けられた各ウェルの不純物プロファイ
   ルよりも浅く形成されたことを特徴とする請求項１に記
   載の半導体装置。
3. （３）第１導電型のウェルの不純物プロファイルの最も
   高い濃度層が、半導体基板内部下層部に位置し、同様に
   第２導電型のウェルの不純物プロファイルの最も高い濃
   度層が、半導体基板内部下層部に位置し、前記第１導電
   型のウェルならびに、前記第２導電型のウェルに形成さ
   れるトランジスタは、各々前記高い濃度層よりも浅い領
   域に形成されたことを特徴とする請求項１または２に記
   載の半導体装置。
4. （４）第１導電型の半導体基板と、一部がこの半導体基
   板表面より突出した絶縁分離層を形成する分離工程と、
   この絶縁分離層の一部を含んで前記半導体基板上に選択
   的にフォトレジストパターンを形成するパターン工程と
   、このフォトレジストパターンを用いて第１導電型のイ
   オン種ならびに第２導電型イオン種を注入する注入工程
   を有し、この注入工程により前記フォトレジストパター
   ンで覆われていない前記半導体基板内の上層部には第２
   導電型の領域を形成し、また、前記第１導電型のイオン
   種の注入工程により前記第２導電型の領域の下層部なら
   びに前記フォトレジストパターンで覆われた前記半導体
   基板内の上層部に第１導電型の領域を形成し、この第１
   導電型領域が前記絶縁分離層の下層部で基板濃度よりも
   高い濃度にて連続して形成されていることを特徴とする
   半導体装置の製造方法。
5. （５）第１導電型ならびに第２導電型のイオン種の注入
   が、４００ｋｅｖ以上の加速電圧で高エネルギー注入工
   程であることを特徴とする請求項４に記載の半導体装置
   の製造方法。
6. （６）第１導電型の半導体基板全面にこの基板と同導電
   型のイオン種を注入する工程と、このイオン注入工程の
   後、熱処理する工程との２つの工程を少なくとも１回以
   上くり返した後に、選択的な絶縁分離層を形成すること
   を特徴とする請求項４または５に記載の半導体装置の製
   造方法。