JPH0269846A - エラー検出訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＮビットのワードデータにＭビットの冗長ワ
ードを付加することによりにビットのエラー検出やΩビ
ットのエラー訂正を行なうエラー検出訂正装置に関し、
特に、エラー検出訂正の論理の正誤を判定し、エラー検
出訂正論理の誤動作を検出することによってさらにデー
タの信ＮＭ度を向上せしめるエラー検出訂正論理診断機
能付エラー検出訂正装置に関する。

［従来の技術］ エラーの発生し易い環境条件でのシステムや、高信頼度
が要求されるシステムなとでは、データの信頼度向上の
ため、エラー検出訂正装置が使用されている。

第５図は、従来のエラー検出訂正装置のブロック図であ
る。

同図において、ｌはＮビットのデータワードとＭビット
の冗長ワード（ただし、Ｎ、　Ｍは自然数である。）を
記憶するメモリ回路である。また、２はにビットのデー
タのエラー検出をしたり、Ｑビットのエラーを訂正する
エラー検出訂正回路である。このエラー検出訂正回′ｌ
＠２は、ＮビットのデータワードにＭビットの冗長ワー
ドを付加することにより、１（ビットまでのエラーを検
出し、さらに、Ｑビットまではエラーを正しいデータに
訂正する。従って、メモリ回路ｌとエラー検出訂正回路
２間にエラーが発生し易い環境や、メモリ回路１に放射
線などに起因するビット反転のソフトエラーが起こり易
い環境、あるいは宇宙開発用や航空管制などの高信頼度
が要求されるようなシステムにおいて、Ｎビットのデー
タワードを正しい値に維持する働きをする。

また、この際のにビットのエラー検出機能やＱビットの
エラー訂正機能は、符号化回路３と復号化回路４の論理
によって行なわれる。

次に、このエラー検出訂正回路２の動作を説明する。

まず、入力データバス５から入力されたＮヒツトのデー
タワードＤＷ＝　（ＤＢ８．　　・・・、　　ＤＢ・・
・、ＤＢ、−１）（ただし、ｌはｌ≦Ｎ−１なる自然数
である。）を符号化回路３がラッチする。そして、符号
化回路３は、Ｎビットのデータからある論理でエラーを
検出したり訂正するためのＭビットの冗長ワードＣＷ＝
　（ＣＢ８．　・・・、ＣＢ・・・、　　　ＣＢ□、）
を作成した後、データワードＤＷについては、そのまま
無処理でデータワードバス６へ出力し、作成された冗長
ワーＦ’　ＣＷについては、冗長ワードバス７へ出力す
る。また、メモリ回路ｌは、この（Ｎ＋Ｍ）ビットのデ
ータ、すなわち、ＮビットのデータワードＤＷとＭビッ
トの冗長ワードＣＷを記憶する。

一方、メモリ回路ｌからデータが出力されるときには、
復号化回路４がデータワードバス６からＮビットの出力
されるデータワードＤＷをラッチし、かつ、冗長ワード
バス７から出力されるＭビットの冗長ワードＣＷをラッ
チする。そして、符号化回路３てＭビットの冗長ワード
ＣＷを作成したときと逆の論理で復号化する。この際、
（Ｎ＋Ｍ）ビットのデータは、エラービット総数ｌ（ビ
ットまで正しくエラー検出され、エラービット数に’（
ｋ’はに′≦になる自然数である。）をエラー検出信号
としてエラー検出信号線８へ出力する。さらに、定めら
れた論理に従っであるビットＱまでは正しくエラー訂正
をし、訂正されたデータを人出力データバス３へ出力す
る。

従来のエラー検出訂正装置は、以上のような処理を行な
っていた。

［解決すべき問題点］ 上述した従来のエラー検出訂正装置は、次のような問題
点があった。

■エラー検出訂正回路内の冗長ビットを作成する符号化
回路やエラーの検出訂正をする復号化回路に故障が発生
し、符号化または復号化の論理が誤ったときに、出力デ
ータが誤って訂正されたり、誤ったエラー検出がされる
など、システムの信頼度が著しく低下する。

■エラー検出信号のモニターだけでは、メモリ回路の故
障か、エラー検出回路の故障かの判断が難しい。

本発明は、上記問題点にかんがみてなされたもので、簡
易な回路構成によってエラー検出訂正論理の正誤を診断
することが可能なエラー検出訂正装置の提供を目的とす
る。

［問題点の解決手段］ 上記目的を達成するため、本発明のエラー検出訂正装置
は、　　（Ｎ＋Ｍ＋１）ビットのメモリ回路と、ｋビッ
トエラー検出およびＱビットエラー訂正を行なうエラー
検出訂正回路と、上記メモリ回路とエラー検出訂正回路
間のデータバス上において、上記メモリ回路へのデータ
書き込み時に入力データの一ビットを反転した反転ビッ
トを付加して出力するとともに、上記メモリ回路へのデ
ータ読み込み時には、上記反転ビットを含まない正常デ
ータと上記反転ビットで正常データを置換した反転デー
タとを選択して出力する双方向バッファと、上記メモリ
回路からのデータ読み込み時に」１記正常データと上記
反転データとを入力し、エラー検出訂正論理の正誤を診
断する診断回路とを備えた構成としである。

かかる構成とすることにより、メモリにデータを書き込
むときに一ビツト反転させたビットも合わせて書き込み
、読み込み時は正常データのエラー検出訂正処理と一ビ
ツト反転データのエラー検出訂正処理とを時分割に行な
い、診断回路によってそれぞれの値を比較してエラー検
出訂正論理の正誤を判定している。

［実施例］ 以下、図面にもとづいて本発明の詳細な説明する。

第１図は、本発明の一実施例に係るエラー検出訂正装置
のブロック図、第２図は、第１図のエラー検出訂正装置
におけるデータ処理を示す図、第３図は、第１図のエラ
ー検出訂正装置における診断回路のブロック図である。

なお、従来例と共通または対応する部分については同一
の符号で表す。

第１図において、ｌは（Ｎ＋Ｍ＋１）ビットのワードを
記憶するメモリ回路、２はにビットのエラー検出機能と
Ｑビットのエラー訂正機能を有するエラー検出訂正回路
である。このエラー検出訂正回路２は、入力データバス
５から入力されたＮビットのデータワードＤＷを内部回
路である符号化回路３がラッチし、ある定められた論理
にもとづいてデータワードＤＷの各ビットに対応してエ
ラー検出訂正用のＭビット冗長ワードＣＷを作成する。

そして、冗長ワードＣＷ作成後、入力されたデータワー
ドＤＷをそのままの状態でデータワードバス６へ出力し
、作成された冗長ワードＣＷを冗長ワードバス７に出力
する。

一方、エラー検出訂正回路２がデータをメモリ回路ｌか
ら受は取る際には、復号化回路７がデータワードバス６
と冗長ワードバス７の（＋’Ｊ＋Ｍ）ビットのデータを
ラッチし、符号化と逆の論理で復号化する。すなわち、
工（ビット以内のエラーは検出し、Ｑビット以内のエラ
ーは訂正して人出力データバス３へ出力する。また、仮
にに′ビットのエラーが検出されたとすると、ｒｋ’　
ビット数のエラー有り」の情報をエラー検出信号線８へ
出力する。

次に、９は双方向バッファであり、データワードバス６
上の任意のビット１と接続されている。

そして、メモリ回路ｌが書き込みモートのときに、入力
データピッ）ＤＢ　　について、同一の信号をデータワ
ードバス６のＤＢ、信号線へ出力し、反転信号ＤＢ　　
を診断用ビット線１０へ出力させる。

また、メモリ回路ｌが読み出しモードのときは、ＤＢ　
　信号線または診断用ビット線ｌＯのいずれかのみと接
続する機能を有している。

この双方向バッファ９により、メモリ回路ｌの読み出し
モード時に、次の処理がなされる。すなわち、ＤＢ　　
信号線と接続したときは、復号化回路７でデータワード
ＤＷ＝　（ＤＢ、、−、ＤＢ、。

・・・、　　ＤＢＮ−１）をラッチし、診断用ビット線
１０と接続したときは、復号化回路７でＤＷ＝（ＤＢｅ
。

・・・、ＤＢ、、・・・、ＤＢＮ−４）をラッチするこ
とになる。

このように、双方向バッファ９はエラー検出訂正回路２
のエラー検出訂正論理の正誤の診断をするために、−ビ
ットエラーを作成する回路であり、故意に一ビット誤ら
せたデータワードと正常なデータの切替機能を有してい
る。そして、時分割に正常データと一ビットエラーデー
タ（反転データ）をエラー検出訂正回路２へ送出する機
能を有している。

また、１１は制御信号線であり、メモリ回路ｌの読み出
しモード時に双方向バッファ９がビット信号線ＤＢ　　
と診断用ビット線ｌＯのどちらと接続するかを制御する
制御信号を伝達する。

そして、１２はエラー検出訂正回路２におけるエラー検
出訂正の論理の正誤を判定する診断回路であり、診断の
結果を診断信号線１３へ出力する。

さて、第２図はビットエラー発生がない場合のメモリ回
路１とエラー検出訂正回路２のデータ処理を示している
。

ここで、入力データ２１は、人出力データバス５から入
力され、符号化回路３でラッチされるＮビットのデータ
ワードＤＷである。次に、メモリ書き込みデータ２２は
、メモリ回路ｌへ書き込まれる（Ｎ＋Ｍ＋　１＞　　ビ
ットのデータワードであり、ＮビットのデータワードＤ
Ｗと符号化回路３で作成されたＮビットの冗長ワーＦ’
　ＣＷと、双方向バッファ９によってＤＢ、が反転され
たＤＢ、とからなる。また、メモリ読み出しデータワー
ド２３は、双方向バッファ９がビット信号線ＤＢ、と接
続されたときに読み出されたデータワードである。

そして、エラー検出訂正出力データワート２４は、復号
化回路４てメモリ読み出しデータ２３をチエツク検査し
た後のデータワードである。

一方、診断用データ読み出しワード２５は、双方向バッ
ファ９が診断用ビット線１０と接続されたときのデータ
ワードである。この診断用データ読み出しワード２５中
の冗長ワードＣＷは、入力データワードＤＷ＝　（ＤＢ
８．　・・・、ＤＢ、、　・・・ＤＢＮ−１）　２１に
対して作成されたものであるから、診断用データ読み出
しワードＤＷ＝　（ＤＢ８゜・・・、ＤＢ、、　　・・
・、ＤＢ、、）２５のデータワードには、−ビットのエ
ラーがあることとなる。

従って、診断用データ読み出しワード２５が復号化回路
４に入力されると、ＤＢ、のビットエラーが検出され、
エラー検出信号線８には一ビツトエラー検出信号が送出
される。そして、ＤＢ、はＤＢ　　へエラー訂正され、
エラー検出訂正後データワード１６となって人出力デー
タバス５へ出力される。

さて、第３図は、診断回路１２の構成を示している。

同図において、３１はエラー検出訂正出力データワード
をラッチするＮビットのラッチ回路（ラッチＡ）、３２
はエラー検出訂正後データ２６をラッチするラッチ回路
（ラッチＢ）である。また、３３は制御信号線１１を用
いてラッチ３１とラッチ３２のラッチタイミングを作る
ラッチ制御回路であり、ラッチ３１とラッチ３２のラッ
チタイミングは、それぞれラッチ制御信号３４とラッチ
制御信号３５として出力される。

一方、ラッチ３１とラッチ３２にデータがともにラッチ
されると、ラッチＡ出力データ線３６とラッチＢ出力デ
ータ線３７を介してそれぞれＮビットのデータが判定回
路３８へ入力される。また、エラー検出信号線８を介し
てラッチ３１のデータのエラー検出ビット数に、とラッ
チ３２の検出ピッ）　Ｉ　ｋ　Ｂも入力される。そして
、判定回路３８では、第４図の表に示す論理でエラー検
出訂正回路２におけるエラー検出訂正の論理の正誤を判
定する。

つまり、エラー検出訂正回路３のエラー訂正か能ビット
数はＱであるため、（Ｑ−１）以下のときはエラーは完
全に訂正されるはずである。従って、ラッチ３１とラッ
チ３２の値が同一でないときは、エラー訂正機能に異常
が発生したとして診断信号線１３に「訂正機能異常」情
報を出力する。

また、検出可能ビット数はｋであるから、（ｋ−１）以
下のエラー発生のときはエラー検出信号がエラー検出信
号線８より送られてくるはずである。

従って、検出信号がないときは「エラー検出機能異常」
として診断信号線１３へ出力する。

このように本実施例では、故意に反転させたビットを追
加してメモリ回路に書き込み、反転させたビットを含む
ワードと正常のビットを含むワードを時分割で読み出し
、同一のエラー検出訂正回路でエラー検出訂正を行ない
、それぞれの結果を比較することによって、エラー検出
訂正回路のエラー検出訂正論理の正誤を効果的に診断で
きる。

このため、エラー検出訂正回路の論理異常が発生しても
いち早く検出でき、誤って復号化（訂正）されたデータ
を出力したり、データのエラー異常が放置されるなとの
問題が減少する。

なお、本発明は上記実施例に限定されるものでなく、要
旨の範囲内における種々変形例を含むものである。例え
は、上述の実施例では、診断のために反転するビットを
データビットＤＢ、とじているが、双方向バッファ９を
冗長ワードバス６上に配置してＣＢ、をＣＢ、と反転し
ても（図示省略）、診断回路は同一のものでよく、同一
の診断機能が得られる。

［発明の効果］ 以上説明したように本発明は、簡易な回路構成によって
データの信頼性の向上を図り、システムの故障、停止、
誤動作なとの悪影響を効果的に防止することが可能なエ
ラー検出訂正装置を提供できるという効果がある。

また、診断用エラー情報である反転ビットは、メモリ回
路に記憶されているため、同じ診断を何度も実行可能で
あり、診断結果の信頼度を高めることができ、不良時の
メモリ回路とエラー検出訂正回路の故障の切り分けにも
大いに効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るエラー検出訂正装置の
ブロック図、第２図は第１図のエラー検出訂正装置にお
けるデータ処理を示す図、第３図は第１図のエラー検出
訂正装置における診断回路のブロック図、第４図は第１
図のエラー検出訂正装置の論理を示す表、第５図は従来
のエラー検出訂正装置のブロック図である。 ｌ：メモリ回路 ２：エラー検出訂正回路 ９：双方向バッファ １３：診断回路

Claims (1)

【特許請求の範囲】
1. 　（Ｎ＋Ｍ＋１）ビットのメモリ回路と、ｋビットエラ
   ー検出およびｌビットエラー訂正を行なうエラー検出訂
   正回路と、上記メモリ回路とエラー検出訂正回路間のデ
   ータバス上において、上記メモリ回路へのデータ書き込
   み時に入力データの一ビットを反転した反転ビットを付
   加して出力するとともに、上記メモリ回路へのデータ読
   み込み時には、上記反転ビットを含まない正常データと
   上記反転ビットで正常データを置換した反転データとを
   選択して出力する双方向バッファと、上記メモリ回路か
   らのデータ読み込み時に上記正常データと上記反転デー
   タとを入力し、エラー検出訂正論理の正誤を診断する診
   断回路とを具備することを特徴とするエラー検出訂正装
   置。