JPH05127933A - 故障検出回路 - Google Patents
故障検出回路Info
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- JPH05127933A JPH05127933A JP3286155A JP28615591A JPH05127933A JP H05127933 A JPH05127933 A JP H05127933A JP 3286155 A JP3286155 A JP 3286155A JP 28615591 A JP28615591 A JP 28615591A JP H05127933 A JPH05127933 A JP H05127933A
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Abstract
(57)【要約】
【目的】 マルチプレクサ回路における入力データの選
択を制御する回路部分の故障の検出を可能とする。 【構成】 複数個の処理用レジスタ１２1 〜１２N から
出力されるデータのうち１種類を選択して検査パリティ
の使用によって検査を行う際に、マルチプレクサ回路１
６自体に選択指示信号１４を入力させて処理用レジスタ
１２の選択を行わせる一方、複数個の処理用レジスタ１
２1 〜１２N それぞれに対応させて排他論理和ゲート２
２1 〜２２N を配置しておき、本来選択される処理用レ
ジスタ１２以外から出力される検査パリティビットの論
理を反転させるようにする。これにより、マルチプレク
サ回路のエラーによって間違った処理用レジスタ１２の
データが選択されたときには、論理の反転された検査パ
リティビットを用いてデータの検査が行われ、データの
誤りが検出される。
択を制御する回路部分の故障の検出を可能とする。 【構成】 複数個の処理用レジスタ１２1 〜１２N から
出力されるデータのうち１種類を選択して検査パリティ
の使用によって検査を行う際に、マルチプレクサ回路１
６自体に選択指示信号１４を入力させて処理用レジスタ
１２の選択を行わせる一方、複数個の処理用レジスタ１
２1 〜１２N それぞれに対応させて排他論理和ゲート２
２1 〜２２N を配置しておき、本来選択される処理用レ
ジスタ１２以外から出力される検査パリティビットの論
理を反転させるようにする。これにより、マルチプレク
サ回路のエラーによって間違った処理用レジスタ１２の
データが選択されたときには、論理の反転された検査パ
リティビットを用いてデータの検査が行われ、データの
誤りが検出される。
Description
【０００１】
【産業上の利用分野】本発明は故障検出回路に係わり、
特に検査パリティビットについて複数のデータを選択す
るマルチプレクサ回路の故障の検出を行う故障検出回路
に関する。
特に検査パリティビットについて複数のデータを選択す
るマルチプレクサ回路の故障の検出を行う故障検出回路
に関する。
【０００２】
【従来の技術】データ処理を行う各種システムが普及す
るに伴って、システムの高信頼性が要求されるようにな
っている。反面、システム規模の拡大とハードウェアの
複雑化の傾向によって、装置の故障の割合が高くなって
いる。特に、装置の故障診断の際に未検出となった故障
部品から生じる処理データの不正によってシステム障害
となるケースがあり、これを防止するために故障検出率
の向上の必要性が問われている。
るに伴って、システムの高信頼性が要求されるようにな
っている。反面、システム規模の拡大とハードウェアの
複雑化の傾向によって、装置の故障の割合が高くなって
いる。特に、装置の故障診断の際に未検出となった故障
部品から生じる処理データの不正によってシステム障害
となるケースがあり、これを防止するために故障検出率
の向上の必要性が問われている。
【０００３】図２は、従来の故障検出回路の構成を表わ
したものである。この故障検出回路は、選択指示レジス
タ１１と、Ｎ個の処理用レジスタ１２1 〜１２N と、選
択指示レジスタ１１の出力を入力する符号化回路（ＥＮ
Ｃ）１３と、この符号化回路１３から出力される選択指
示信号１４を入力してＮ個の処理用レジスタ１２1 〜１
２N の出力１５1〜１５N の選択を行うマルチプレクサ
回路（ＭＰＸ）１６と、この後段に配置されたパリティ
チェック回路（ＰＣ）１７およびパリティエラーインデ
ィケータ（ＰＥ）１８とデータレジスタ（ＤＲ）１９か
ら構成されている。
したものである。この故障検出回路は、選択指示レジス
タ１１と、Ｎ個の処理用レジスタ１２1 〜１２N と、選
択指示レジスタ１１の出力を入力する符号化回路（ＥＮ
Ｃ）１３と、この符号化回路１３から出力される選択指
示信号１４を入力してＮ個の処理用レジスタ１２1 〜１
２N の出力１５1〜１５N の選択を行うマルチプレクサ
回路（ＭＰＸ）１６と、この後段に配置されたパリティ
チェック回路（ＰＣ）１７およびパリティエラーインデ
ィケータ（ＰＥ）１８とデータレジスタ（ＤＲ）１９か
ら構成されている。
【０００４】この故障検出回路では、Ｎ個の処理用レジ
スタ１２1 〜１２N のそれぞれに検査パリティビットの
１ビットと、処理データＬビットを格納している。ま
た、選択指示レジスタ１１は、処理用レジスタ１２1 〜
１２N の個数に相当するＮビット構成となっており、処
理用レジスタ１２1 〜１２N のうちの選択する１つに対
応する箇所のビットがセット状態で他のＮ−１ビットす
べてはリセット状態となっている。
スタ１２1 〜１２N のそれぞれに検査パリティビットの
１ビットと、処理データＬビットを格納している。ま
た、選択指示レジスタ１１は、処理用レジスタ１２1 〜
１２N の個数に相当するＮビット構成となっており、処
理用レジスタ１２1 〜１２N のうちの選択する１つに対
応する箇所のビットがセット状態で他のＮ−１ビットす
べてはリセット状態となっている。
【０００５】したがって、符号化回路１３が特定の処理
用レジスタ１２X （Ｘは１≦Ｘ≦Ｎを満足する整数）を
指定するためのＭビット構成の選択指示信号１４を出力
すると、マルチプレクサ回路１６は該当する１つの処理
用レジスタ１２X の出力１５ X を出力する。出力１５X
はＬ＋１ビット構成であり、パリティチェック回路１７
において、このうちの１ビットの検査パリティビットを
基にして処理データのビット誤りが検出される。この検
出結果は、パリティエラーインディケータ１８に１ビッ
トのデータとして与えられ検出報告として保持される。
また、マルチプレクサ回路１６の出力はデータレジスタ
１９にラッチされる。
用レジスタ１２X （Ｘは１≦Ｘ≦Ｎを満足する整数）を
指定するためのＭビット構成の選択指示信号１４を出力
すると、マルチプレクサ回路１６は該当する１つの処理
用レジスタ１２X の出力１５ X を出力する。出力１５X
はＬ＋１ビット構成であり、パリティチェック回路１７
において、このうちの１ビットの検査パリティビットを
基にして処理データのビット誤りが検出される。この検
出結果は、パリティエラーインディケータ１８に１ビッ
トのデータとして与えられ検出報告として保持される。
また、マルチプレクサ回路１６の出力はデータレジスタ
１９にラッチされる。
【０００６】このように従来の故障検出回路では、処理
用レジスタ１２X から出力された処理データがデータレ
ジスタ１９に受け止められるまで検査パリティを付加し
た処理データを持ち回ることで、処理データの通過パス
およびマルチプレクサ回路１６内部における処理データ
の通過部の故障を検出していた。
用レジスタ１２X から出力された処理データがデータレ
ジスタ１９に受け止められるまで検査パリティを付加し
た処理データを持ち回ることで、処理データの通過パス
およびマルチプレクサ回路１６内部における処理データ
の通過部の故障を検出していた。
【０００７】
【発明が解決しようとする課題】このような従来の故障
検出回路では、処理データの通過パスおよびマルチプレ
クサ回路１６内部における処理データの通過部の故障の
検出が目的とされている。したがって、マルチプレクサ
回路１６の故障のうち選択指示信号１４による入力デー
タの選択を制御する回路部分が故障したような場合に
は、マルチプレクサ回路１６から予定していない処理用
レジスタ１２Y （Ｙ≠Ｘかつ１≦Ｙ≦Ｎを満足する整
数）のデータが出力される可能性がある。この場合に検
査パリティと処理データが正しければ、パリティチェッ
ク回路１７で誤りは検出されず、故障した回路部分の判
定を行うことができないという問題があった。
検出回路では、処理データの通過パスおよびマルチプレ
クサ回路１６内部における処理データの通過部の故障の
検出が目的とされている。したがって、マルチプレクサ
回路１６の故障のうち選択指示信号１４による入力デー
タの選択を制御する回路部分が故障したような場合に
は、マルチプレクサ回路１６から予定していない処理用
レジスタ１２Y （Ｙ≠Ｘかつ１≦Ｙ≦Ｎを満足する整
数）のデータが出力される可能性がある。この場合に検
査パリティと処理データが正しければ、パリティチェッ
ク回路１７で誤りは検出されず、故障した回路部分の判
定を行うことができないという問題があった。
【０００８】また、この状況では故障が検出されず誤っ
て選択されている処理データを処理の論理的な矛盾が検
出されるまでシステム内で使用するので、これに伴う障
害が発生する問題もあった。
て選択されている処理データを処理の論理的な矛盾が検
出されるまでシステム内で使用するので、これに伴う障
害が発生する問題もあった。
【０００９】そこで本発明の目的は、マルチプレクサ回
路における入力データの選択を制御する回路部分の故障
の検出をも可能とした故障検出回路を提供することにあ
る。
路における入力データの選択を制御する回路部分の故障
の検出をも可能とした故障検出回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】請求項１記載の発明で
は、１ビットの検査パリティビットを含むデータをそれ
ぞれ格納する複数個の処理用レジスタと、これら複数個
の処理用レジスタの１つを選択するための選択指示信号
を発生させる選択指示信号発生手段と、処理用レジスタ
のそれぞれの検査パリティビットのうち選択指示信号発
生手段によって選択指示の行われる処理用レジスタ以外
のそれぞれの検査パリティビットのみを反転させて出力
する検査パリティビット処理手段と、前記した複数個の
処理用レジスタの出力するデータと検査パリティビット
処理手段の出力する検査パリティデータとをこれら複数
個の処理用レジスタそれぞれを単位として入力し、選択
指示信号に対応する処理用レジスタの出力を選択し出力
するマルチプレクサ回路と、このマルチプレクサ回路の
出力データを検査パリティを用いてチェックしデータの
誤りおよび選択指示信号による処理用レジスタの出力の
選択の誤りを検出するパリティチェック回路とを故障検
出回路に具備させる。
は、１ビットの検査パリティビットを含むデータをそれ
ぞれ格納する複数個の処理用レジスタと、これら複数個
の処理用レジスタの１つを選択するための選択指示信号
を発生させる選択指示信号発生手段と、処理用レジスタ
のそれぞれの検査パリティビットのうち選択指示信号発
生手段によって選択指示の行われる処理用レジスタ以外
のそれぞれの検査パリティビットのみを反転させて出力
する検査パリティビット処理手段と、前記した複数個の
処理用レジスタの出力するデータと検査パリティビット
処理手段の出力する検査パリティデータとをこれら複数
個の処理用レジスタそれぞれを単位として入力し、選択
指示信号に対応する処理用レジスタの出力を選択し出力
するマルチプレクサ回路と、このマルチプレクサ回路の
出力データを検査パリティを用いてチェックしデータの
誤りおよび選択指示信号による処理用レジスタの出力の
選択の誤りを検出するパリティチェック回路とを故障検
出回路に具備させる。
【００１１】すなわち請求項１記載の発明では、複数個
の処理用レジスタから出力されるデータのうち特定の処
理用レジスタから出力されるデータを検査パリティの使
用によって検査を行う場合に、マルチプレクサ回路自体
に選択指示信号を入力させて処理用レジスタの選択を行
わせる一方、複数個の処理用レジスタそれぞれに対応さ
せて検査パリティビット処理手段を配置しておき、本来
選択される処理用レジスタ以外のすべての処理用レジス
タから出力される検査パリティビットの論理を反転させ
るようにする。これにより、マルチプレクサ回路のエラ
ーによって間違った処理用レジスタのデータが選択され
たときには、この選択された処理用レジスタに本来格納
されていた検査パリティビットとは論理が反転された検
査パリティビットを用いてデータの検査が行われること
になり、データの誤りが検出されることになる。したが
って、選択が正常に行われた場合における検査パリティ
ビットによるデータのチェック機能だけでなく、選択が
正常に行われなかった場合のチェックも行うことができ
る。
の処理用レジスタから出力されるデータのうち特定の処
理用レジスタから出力されるデータを検査パリティの使
用によって検査を行う場合に、マルチプレクサ回路自体
に選択指示信号を入力させて処理用レジスタの選択を行
わせる一方、複数個の処理用レジスタそれぞれに対応さ
せて検査パリティビット処理手段を配置しておき、本来
選択される処理用レジスタ以外のすべての処理用レジス
タから出力される検査パリティビットの論理を反転させ
るようにする。これにより、マルチプレクサ回路のエラ
ーによって間違った処理用レジスタのデータが選択され
たときには、この選択された処理用レジスタに本来格納
されていた検査パリティビットとは論理が反転された検
査パリティビットを用いてデータの検査が行われること
になり、データの誤りが検出されることになる。したが
って、選択が正常に行われた場合における検査パリティ
ビットによるデータのチェック機能だけでなく、選択が
正常に行われなかった場合のチェックも行うことができ
る。
【００１２】請求項２記載の発明では、請求項１に記載
した選択指示信号発生手段を、前記した複数個の処理用
レジスタの数だけのビットを格納する選択指示レジスタ
で構成する。そして、選択する処理用レジスタに対応す
るビットを有効ビットとし、他のビットはリセットされ
た無効ビットで構成する。請求項３記載の発明では、検
査パリティビット処理手段を、前記した複数の処理用レ
ジスタにそれぞれ１つずつ対応する複数個の排他的論理
和ゲートで構成する。そしてこれらの排他的論理和ゲー
トの一方の入力端子に選択指示レジスタの対応するビッ
トが入力させると共に、他方の入力端子には対応する処
理用レジスタの検査パリティビットを入力させ、故障検
出回路としている。
した選択指示信号発生手段を、前記した複数個の処理用
レジスタの数だけのビットを格納する選択指示レジスタ
で構成する。そして、選択する処理用レジスタに対応す
るビットを有効ビットとし、他のビットはリセットされ
た無効ビットで構成する。請求項３記載の発明では、検
査パリティビット処理手段を、前記した複数の処理用レ
ジスタにそれぞれ１つずつ対応する複数個の排他的論理
和ゲートで構成する。そしてこれらの排他的論理和ゲー
トの一方の入力端子に選択指示レジスタの対応するビッ
トが入力させると共に、他方の入力端子には対応する処
理用レジスタの検査パリティビットを入力させ、故障検
出回路としている。
【００１３】このような請求項２あるいは請求項３記載
の発明によれば、簡単な回路構成でマルチプレクサ回路
の詳細なチェックを行うことができるようになる。
の発明によれば、簡単な回路構成でマルチプレクサ回路
の詳細なチェックを行うことができるようになる。
【００１４】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１５】図１は本発明の一実施例における故障検出
回路の構成を表わしたものである。図２と同一部分には
同一の符号を付しており、これらの説明を適宜省略す
る。本実施例では、選択指示レジスタ１１の出力側にそ
れぞれのビットに対応した出力線２１1 〜２１N を配置
し、これらの他端をＮ個の排他論理和ゲート２２1 〜２
２N のそれぞれの一方の入力端子に対応させて接続して
いる。これらの排他論理和ゲート２２1 〜２２N の他方
の入力端子には、それぞれの処理用レジスタ１２ 1 〜１
２N の１ビットずつの検査パリティビットＰ1 〜ＰN が
入力されるようになっている。
回路の構成を表わしたものである。図２と同一部分には
同一の符号を付しており、これらの説明を適宜省略す
る。本実施例では、選択指示レジスタ１１の出力側にそ
れぞれのビットに対応した出力線２１1 〜２１N を配置
し、これらの他端をＮ個の排他論理和ゲート２２1 〜２
２N のそれぞれの一方の入力端子に対応させて接続して
いる。これらの排他論理和ゲート２２1 〜２２N の他方
の入力端子には、それぞれの処理用レジスタ１２ 1 〜１
２N の１ビットずつの検査パリティビットＰ1 〜ＰN が
入力されるようになっている。
【００１６】また、本実施例の故障検出回路では図２に
示した従来の故障検出回路と異なり処理用レジスタ１２
1 〜１２N のＬ＋１ビットすべてがそのままマルチプレ
クサ回路１６の入力になるのではなく、処理用レジスタ
１２1 〜１２N の出力する検査パリティビットＰ1 〜Ｐ
N を除いたＬビットの処理データと、排他論理和ゲート
２２1 〜２２N の対応する１ビットを併せたＬ＋１ビッ
トずつのデータ２４1 〜２４N がマルチプレクサ回路１
６に入力されるようになっている。マルチプレクサ回路
１６以降の回路について変更はない。
示した従来の故障検出回路と異なり処理用レジスタ１２
1 〜１２N のＬ＋１ビットすべてがそのままマルチプレ
クサ回路１６の入力になるのではなく、処理用レジスタ
１２1 〜１２N の出力する検査パリティビットＰ1 〜Ｐ
N を除いたＬビットの処理データと、排他論理和ゲート
２２1 〜２２N の対応する１ビットを併せたＬ＋１ビッ
トずつのデータ２４1 〜２４N がマルチプレクサ回路１
６に入力されるようになっている。マルチプレクサ回路
１６以降の回路について変更はない。
【００１７】このような本実施例の故障検出回路では、
処理用レジスタ１２1 〜１２N に検査パリティビットを
あらかじめセットした処理データを格納しておく。ま
た、選択指示レジスタ１１は処理用レジスタ１２1 〜１
２N の個数Ｎと同じビット数をもっており、これらの処
理用レジスタ１２1 〜１２N に各ビットが対応してお
り、これらのうち有効とするビット（セット状態のビッ
ト）はただ１つとなっている。したがって、マルチプレ
クサ回路１６に何らの異常もなければ、選択指示レジス
タ１１がこの有効となったビットによって指示した処理
用レジスタ１２Xについてのデータ２４1 〜２４N が選
択されることになる。
処理用レジスタ１２1 〜１２N に検査パリティビットを
あらかじめセットした処理データを格納しておく。ま
た、選択指示レジスタ１１は処理用レジスタ１２1 〜１
２N の個数Ｎと同じビット数をもっており、これらの処
理用レジスタ１２1 〜１２N に各ビットが対応してお
り、これらのうち有効とするビット（セット状態のビッ
ト）はただ１つとなっている。したがって、マルチプレ
クサ回路１６に何らの異常もなければ、選択指示レジス
タ１１がこの有効となったビットによって指示した処理
用レジスタ１２Xについてのデータ２４1 〜２４N が選
択されることになる。
【００１８】さて、この故障検出回路で処理データが処
理用レジスタ１２Xからマルチプレクサ回路１６を通過
してデータレジスタ１９にセットされるまでのバスおよ
びマルチプレクサ回路１６内部におけるデータ通過部の
保障は、図２に示した従来の故障検出回路と同様に検査
パリティを処理データと共に持ち回ることでパリティチ
ェック回路１７でチェックされ、保障されている。例え
ば、マルチプレクサ回路１６のＮ組の入力線のうちのＸ
番目の処理用レジスタ１２X と結線されている信号線上
の任意の１ビットがデータ転送中に間歇的に反転したと
する。このとき、選択指示信号１４はこの処理用レジス
タ１２X の選択を指示しているため、マルチプレクサ回
路１６の出力には任意の１ビットが反転したデータが現
われることになる。この場合には、Ｌ＋１ビットを入力
してパリティチェックを行うパリティチェック回路１７
が、今通過したデータの誤りを検出することができる。
理用レジスタ１２Xからマルチプレクサ回路１６を通過
してデータレジスタ１９にセットされるまでのバスおよ
びマルチプレクサ回路１６内部におけるデータ通過部の
保障は、図２に示した従来の故障検出回路と同様に検査
パリティを処理データと共に持ち回ることでパリティチ
ェック回路１７でチェックされ、保障されている。例え
ば、マルチプレクサ回路１６のＮ組の入力線のうちのＸ
番目の処理用レジスタ１２X と結線されている信号線上
の任意の１ビットがデータ転送中に間歇的に反転したと
する。このとき、選択指示信号１４はこの処理用レジス
タ１２X の選択を指示しているため、マルチプレクサ回
路１６の出力には任意の１ビットが反転したデータが現
われることになる。この場合には、Ｌ＋１ビットを入力
してパリティチェックを行うパリティチェック回路１７
が、今通過したデータの誤りを検出することができる。
【００１９】本実施例の故障検出回路では、このような
従来の検出機能に加えて入力データの選択を制御する回
路部分の故障の検出も行うことができる。すなわち、こ
の故障検出回路では選択の指示されているＸ番目の処理
データについての検査パリティビットが排他論理和ゲー
ト２２X から出力し、選択の指示されていないこの他の
処理データについての検査パリティビットについては選
択指示レジスタ１１のこの部分のビットがリセットされ
ているので、反転出力されることになる。そこで、選択
指示信号１４が処理用レジスタ１２X の選択を指示して
いるにもかかわらず、これ以外のものとして例えば処理
用レジスタ１２Y が選択された場合には、Ｙ番目の処理
用レジスタ１２Y のＬビットの処理データと排他論理和
ゲート２２Y の反転された検査パリティビットとがパリ
ティチェック回路１７に入力されることになる。この結
果として、パリティチェック回路１７がパリティエラー
を検出する。このようにして、マルチプレクサ回路１６
内部の入力データの選択を制御する回路部分の故障の検
出が可能になる。
従来の検出機能に加えて入力データの選択を制御する回
路部分の故障の検出も行うことができる。すなわち、こ
の故障検出回路では選択の指示されているＸ番目の処理
データについての検査パリティビットが排他論理和ゲー
ト２２X から出力し、選択の指示されていないこの他の
処理データについての検査パリティビットについては選
択指示レジスタ１１のこの部分のビットがリセットされ
ているので、反転出力されることになる。そこで、選択
指示信号１４が処理用レジスタ１２X の選択を指示して
いるにもかかわらず、これ以外のものとして例えば処理
用レジスタ１２Y が選択された場合には、Ｙ番目の処理
用レジスタ１２Y のＬビットの処理データと排他論理和
ゲート２２Y の反転された検査パリティビットとがパリ
ティチェック回路１７に入力されることになる。この結
果として、パリティチェック回路１７がパリティエラー
を検出する。このようにして、マルチプレクサ回路１６
内部の入力データの選択を制御する回路部分の故障の検
出が可能になる。
【００２０】したがって、パリティチェック回路１７が
異常の検出を行わなかった場合には、マルチプレクサ回
路１６の正常性と、通過パスとマルチプレクサ回路１６
から出力されたデータのビットおよび選択内容が保障さ
れることになる。
異常の検出を行わなかった場合には、マルチプレクサ回
路１６の正常性と、通過パスとマルチプレクサ回路１６
から出力されたデータのビットおよび選択内容が保障さ
れることになる。
【００２１】なお、以上説明した実施例ではパリティエ
ラーインディケータ１８を使用し、エラーが生じた場合
には例えばランプの点灯を行うようにしたが、この代わ
りに例えばパリティエラーを示すフラグをオン・オフす
るようにしてもよい。
ラーインディケータ１８を使用し、エラーが生じた場合
には例えばランプの点灯を行うようにしたが、この代わ
りに例えばパリティエラーを示すフラグをオン・オフす
るようにしてもよい。
【００２２】
【発明の効果】以上説明したように請求項１記載の発明
によれば、複数個の処理用レジスタの１つを選択する際
にその選択指示信号を２系統に分け、一方をマルチプレ
クサ回路の選択指示信号として使用すると共に、他方を
検査パリティビットの処理を行う手段に入力するように
し、最終的にはパリティチェックによってマルチプレク
サの故障を検出できるようにしたので、２系統に分けら
れた信号処理が共に正常に行われなければエラーの検出
が行われることになり、故障検出回路の信頼性を向上す
ることができる。また、パリティチェック回路等の既存
の回路を基盤として故障検出回路を構成しているので、
回路の大規模な変更を伴うことなくマルチプレクサ回路
における入力データの選択を制御する回路部分の故障の
検出も行うことができるという利点がある。
によれば、複数個の処理用レジスタの１つを選択する際
にその選択指示信号を２系統に分け、一方をマルチプレ
クサ回路の選択指示信号として使用すると共に、他方を
検査パリティビットの処理を行う手段に入力するように
し、最終的にはパリティチェックによってマルチプレク
サの故障を検出できるようにしたので、２系統に分けら
れた信号処理が共に正常に行われなければエラーの検出
が行われることになり、故障検出回路の信頼性を向上す
ることができる。また、パリティチェック回路等の既存
の回路を基盤として故障検出回路を構成しているので、
回路の大規模な変更を伴うことなくマルチプレクサ回路
における入力データの選択を制御する回路部分の故障の
検出も行うことができるという利点がある。
【００２３】更に請求項２または請求項３記載の発明に
よれば、簡単な回路の付加によってマルチプレクサ回路
の入力データの選択を制御する回路部分の故障を検出す
ることができるという効果がある。
よれば、簡単な回路の付加によってマルチプレクサ回路
の入力データの選択を制御する回路部分の故障を検出す
ることができるという効果がある。
【図１】本発明の一実施例における故障検出回路のブロ
ック図である。
ック図である。
【図２】従来使用された故障検出回路のブロック図であ
る。
る。
１１ 選択指示レジスタ １２1 〜１２N 処理用レジスタ １３ 符号化回路 １４ 選択指示信号 １６ マルチプレクサ回路 １７ パリティチェック回路 １８ パリティエラーインディケータ １９ データレジスタ ２２1 〜２２N 排他論理和ゲート ２４1 〜２４N データ
Claims (3)
- 【請求項１】 １ビットの検査パリティビットを含むデ
ータをそれぞれ格納する複数個の処理用レジスタと、 これら複数個の処理用レジスタの１つを選択するための
選択指示信号を発生させる選択指示信号発生手段と、 前記処理用レジスタのそれぞれの検査パリティビットの
うち前記選択指示信号発生手段によって選択指示の行わ
れる処理用レジスタ以外のそれぞれの検査パリティビッ
トのみを反転させて出力する検査パリティビット処理手
段と、 前記複数個の処理用レジスタの出力するデータと検査パ
リティビット処理手段の出力する検査パリティデータと
をこれら複数個の処理用レジスタそれぞれを単位として
入力し、前記選択指示信号に対応する処理用レジスタの
出力を選択し出力するマルチプレクサ回路と、 このマルチプレクサ回路の出力データを前記検査パリテ
ィを用いてチェックし前記データの誤りおよび前記選択
指示信号による処理用レジスタの出力の選択の誤りを検
出するパリティチェック回路とを具備することを特徴と
する故障検出回路。 - 【請求項２】 前記選択指示信号発生手段は、前記複数
個の処理用レジスタの数だけのビットを格納する選択指
示レジスタであり、選択する処理用レジスタに対応する
ビットが有効ビットで構成され、他のビットはリセット
された無効ビットで構成されていることを特徴とする請
求項１記載の故障検出回路。 - 【請求項３】 前記検査パリティビット処理手段は、前
記複数の処理用レジスタにそれぞれ１つずつ対応する複
数個の排他的論理和ゲートで構成され、これらの排他的
論理和ゲートの一方の入力端子には前記選択指示レジス
タの対応するビットが入力され、他方の入力端子には対
応する処理用レジスタの検査パリティビットが入力され
ることを特徴とする請求項２記載の故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286155A JPH05127933A (ja) | 1991-10-31 | 1991-10-31 | 故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286155A JPH05127933A (ja) | 1991-10-31 | 1991-10-31 | 故障検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05127933A true JPH05127933A (ja) | 1993-05-25 |
Family
ID=17700657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286155A Pending JPH05127933A (ja) | 1991-10-31 | 1991-10-31 | 故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05127933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903539B2 (en) | 2006-02-28 | 2011-03-08 | Fujitsu Ten Limited | Electronic control unit |
-
1991
- 1991-10-31 JP JP3286155A patent/JPH05127933A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903539B2 (en) | 2006-02-28 | 2011-03-08 | Fujitsu Ten Limited | Electronic control unit |
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