JPH02501867A - デジタル入力データを処理する処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ディジタイザ／シーケンサ 発明の分野 本発明は、全体として、スキャン装置から受け取ったバーコードデータを処理す る技術、特に、様々な種類のバーコード及びその他のデジタルデータを読み取る 各種型式のスキャナからの入力データを処理する技術に関する。

背景技術 公知のように、バーコードを読み取るための各種装置のスキャン装置が現在利用 可能である。これらには、スーパその他の小売店にて広く使用されているスロッ トスキャナ、手に持つ型式のスキャナ及び光ペン型式スキャナがある。これらス キャナからのデータは処理しデータプロセッサその他の型式の装置にて情報を解 読し得るようにしなければならない。

バーコードはバー及びスペース符号から成り、各符号がバー又はスペースのいず れかであるか、及び各バー又はスペースの幅（即ち、バーからスペース又はスペ ースからバーへの遷移と次の遷移までの間隔）を明らかにし、コードの情報の内 容、例えば、コードが意味するアルファベット／数字を提供する。

印刷されたバーコードは、最初、光放出装置、即ち、レーザ、発光ダイオード等 のビームによってスキャンされる。光ビームはスロットスキャナ又は手に持つを 武のスキャナの場合のようにコードを自動的に横断して掃引するか、又は光ペン 又は棒の場合のように、コードを手動にて横断して掃引することが出来る。何れ の場合でも、スキャン装置は光電管のような感光性の構成要素を備えており、コ ードから反射された光を検出する。この感光性の手段はコードの検出された符号 に対応した電気的信号を発生させる。次いでこれらの信号は処理し解読される。

バーコードを処理する方法は、先ず、バーからスペースへの遷移、又はスペース からバーへの遷移を検出する段階と、次いでその遷移と次の遷移間の間隔を測定 する段階とを備えている。高周波発生源を使用して、一連のパルスを発生させ、 これらパルスをカウントし、その合計カウント値により遷移間の間隔（即ち、ス キャナにより検出されたバー又はスペースの幅）を測定する。遷移間の間隔及び その間隔の「記号」を示すデジタルカウント値が解読器に送られ、該解読器がそ の情報を読み取られｔ；バーコードの当初の数字及び／又はアルファベットの表 現に変える。

スロットスキャナ又は卓上スキャナからのデータを処理するためには、４０Ｍ［ Ｉ！又は２０ＭＨｚの内部周波数が必要とされる。場合によっては、ｌＯＭＨｘ 程度の周波数が最も効率的である。手に持つ型式のスキャナのデータは通常、５ 又は２．５Ｈ！の周波数、場合によっては１．２５Ｍ１１ｚ程度の周波数を使用 して処理される。光ペンの場合、より低い周波数が使用され、平均約７８Ｍ’ｆ ｈから９．７６ＭＢｇの周波数が使用される。

今日、各種を武のバーコードが使用されている。最も一般的に使用されているバ ーコードはＵＰＣと称されるユニバーサルプロダクトコードである。ＵＰＣは数 字だけを使用する型式の汎用的なコードであり、一般に小売用として使用されて いる。その他のコードには、（＋）ＵＰＣのヨーロッパ版であるｒＥＡＮＪ　； （２）機械で読み取ることができ、倉庫及び在庫管理用として連邦政府が標準と するアルファベット−数字のバーコードである「コード３９」：（３）数字コー ドを織り込んだｒ１２　ｏｆ　５Ｊコード：（４）ドルの記号、ダッシュ等のよ うな僅かな数の他の符号を有し、写真処理分野及びライブラリーのコードに主と して使用されているｒｃｏｄａｂ＊ｒＪがある。

極めて専門的であり、広くは使用されていないその他のコードとしては、完全な ムＳＣ■セットを包含するｒｃｏｄｅＩ２８」及びｒＰｌｅｓｓｅｙＪコード、 ｒｃｏｄｅ　９３Ｊ及びｒｃａｄｅｌｌ」がある。

当業者には了知されるように、バーコードの間隔は、バーコードが付される材料 の種類いかんにより変えることが出来る。例えば、板紙のような粗加工材料の場 合、フードの印刷は低密度である。即ち、バー及びスペースは比較的幅が広い。

かかる低密度のコードの場合、コードの遷移の検出周波数は短くなる傾向になる 。高解像度又は高密度印刷を許容する材料の場合、即ち、比較的薄いバー及びス ペースの場合、検出周波数はより高くすることが出来る。かくて、特定のバーコ ードの場合でさえ、バー及びスペース間の間隔は著しく変化し、その結果、コー ドを検出しかつ処理するのに必要とされる周波数に差が生ずる。

２型式の解読器が広く使用されている。かかる解読器の１つはＵＰＣ／ＥＡＮバ ーコードを解読するのに使用されるナショナルキャッシュレジスターの集積回路 解読器チップＮｏ、６−１００５４１５／ＮＣＲ−８４１５のような固定プログ ラム解読器がある。別の型式の解読器はいわゆるプログラム化可能なプロセッサ 解読器である。この型式の解読器はプログラム化し、ＵＰＣ及びＥＡＮコード、 並びにその他の様々な型式のコードを解読するのに使用することが出来る。

当業者には明らかであるように、固定プログラム解読器はプログラム化可能なプ ロセッサ解読器よりも著しく高速にて作動する。一方、この固定プログラム解読 器は、特定のコードを解読するために特に設計されているため、フレキシビリテ ィに欠けるが、プログラム化可能なプロセッサ解読器は様々なコードを解読する と共に周波数の選択及び誤差の検出といったその他の望ましい機能を提供し得る ようにプログラムを組み込むことが出来る。

従来の装置は、全ての型式のスキャナ（卓上型スキャナ、手に持つ型式のスキャ ナ及び光ペン又は棒のようなスキャナ）と共に作動し得るわけではなかった。

さらに、かかる装置は利用可能な多数の周波数から読み取ろうとする特定の情報 にとってより効率的であるディジタイザ周波数を自動的に選択することにより、 バーコードデータを処理し得るするフレキシビリティは備えていなかった。さら に、従来の装置は複数の型式解読器と共に作動するには適していない（即ち、固 定プログラム（配線）解読器及びプログラム化可能なプロセッサ解読器の双方と 共には作動し得ない）。

一つの好適実施態様によると、本発明は、スロット又は手に持った型式のスキャ ナ及び光ペン及び棒のような各種型式のバーコードスキャナ装置により提供され ！；バーコードデータを処理するための装置を提供する。

本発明の別の型式によると、該装置は様々な型式のバーコードデータの処理を行 う。

本発明のさらに別の実施例によると、様々なデジタル周波数を使用して、かかる データをデジタル化することの出来る、バーコードデータを処理するｔ；めの装 置が提供される。

本発明のもう１つの別の実施例によると、多数の周波数を発生させ、かつ特定の データを処理するのに最も効率的な周波数を自動的に選択しかつ使用することを 可能にする、バーコードデータを処理するための装置が提供される。

本発明のさらに別の実施例によると、かかるデータを異なる手段にて解読するこ とにより、かかるデータのデジタル化が正確であるか否かクロスチェックするこ とを可能にする、バーコードデータを処理するための装置が提供される。

図面の簡単な説明 第１図は装置の基本的構成要素の及びそれらを相互に接続する状態の全体的なブ ロック線図、第２図は第１図に図示した装置の周波数発生及び多重化構成要素の ブロック線図、 第３図は第１図に図示した装置の遷移検出器、シーケ第４Ａ図は第２図に図示し た装置の周波数分割器、周波数バーコード切換回路、及びアレーリセット回路の 路線図、 第４Ｂ図は第２図に示した装置のマルチプレクサ及びマルチプレクサの制御回路 の路線図、 第５Ａ図は第３図に図示した装置の入力セレクタ、遷移検出器、及び主シーケン サの路線図 第５Ｂ図はＦＩＦＯシーケンサ及びＦＩＦＯリセット回路、負荷回路、記号回路 及び第３図に示すようにデジタル化した８ビツトの内の下方の４ビツトに寄与す るカウンタの路線図、及び 第５Ｃ図は８ビツトのデジタル値の内の上方４ビツトに寄与するカウンタ、第３ 図に図示したラッチ及びオーバフロー及びオーバフローリセット回路の路線図で ある。

発明の説明 同様の部品は同様の符号で示した各種の添付図面を参照すると、第１図には、デ ィジタイザ／シーケンサ装置ｌＯの全体的なブロック線図が図示されている。従 来と同様、本説明において記号又は用語の上の／（−又は線は低レベル又は逆信 号を示す。

′　ディジタイザ／シーケンサ装置１０は、そのスキャナ入力回路２２において 、従来のあらゆる型式のスキャナ装置１１からのバーコード情報を受け取る。こ の装置１０は入力情報を処理し、バーコードのバー及びスペース符号の幅を示す デジタルカウント信号、デジタルカウント値がバー又はスペースのいずれである かを示す「記号」信号、及びバーコード内にて遷移（即ち、バーからスペ−スヘ 、又はスペースからバーへの遷移）が生じ！こことを示す信号を発生させる。こ うした信号は装置１０かも上述の［ｌＰＣ解読用の集積回路チップのような固定 プログラム解読器２０、又、希望するならば、ＵＰＣコードを含むプロセッサ内 にプログラム化された任意の型式のコードを解読用のプログラム化可能なプログ ラム２６に送られる。このプログラム化可能なプログラム２６はその入力に先き 入れ先出しくＦＩＦＤ）記憶装置又は緩衝装置（図示せず）を有し、プロセッサ ２６が解読可能な状態とな　、るまで装置１０から受け取った情報を保持する。

プロセッサ２６は装置１１０と同期化状態に作動するため、ＦＩＦＯ記憶装置が 必要とされる。

装置１０があらゆる型式のスキャナからの入力を処理し得るようにするため、装 置１０は複数の作動周波数を発生させる以下に説明する手段を備えている。一方 、プログラム化可能なプロセッサ２６は装置１０に制御信号を付与し、入力（ス キャナ）情報の処理及び解読に最適な周波数を選択する。

かくて、装置１０は幾つかの重要な機能を果たす。該装置ｌＯはデジタルクロッ ク源からの周波数を分割することにより複数の周波数を提供し、こうした周波数 を多重化し、該装置自体を調時しかつ制御するのに最適な周波数を選択し、固定 解読器２０にクロック入力を提供して、第１コード、例えばｔｌＰｃコードを解 読することが出来る。プログラム化可能なプロセッサ２６は最適な周波数を得る ｔ；めの制御信号を自動的に発生させる。

さらに、装置１０はバーコードスキャナからの入力を処理して、バーコード内の 遷移を検出しかつカウンタを使用して該遷移間の間隔をデジタル化する。固定プ ログラム解読器２０はプログラム化可能なプロセッサ２６と同様、装置１０から の遷移情報及びデジタルカウント値を受け取る。

装置１０はバーコード内に遷移が生ずる毎に所定の順序にて装置を段階的に作動 させる、以下に説明するシーケンサ手段２８を備えている。

第１図を参照しながら以下、ディジタイザ／シーケンサ装置ｌＯの全体的作動に ついて説明する。磁気カード読取装置のようなデジタル信号を提供する任意の形 式のバーコードスキャナ装置１１又はその他の読取り装置が装置１０のスキャナ 入力回路２２に接続可能に配設されている。装置１０の動作タイミングは、調時 パルス列により調時することが出来る。クロック入力】２がそのパルス列を提供 する。該パルス列は又、固定プログラム解読器２０の動作タイミングを調時する と共に、装置１０内のカウンタを作動させ、デジタルカウント値を得、スキャン しているバー又はスペース符号の幅を測定することが出来る。

クロック入力１２は外部の固定周波数発生源１３、例えば、４０ＭＨｚの水晶又 は別の外部クロック１５から提供されてパルス列を発生させる。クロック入力回 路１２の出力はクロック分割回路１４に提供される。この回路は係数２によって クロックパルスの周波数を連続的に分割し、以下により詳細に説明するように、 複数のタロツク周波数を発生させる分割器を備えている。この複数のクロック信 号は、マルチプレクサ、クロックマックス１６に提供される。第１図に図示する ように、４０Ｍ１ｉ２のクロック入力信号もクロックマックス１６に直接提供さ れる。

クロックマックス１６がプログラム化可能なプロセッサ２６及び関係する回路（ 以下に説明するように）内のクロック制御回路から受け取った制御信号を基にし て装置１０に対する希望の出力周波数を選択する。クロックマックス１６の出力 は２つのクロック信号、即ち、Ｓクロック信号及びＭクロック信号から成る。こ のＳクロック信号は装置１０の動作タイミングの基本的調時を行うと共に、デジ タルカウンタ（以下に説明する）に入力を提供する一方、Ｍクロック信号は固定 プログラム解読器２０に基本的な調時信号を提供する。

任意のスキャナ装置１１から提供された入力（バーコード）データの処理につい て以下に説明する。スキャナ入力回路２２は出力信号を発生し、この信号が処理 せんとする検出されｔ；バーコード信号を表現し、遷移及び信号検出手段２４に 提供される。この回路は提供されｊ；入力信号を基にバーからスペース又はスペ ースからバーへの遷移を検出し、又、遷移前に生ずる符号がバー又はスペースの いずれであるかを測定する。かくて、遷移及び信号検出手段２４は信号ＴＲＡＮ Ｓを供給し遷移の発生を示すと共に、信号ＶＩＤＥＯを供給し、符号の「記号」 　（即ち、バー又はスペースが検出されたか否か）を示す。これらの信号は固定 プログラム解読器２０に提供される。さらに、遷移及び信号解読器２４は「記号 」の情報を帯有する別の信号を提供する。この信号は「記号」信号と称され、プ ログラム化可能なプロセッサ２６の入力として機能する先入れ先出しくＦＩＦＯ ）記憶装置（図示せず）に提供される。遷移及び信号手段２４は、又順序付は手 段２８に信号（以下に説明する）を提供し、順序付は手段２８の作動を開始させ る。

この順序付は手段２８は各符号の遷移の発生時に開始される所定の数の段階（以 下に詳しく説明する）を通じて装置１０を段階的に作動させる。順序付は手段２ ８は適当なときにプロセッサ２６のＦＩＦＯ入力側にＦＩＦＧ書込み信号を提供 し、該プロセッサが装置ｌＯからのデータを受け取り得るようにする。該順序付 は手段２８は、又、遷移及び記号手段２４に信号を提供し、これにより該手段２ ４はＴＲＡＮＳ信号を発生させ、デジタル化しようとする新たな間隔の「記号」 を記録することが出来る。順序付は手段２８は、又、デジタル化カウント手段３ ０に入力信号を提供し、よって、各遷移を検出したときに生ずるカウンタの始動 及び停止が適正に順序付けられる。

カウント手段３０は、又、クロックマックス１６（Ｓクロックス）から入力信号 を受け取る。この信号は順序付は手段２８により許容されＩ；ときにカウンタを 選択された速度にて作動させる。

クロックマックス１６、順序付は手段２８及びカウント手段３０は全て、相互接 続回路３３に信号を供給し、これにより、デジタル化されたカウントデータをプ ログラム化可能なプロセッサ２６内のＦＩＦＯに適正に送ることが出来る。

以下に説明するように、クロックマックス１６は装置に対し利用可能な２バンク の周波数を提供し得るように配設されている。上方バンク又は下方バンクからの 周波数の選択は、周波数バンク切換え手段６２によって決定される。この周波数 バンク切換え手段６２は、又、アレーリセット３８に入力を提供し、該アレーリ セット３８が命令によりクロック分割器１４をリセットするための信号を提供す る。この命令の詳細については以下に説明する。クロック分割器回路１４は、又 、アレーリセット信号を逆にすることによりＴＥＳＴリセット信号を発生させる 。このＴＥＳＴリセット信号は装置１０の他部分をリセットする。このリセット 状態を開始させる命令は通常、装置ＩＯに接続され、製造時の試験に使用される 試験装置（図示せず）により発生される。

第２図及び第３図には、ディジタイザ／シーケンサ装置１０がさらに詳細に図示 されている。第２図に図示されるように、クロックマックス１６はＳクロックマ ルチプレクサマックス３２、Ｍクロックマルチプレクサマックス３４、ＣＣ３マ ルチプレクサマツクス３６及びＣＣ３回路４０を備えている。これらマルチプレ クサ及び回路は、複数の作動周波数の１つを選択し、スキャナ装置の入力データ が最適に処理され得るようにする働きをす。

これら回路の作用については以下に詳細に説明する。クロック入力回路１２から の４０ＭＢｇの出力クロック信号はクロック分割器回路１４内の７リツプ・７０ ツブＦＦＩ及びＳクロックマックス３２に提供される。フリップ７０ツブＦＦＩ は４０ＭＨ２を半分に分割し、このため、第２７リツプ７０ツブＦＦ２及びＳク ロックマックス３２には２ＯＭＨＸ信号が伝送される。一方、７リツプフロツプ ＦＦ２は、２０ＭＩ＋！入力信号を半分に分割し、このため、周波数分割器ＦＤ Ｉ、Ｓクロックマックス３２及びＭクロックマックス３４にはＩＯＭ！！！信号 が伝送される。

周波数分割器Ｆ旧はＩＯＭＨ！の入力周波数信号を係数２によって連続的に８回 分割することにより、８つの追加的な周波数を形成する。ＦＤＩにより発生され た最低の周波数はＦＤ２に送られ、該ＦＤ２は係数２によりその信号を連続的に さらに４回分割する。周波数分割器ＦＤ１１ＦＤ２の出力はＳクロックマックス ３２及びＭクロックマックス３４のそれぞれの入力としてこれらに接続される。

周波数分割器とクロックマックス間の相互接続及びクロックマックスに供給され る周波数については以下に詳細に説明する。ここでは、Ｓクロックマックス３２ に対する最高入力周波数は４０ＭＨ！である一方、Ｍクロックマックス３４に対 する最高入力周波数はＩＯＭＨｚであるため、Ｍクロックマックス３４は２つの 最高周波数（例えば、４０ＭＨ！及び２０ＭＨｘ）を除き、Ｓクロックマックス ３２と同一の周波数を受け取り、さらに、２つの追加的な低８周波数（例えば４ ．４８ＫＴｏ及び２．＜４Ｋｌｌｔ）を受取ると説明するだけに止める。

上述のように、Ｓクロックマックス３４の出力は装置ｌＯ及びディジタイザカウ ント手段３０に対して内部クロック及び調時信号を提供する一方、Ｍクロックマ ックス３４の出力は固定プログラム解読器２０にクロック信号を提供する。

Ｓクロックマックス３２及びＭクロックマックス３４の動作制御について以下に 説明する。この目的のため、マックス３２．３４は３つのデジタルクロック制御 信号ＣＣ０１ＣＣＩ及びＣＣ２により制御される。これらの信号はプログラム化 可能なプロセッサ２６かも伝送され、上方バンクマルチプレクサに供給された７ 組の周波数から１組の周波数を選択する。このマルチプレクサによる周波数の選 択を制御するための４番目又は最高順位のビットをプログラム化可能なプロセッ サ２６により提供することも出来る。かくて、プロセッサ２６はＣＣ３制御回路 ４０に接続される。一方、この回路はＣＣ３マルチプレクサ３６を制御し、該マ ルチプレクサ３６は下方バンクマルチプレクサに供給された追加的な６組の側波 数を多重化する。故に、４つの制御信号、ＣＣ０１ＣＣＩ、　ＣＣ２及びＣＣ３ が装置１０及び固定プログラム解読器２０を作動させる１３組の周波数から１組 の周波数を選択する能力を提供する。

以下により詳細に説明するように、プロセッサ２６から４番目の制御信号ＣＣ３ が得られない場合、タロツク制御信号ＣＣ０５ＣＣＩ及びＣＣ２に加えてプロセ ッサ２６からのＦＩＦＯリセット信号を使用して、内部的にＣＣ３信号を発生さ せることが出来る。プロセッサ２６からのＦＩＦＯリセット信号はアレーリセッ ト回路３８（第１図及び第２図）に接続される。このアレーリセット信号３８は 周波数分割器ＦＤＩ、　ＦＤ２をクリアーＬ、ＴＥＳＴリセット信号を発生させ る働きをする。このＴＥＳＴリセット信号は装置１０の他の回路をクリアーし、 製造後の試験を可能にする。アレー波数パンク切換え手段６２（以下に説明）か ら信号を受け取る。この周波数バンク切換え手段６２の作用については以下に説 明する。ここでは、かかる信号がプログラム化可能なプロセッサ２６から得られ ない場合、該手段６２がＣＣ３信号を内部的に発生させることが出来ると説明す るだけに止める。

次に第３図を参照しながら、遷移及び記号検出手段２４、及び順序付は手段２８ の作用について説明する。この遷移及び記号検出手段２４は基本的に、遷移検出 器４５及び記号回路４６を備えている。スキャナ出力回路２２の出力は遷移検出 器４５に接続されている。この遷移検出器４５は、それぞれＴＲＡＳ信号及びＶ ＩＤＥＯ信号を発生させ、遷移が生じたこと、及び遷移前の記号がバーであるか スペースであるかを示す。これらの信号は固定プログラム解読器２０に提供され る。解読器２０はこれらの信号を利用して従来通り、スキャンされたコードの内 容を示す出力信号を提供する。

順序付は手段２８は基本的に主シーケンサ４２、ＦＩＦＤシーケンサ４４及びＦ ＩＦＯリセット回路５４を備えている。

遷移検出器４５は、遷移が生じＩ；とき、主シーケンサ４２に信号を出力して、 制御された作動順序を開始させる。

次いで、主シーケンサ４２は次の８つのＳクロックパスルを連続的に数え、選択 されたカウント数になっｔ：とき、装置１０を作動させるための信号を提供する 。遷移検出器４５は、又「符号」回路４６に入力を提供する。主シーケンサ４２ から回路４６に信号が提供され、　５ＩＧＮ出力信出力大キャンしＩ；符号の「 記号」を示す）がプログラム化可能なプロセッサ２６内のＦＩＦＯに適正なとき に確実に提供されるようにする。主シーケンサ４２の作用の詳細については以下 に説明する。

主シーケンサ４２は、又デジタル化カウント手段３０内の負荷回路４８を作動さ せるための信号を発生させる。

この負荷回路４８はデジタル化カウント手段３０内の１方のカウンタに予負荷を 作用させると共に、他方のカウンタをリセットする働きをする。この目的のため 、第３図に示すように、デジタル化カウント手段３０はカウンタ５０，５２及び 上述の負荷回路４８を備えている。カウンタ５０，５２はＳクロック信号（第３ 図には図示せず）により作動される。特に、負荷回路４８は主シーケンサ４２が ８をカウントする前に発生しに８個のクロックパルスを考慮して、カウント値８ にカウンタ５０を予めセットしておく。カウント８の後、カウンタ５０は主シー ケンサ４２からの信号によりカウントを開始することが出来る。　順序付は手段 ２８は上述した主シーケンサ４２、ＦＩＦＯシーケンサ４４及びＦＩＦＯリセッ ト回路５４を備えている。ＦＩＦＯシーケンサについては以下に説明する。ここ では、該ＦＩＦＯシーケンサはプログラム化可能なプロセッサ内のＦＩＦＯが適 正なときに起動されて装置１０からデータを受け取り得るようにするとだけ説明 するに止める。かくてＦＩＦＯシーケンサ４４はＦＩＦＯ書き込み信号をプロセ ッサ２６内のＦＩＦＯに提供することによりカウント５０．５２からのカウント 情報をプロセッサ２６に伝送することが出来る。主シーケンサ４２はＦＩＦＯシ ーケンサ４４が起動してその順序を開始するための信号を提供する。ＦＩＦＯリ セット回路５４はプロセッサ２６からのＦＩＦＯリセット信号及び主シーケンサ ４２からの信号受は取ったときにＦＩＦＯシーケンサ４４をリセットする。

ＦＩＦＯシーケンサ４４は又ラッチ５６に接続されている。

このラッチ５６はカウント値がプログラム化可能なプロセッサ２６に提供される までカウンタ５０．５２からの出力カウント値を保持しかつ安定化させる。

以下により詳細に説明するように、カウンタ５０．５２は、各々４段階のカウン タであり、相互に接続されて０−２５５の２５６回のカウントをすることが出来 る。

プログラム化可能なプロセッサ２６内のＦＩＦＯは２５５以下のカウント値しか 受け取れない。従って、カウンタ５０５５２がオーバフローした場合（即ち、合 計カウント値が２５５以上となった場合）、カウンタ５２のキャリー出力に接続 されたオーバフロー回路５８が作動して２５５の最高カウント値をラッチ５６内 にロックする。このオーバ７０−回路５８は相互接続回路３３（第１図）の一部 を構成する。この回路は基本的に、上述のラッチ５６、オーバフロー回路５８及 びオーバフローリセット回路６０ｔ−備えている。オーバ７０−回路５８をクリ アーし又はリセットし得るように、オーバフローリセット回路６０が提供されて いる。該回路６０はデジタル化カウント手段３０の負荷回路４８に接続されてい る。かくて、オーバフロー回路５８は負荷回路４８が作動されたとき、オーバフ ローリセット回路６０によりリセットされる。

遷移間における符号の接続時間を測定するためのカウント情報がカウンタ５０か ら固定プログラム解読器２０に提供される。特に、この解読器２０はカウンタ５ ０の４番目の段階以降から独立的に作動するそれ自体の内部カウンタを有してい る。かくて、カウンタ５０は解読器２０に対して重要性の少ない４つのカウント 値を供給する一方、解読器自体はそれ自体のカウンタにより、より重要である他 の数値を供給し、コードの遷移間における符号の接続時間を測定する。

以下、第４Ａ図、第４Ｂ図及び第５Ａ図、第５Ｂ図、第５Ｃ図を参照しながらデ ィジタライザ／シーケンサ装置１０の作用について説明する。しかし、この説明 に入る前に、第４図及び第５図の詳細な配線図に使用した符号について説明する 。中力を向いた頭部の開放した矢印は信号が入るピンを示し、外方を向いた頭部 開放の矢印は信号が出て行くピンを示す。大きい円は内部チップの接続状態を示 す。小円は内部の接合状態を示す。閉じた矢印は信号の方向を示す。

装置１０は別個の複数の構成要素にて形成することが出来るが、大規模集積回路 （ｖｔｓｌ）チップにて形成することが望ましい。該装置は標準的な２８ピンバ ゲージ又は標準的な４０ピンパツケージに実装することが出来る。

４０ピンパツケージにのみ関係する入力又は出力はカッコで示しである。

２８ビンパツケージではなく、４０ピンパツケージを使用するだめの手順を説明 するｔ；め、第４Ａ図に図示したクロック入力回路１２の詳細を参照する。ＮＯ ＲゲートＮ０Ｒ２の入力Ｂは接着端子により接地されていることに注目すること 。４０ピンパツケージの場合、Ｎ０Ｒ２の入力Ｂに接続された中間端子（小円） と接地されｔ；下方端子（小円）間の接着を破断させることにより高インピーダ ンス（２）　ＴＴＬクロック入力を受け入れることが出来る。

次いで中間端子（小円）を高インピーダンスのクロック入力を受け入れるピンに 接続する。かくて、２８ピンパツケージは外部クロック入力に対応し得ない一方 、４０ピンパツケージはこれを受け入れることが出来る。追加的なピンを２０ビ ンパツケージではなく、４０ピンパツケージに接続するのと同一の方法は本明細 書の全体に採用されている。

クロック入力１２、クロック分割器１４、周波数及びバンク切り換え回路６２、 及びアレーリセット回路３８の詳細について、第４Ａ図を参照しながら説明する 。予知されるように、クロック入力１２は上述のＮＯＲゲート２及び一対のイン バータ１２、Ｉ４を備えている。４０Ｍ［Ｉ！水晶１３がビア　ＸＴＡＬ　１、 ＸＴＡＬ２を横断して接続されており、該水晶１３がインバータ■２を遮断する 。水晶及びインバータ■２は４０ＭＨｚの発振器を形成する。クロック信号であ る発信器の出力はＩ４を通過し、ＮＯＲ２の入力Ａに接続されている。ＮＯＲ２ の入力Ｂは２８ビンパツケージ内にて接地されている。上述のように、入力Ｂと 接地Ｂ間の接着を破断し、入力Ｂを高インピーダンスのクロック入力に接続する ことによりＮ０Ｒ２の入力に対する外部クロックを提供することが出来る。

ＮＯＲ２の出力は４０ＭＨｚクロック信号であり、線Ｌ１０２を介してクロック 分割器１４及びクロックマックス１６に提供される。以下、クロックマックス１ ６の作用について第４Ｂ図を参照しながら詳細に説明する。４０ＫＨｚクロツク 信号はインバータＩ６の入力に接続されている。

インバータＩ６の出力はフリップフロップＦＦＩのクロック入力ピンに接続され ている。ＦＦＩのＱ出力は線ＬＩＯ３を介してクロックマックス１６に接続され ている。フリップ７０ツブＦＦＩは、そのＱ端子がそのＤ入力に接続されている ために入力周波数の】／２である出力周波数を発生させる。故に、４０ＫＨｚの 入力周波数の場合、線Ｌ１０３上の７リツプ７０ツブＦＦＩの出力端子Ｑにおけ る周波数は２０ＫＨｚとなる。フリップ７０ツブの予セットされた端子は＋５ｖ バイアスに接続されている。

フリップ７０ツブＦＦＩのＱ端子１マフリップフロップＦＨのタロツク入力ピン に接続されている。この７リツプ７０ツブは、又そのＱ端子をそのＤ端子に接続 することにより２対ｌの分割器として作用し得るように接続されている。かくて 、ＦＦ２のそのＱ端子における出力は入力の周波数の１７２、即ちＩＯＭＨｚと なり、線Ｌ１０４によりクロックマックス１６に提供される。

従来、４０ＭＨ！のクロックマックス入力信号は係数２にて２回分割されたため 、線Ｌ１０２、Ｌ１０３、ＬｉＯ２上にはそれぞれ４０ＭＨ２及びＩＯＭ！Ｉｔ の信号が提供されていた。これらの信号はクロックマックス１６に提供される。

周波数分割器ＦＤＩ、　ＦＤ２は係数２にて入力信号を連続的に分割する２つの 部分Ａ％Ｂを備える従来型式の回路である。かくて、これらはＦＦ２のＱ出力に 現れる信号、例えばＩＯＭＨｚをさらに分割して、装置１０に対する追加的な周 波数を得る。特に、フリップ７０ツブＦＦ２の出力は周波数分割器Ｆ旧の入力Ａ に接続されている。ＦＤＩの第１部分ＡはそれぞれＱＡ、ＱＢ、ＱＣ，ＱＤにお ける出力を提供する。これらのピンはそれぞれ線Ｌ１０５、ＬｉＯ２、Ｌ１０７ 、Ｌ１０８に接続されており、これらの線はクロックマックス１６に接続されて いる。かくて、線Ｌ１０５、Ｌ１０６、Ｌ１０７、Ｌ１０８上に現れる信号はそ れぞれ５ＭＨ！、２．５ＭＢｘ、　１．２５ＭＨ！、６２５ＫＨｚとなる。

分割器ＦＤＩのＱＤ端子は、ＦＤＩのＢ入力に接続され、よって、ＦＤＩのＢ部 分に６２５ＫＨｚ周波数の入力を供給する。ＱＡ′、ＱＢ’、ＱＣ’、ＱＤ’に おける下方組のＱ出力はそれぞれ３１２ＫＩＩｚ、　１５６ＫＨ！、　７８ＫＨ １及び３９ＫＩｌｘとなる。これらの信号はそれぞれ線Ｌ１０９、ＬＩＩＯ，Ｌ ｌｌｌ、Ｌ１１２上に現れる。

周波数分割器ＦＤＩのＱＤ’端子は周波数分割器ＦＤ２のＡ入力に接続されてい る。かくて、該ピンにおける３９ＫＨ！クロック周波数はＦＤ２において、半分 に分割され、その結果、接続された線Ｌ１１３上のＦＤ２の端子ＱＡには１９゜ ５Ｋｌｌｚが現れる。周波数分割器ＦＤ２のＱＡ端子は周波数分割器ＦＤ２のＢ 部分の入力側に接続される。かくて、ピンに現れる入力信号は係数２にて連続的 に分割され、その結果、線Ｌ１１４の端子ＱＢには９．７５ＫＨｚの周波数が現 れれ、線Ｌ１１５の端子ＱＣには、４．８７ＫＨｚの周波数が、及び線Ｃ１１６ の端子ＱＤには、２．４４に！！ｆのりＣ７７り周波数がそれぞれ現れる。上述 のように、それぞれ線Ｌ１０５乃至線Ｌ１１６上に現れるＦＤＩ、ＦＤ２の出力 はクロックマックス１６に接続される。

周波数バンク切換回路６２の作用の詳細について、以下説明する。了知し得るよ うに、回路６２はＮＡＮＤ２、ＮＡＮＤ４、ＮＡＮＤ　６及びＮＡＮＤ８という ４つのＮＡＮＤゲートと、２つのインバータ１ｇ、１１１０とを備えている。以 下に説明するように、クロックマックス１６のＳクロックマックス及びＭクロッ クマックス３４は各々、一方が上方バンクの周波数を取扱い、他方が下方バンク の周波数を取扱う２つのマルチプレクサを備えている。周波数バンク切換回路６ ２が、各クロックマックス３２．３４の上方、又は下方バンク何れの周波数を選 択するか制御する。

次いで、第４Ａ図を参照すると、プロセッサ２６により発生された２進クロック 制御人力ＣＣ０１ＣＣＩ及びＣＣ２がそれぞれ線Ｌ１２０、Ｌ１２１及びＬ１２ ２上に現れる。これらの信号は周波数バンク切換回路６２の作動を制御し得るよ うに提供される。これらは、又周波数の選択のため（第４Ｂ図参照）線Ｌ１２０ ＳＬ１２１、Ｌ１２２を介してクロックマックス１６に接続される。

特に、線Ｌ１２０、Ｌ１２１．Ｌ１２２の各々に高レベル信号（ｒｌＪ　）が現 れれ、ＦＩＦＯリセット入力信号がプロセッサ２６により発生されたとき、Ｓク ロックマックス１２及びＭクロックマックス３４の周波数の下方バンク周波数が 選択される。ＣＣＯ，ＣＣＩ及びＣＣ２が全て高レベルである場合、ＮＡＮＤゲ ートＮＡＮＤ　２の入力Ａ、Ｂ。

Ｃは高レベルとなる。ＦＩＦＯリセット信号、低レベル信号（ｒｏ」）はインバ ータＩ８の入力に提供される。故に、インバータＩ８の出力は高レベルとなり、 ＮＡＮＤ２の出力りが高レベルとなる。これでＮＡＮＤ　２は起動され、その出 力は低レベルとなる。ＮＡＮＤ　２の出力はＮＡＮＤゲートＮＡＮＤ４の入力Ａ に接続され、これによりＮＡＮＤ　４の出力は高レベルとなり、内部制御クロッ クＣＣ３を発生させる。ＮＡＮＤ４の高レベル出力は線Ｌ１２３を介してＣＣ３ 制御回路４０に接続される。この出力は起動されたならば（以下に説明するよう に）この回路を通り、ＣＣ３マックス回路３６に付与され、Ｓクロックマックス ３２及びＭクロックマックス３４の下方バンクの出力周波数を選択する。

プログラム化可能なプロセッサ２６が装置１０対して下方バンク周波数から上方 バンク周波数に切り換えるように命令しようとする場合、該プロセッサはクロッ ク制御入力ＣＣＯ，ＣＣＩ、ＣＣ２（それぞれ線Ｌ１２０、Ｌ１２１、Ｌ１２２ ）上に２進信号０．１，１を発生させる。ＦＩＦＯリセット信号がプロセッサ２ ６により供給され、その全ての入力が高レベルであるため、　ＮＡＮＤ６は低レ ベル出力の信号を発生する。特に、低レベルであるＦＩＦＯリセット入力はイン バータＩ８の入力に提供される。

これによりインバータ■８の出力は高レベルとなる。これによりインバータＩＢ の出力は高くなる。この出力はＮＡＮＤ　６の入力Ａに接続され、これによりこ の入力は高レベルとなる。線Ｌ１２０上の低レベルのＣＣＯ信号はインバータＩ ＩＯの入力に提供される。インバータ１１０んの出力は高レベルとなり、　ＮＡ ＮＤ６の入力りを高レベルにする。線Ｌ１２１上のＣＣＩの高レベル信号がＮＡ ＮＤ　６の入力Ｃに提供され、これにより、該入力は高レベルとなる。

線Ｌ１２２上のＣＣ２高レベル入力がＮＡＮＤ　６の入力Ｂに提供され、該入力 は高レベルとなる。かくて、九ＡＮＤの４つの入力は全て高レベルであり、これ によりその出力は低レベルとなる。ＮＡＮＤ　６の出力はＮＡＮＤゲートＮＡＮ Ｄ８の入力Ｂに接続されている。ＮＡＮＤ　８の入力が低レベルである結果、そ の出力は高レベルとなる。ＮＡＮＤ　８の出力はＮＡＮＤ４の入力Ｂに接続され る一方、同様に高レベルのＮＡＮＤ８の出力はＮＡＮＤ　４の入力Ａに接続され るため、　ＮＡＮＤ４はその出力端子に低レベル信号が現れると直ちに起動状態 となり、よって、線１２３上の内部ＣＣ３信号を除去し、以下に説明するように 、装置１０がＳクロックマックス３２及びＭクロックマックス３４の上方バンク 周波数に切り換えられる。

次に、アレーリセット回路３８の作用について説明する。上述のように、このア レーリセット回路３８は周波数分割器ＦＤＩ、ＦＤ２をリセットし、信号を発生 させ、この信号がクロック分割器回路１４に提供されてＴＥＳＴリセット信号を 発生させ、この信号が試験のため装置１０をリセットする。アレーリセット回路 ３８は基本的にＮＡＮＤゲートＮＡＮＤＩ　Ｏ、フリップ７０ツブＦＦ４及びＮ ｏｔゲートＮ０Ｒ４を備えている。プログラム化可能なグロセ７す２６が線Ｌ１ ２０、Ｌ１２１、Ｌ１２２上にて高レベル（ｒｌＪ）信号を設定し、プロセッサ ２６により連続する２つの低レベル「０」）のＦＩＦＯリセット信号が発生され Ｉ；ときに回路３Ｂが作動する。ＦＩＦＯリセット信号はＮＡＮＤゲートＮＡＮ ＤＩＯにて入力Ｂに提供される。第１　ＦＩＦＯリセット信号により、ＮＡＮＤ ４の出力は高レベルとなり、線Ｌ１２０、Ｌ１２１、Ｌ１２２上には全て高レベ ルの信号が存在する。ＮＡＮＤ　４の出力はＮＡＮＤＩＯの入力Ａに接続されて いるため、ＮＡＮＤＩ　Ｏへの両入力は第２　ＦＩＦＯリセット信号が現れる前 に高レベルとなる。故に、ＮＡＮＤＩ　Ｏの出力は低レベルとなる。第２　ＦＩ ＦＯリセット信号が発生したとき、ＮＡＮＤＩＯの入力Ｂは低レベルとなり、Ｎ ＡＮＤＩ　Ｏの出力を高レベルにする。これは、フリップ７０ツブＦＦ４のクロ ック入力に高レベルの入力を付与し、これによりフリップ７０ツブＦＦ４はＱ出 力端子が低レベルになると直ちに作動する。ＦＦ４のＱ端子はＮＯＲゲート４の 入力Ａに接続されている一方、Ｎ０Ｒ４の入力ＢはＮＡＮＤ　２の出力に接続さ れているため、この時点にて低く、その結果、ＮＯＲ４の出力は高レベルとなる 。

アレーリセット３８からの出力信号はクロック分割器回路１４に入力として提供 される。この信号は回路１４の一部を構成する分割器ＦＤＩ、ＦＤ２をリセット する働きをする。特に、ＮＯＲ４の出力はＦ旧の入力端子ＲＡ、ＲＢをリセット する！こめに接続され、又Ｆｌ）２の入力端子ＲＡ。

ＲＢをリセットするｔ：めに接続されている。この信号は両局波数分割器をリセ ットする。さらに、Ｎ０Ｒ４の出力の高レベル信号はインバータ１１２の入力に 提供され、その出力に低レベル信号を発生させる。この出力はそれぞれフリップ フロップＦＨ％ＦＦ２の入力端子を「クリヤー」し得るように接続され、これら をクリヤーする。故に、周波数分割器回路１４の全ての構成要素はそのリセット 状態に置かれる。さらに、インバータ１１２の出力ビンは低レベルのＴＥＳＴリ セット信号を発生させ、この信号は以下に説明するように試験のために装置の全 ての構成要素をリセットする。

要約すると、ＦＩＦＯリセット信号と結合されｔ：　ｃ　ｃ　ｏ　。

ＣＣ１、及びＣＣ２上の高レベル信号（１０進数７に対応）は、装置１０をクロ ックマックス３２，３４の下方バンク周波数に切換える一方、ＦＩＦＯリセット 信号と結合された低ＣＣＯ信号、高ＣＣＩ及びＣＣ２信号（１０進数６）は装置 １０をクロックマルチプクレサの高周波数バンクに切換える。２つのＦＩＦ＠リ セット信号を有する１０進数「７」のクロック制御信号はアレーリセット信号及 びＴＥＳＴリセット信号を発生させる。

クロックマルチプレクサ回路１６について以下第４図を参照しながら説明する。

クロックマルチプレクサ回路マックス１６は基本的に上述のＳクロックマックス ３２、Ｍクロックマックス３４、及びＣＣ３マルチプレクサマツクス３６、関係 するＣＣ３回路４０を備えている。Ｓクロックマックス３２は８人力対１出力の ２つのマルチプレクサを備え、その一方であるＵＢＩは上方バンク周波数を規定 する一方、その他方であるＬＢＩは下方パンク濁波数を規定する。同様にしてＭ クロックマックス３４は８対１の２つのマルチプレクサ、ＵＢ２及びＬＢ２を有 し、それぞれ下方バンク周波数及び上方バンク周波数を規定する。Ｓクロックマ ックス３２の上方バンクＵＢ１及び下方バンクＬＢＩはそれぞれ端子Ａ、Ｂ、Ｃ にて線Ｌ１２０、Ｌ１２１、Ｌ１２２上に現れるＣＣ０１ＣＣ１、ＣＣ２信号に より制御される。

ＵＢＩ及びＬＢＩのストローブ入力Ｓは接地されている。上方バンクマルチプレ クサＵＢＩに対する入力周波数信号は線Ｌ１０２乃至線Ｌ１０８上にそれぞれ現 れる（それぞれ入力ＤＯ乃至Ｄ６）。ＣＣ０１ＣＣ１及びＣＣ２の「１」は周波 数を選択するためではなく、上述のように、内部のＣＣ３信号又はアレーリセッ ト及びＴＥＳＴリセット信号を発生させるために使用されるため、ＵＢｌの入力 Ｄ７は接地される。

マルチプレクサＵＢＩの制御入力Ａ、Ｂ％Ｃ上の信号はＤｏ乃至Ｄ６上（線Ｌ１ ０２−１０８）上に現れる何れの周波数がそのＹ出力端子に現れるかを決める。

例えば、ＵＢＩの入力Ｄ２に表われる線Ｌ１０４上の周波数（例；　＋ｏＭｎｘ ）を選択しようとする場合、１０進数２に等しい２進信号が線Ｌ１２０、Ｌ１２ １、Ｌ１２２上に提供される。これは入力Ａが低レベルで、入力Ｂが高レベルで あり及び入力Ｃが低レベルであることを必要とする。

マルチプレクサＬＢＩはＳクロックマックス３２に対する下方バンク周波数から 周波数を選択する。かくて、マルチプレクサ入力ＤＯ−Ｄ５はクロック分割器回 路１４かもそれぞれ線Ｌ１０９乃至Ｌ１１４に接続されている。上述のように、 １０進数６に等しい２進りロック制御信号及び１０進数７に等しい２進りロック 制御信号を使用して上方及び下方バンク間の切換えを行うため、ＬＢｌの入力Ｄ ６、Ｄ７は接地される。

Ｍクロックマックス３４はＳクロックマックス３２と同一の線Ｌ１２０、Ｌ１２ １、Ｌ１２２上のクロック制御入力を使用する。Ｍクロックマックス３４のマル チプレクサＵＢ２はその入力Ｄｏ−Ｄ６に提供された上方バンク周波数を選択す る。＋５ＶがＤ７に印加される。ＵＢｌの場合、逆出力Ｗが使用される。同様に して、ＬＢ２の場合、入力周波数は線Ｌｌｌｌ乃至Ｌｉ２Ｓ上のＤＯ−５にそれ ぞれ現れる。Ｄ６及びＤ７は使用されず、＋５Ｖ信号レベルに接続される。逆出 力Ｗは固定プログラム解読器２０の動作調時の必要性からＭクロックマックス３ ４に使用される。

装置１０に対して上方又は下方バンククロック周波数の何れを使用すべきかを選 択するため、Ｓクロックマックス３２の選択された上方及び下方バンク周波数信 号がＣＣ３マルチプレクサマツクスに提供される。かくて、クロックマックス３ ２からの出力信号はＣＣ３マツクス３６の入力ＩＡ、ＩＢとして提供される一方 、Ｍクロックマックス３４の選択された上方及び下方バンク周波数はそれぞれＣ Ｃ３マツクス３６の入力２Ａ、２Ｂに提供される。

ＣＣ３マツクス３６は、基本的にＳクロック及びＭクロックに対して各々上方バ ンク周波数信号又は下方バンク周波数信号の何れかを選択する一対の２対ｌの多 重回路を備えている。かくて、Ｓクロックマックス３２から選択された周波数は ＣＣ３マツクス３６出力端子ＩＹに現れる一方、Ｍクロック３４から選択された 周波数はＣＣ３マツクス３６出力端子２Ｙに現れる。上方バンク又は下方バンク 信号の何れか一方の選択は、ＣＣ３マツクス３６の選択入力上に現れる信号によ り行われ、特に、入力端子上に高レベルの信号が現れる場合、Ｓクロック信号及 び下方バンク周波数がＭクロック信号として選択されるため下方バンク周波数が 選択される。Ｓ端子上の信号が低レベルである場合、Ｓクロックには上方バンク 周波数信号が選択され、Ｍクロックには上方バンク周波数が選択される。

ＣＣ３マツクス３６に対して選択された入力信号は第４Ｂ図に示すようにＣＣ３ 回路４０から提供される。この回路は基本的にＮＡＭＤＩ２、ＮＡＭＤＩ４、Ｎ ＡＭＤＩ６という３つのＮＡＮＤゲート、及びインバータ１１４を備えている。

線Ｌ１２３上に現れるＣＣ３信号はＮＡＮＤゲートＮＡＮＤ　１２の入力Ａに接 続される。このゲートの入力Ｂは＋５ｖに接続される。かくて、線Ｌ１２３のレ ベルが高くなると、即ち、ＬＢＩ、ＬＢ２の下方バンク周波数への切換えが望ま しい場合、　ＮＡＭＤＩ　２の入力Ａは高レベルとなる。

その結果、ＮＡＮＤＩ　２の出力は低レベルとなる。入力Ｂは直接接地され、入 力Ａはインバータ１１４を介して＋５Ｖに接続されているため、ＮＡＮＤゲート ＮＡＮＤＩ　６の入力Ａ１Ｂは低レベルとなる。これによりＮＡＮＤＩ　６の出 力には高レベルの信号が発生される。

線Ｌ１２３が高レベルとなる前、ＮＡＮＤＩ　４に対する入力は双方共に高レベ ルとなる。故に、ＮＡＮＤＩ　４の出力は低レベルとなる。線Ｌ１２３上のＣＣ ３信号が高レベルになった場合、ＮＡＮＤＩ　４の入力Ａは低レベルとなり、Ｎ ＡＭＤＩ４の出力を高レベルにし、そのとき、ＣＣ３マツクス３６の選択又は入 力端子は高レベルとなり、そのため下方バンク周波数が選択される。ＣＣ３（１ ！ｉ号が低レベルになると、線Ｌ１２３上に現れる信号はＮＡＭＤＩ２の入力Ａ に提供され、それによりその出力は高レベルになる一方、ＮＡＮＤＩ　４の出力 は低レベルとなる。この動作によりＣＣ３マツクス３６が切換えられ、上方バン ク周波数が選択される。

装置１０に対して４０ビンパツケージを使用する場合、ＣＣ３信号は回路４０に 直接追加され、よって周波数バンク切換回路６２が内部ＣＣ３信号を発生させて 上方又は下方バンク周波数の何れかを選択する必要がなくなるようにすることが 出来る。かくて、４０ビンパツケージの場合、入力がＣＣ３の端子に提供された とき、ＮＡＮＤ　１６の入力Ｂと接地間の接続は破断され、ビンはＣＣ３入力端 子に接続される。ＣＣ３内部信号又は外部信号の何れを使用すべきか選択するた めにモード入力端子が使用される。インバータ１１４の入力とＮＡＭＤＩ２の入 力８間の接続は、＋５ｖから分離され、モード入力に接続される。モード入力が 高レベルである場合、内部ＣＣ３信号が使用される。モード信号が低レベルであ る場合、外部のＣＣ３信号が励起される。これは、モード入力端子における信号 が低レベルである場合、インバータ１１４の出力は高レベルとなり、ＩＩＡＮＤ Ｉ　６の入力Ａが高レベルになる。そのため、外部のＣＣ３信号が高レベルにな った場合、ＮＡＭＤＩ６の出力は低レベルになる。この出力はＮＡＭＤＩ４の入 力Ｂに接続される。ＮＡＭＤＩ　４の入力Ｂが低レベルになったとき、ＮＡＮＤ Ｉ　４の出力は高レベルとなり、ＣＣ３マツクス３６のセレクタ入力Ｓを高レベ ルにし、直ちに低周波数が選択される。ＣＣ３信号が低レベルである場合、ＮＡ ＭＤＩ　２の出力は高レベルのままであり、従って、ＮＡＮＤＩ　４の入力Ａは 高レベルである。ＮＡＭＤＩ４に対する面入力が高レベルであるため、ＮＡＮＤ Ｉ　４の出力は低レベルとなり、これによりＣＣ３マツクス３６のセレクタ入力 は低レベルであり、直ちに上方バンク周波数が選択される。ＣＣ３マツクス３６ により選択されたＳクロック信号が線Ｌ２３２上にて装置１０の回路に提供され る（第５Ａ図、第５Ｂ図及び第５Ｃ図）。Ｍクロック信号は線（図示せず）を介 して固定プログラム解読器２０に提供される。

上記第４Ａ図及び第４Ｂ図に関する説明は装置１０の周波数分割及び周波数選択 回路の作用も包合している。

次に、第５Ａ図、第５Ｂ図及び第５Ｃ図を参照しながら、装置１０の順序付は及 びデジタル化作用について説明する。第５Ａ図を参照すると、スキャナ入力２２ は４つののスキャナの複数の入力の１つを選択する入力マルチプレクサマックス ６４を備えている。各スキャナの入力にはそれぞれのスキャン装置からの信号が 付与される。指定した端子には各種のスキャナ入力が提供される。入力０、入力 １及び入力セレクトＡは装置１０の２８ビン形態である。入力端子２．３及び入 力セレクトＢ（カッコ書きで示した）は４０ビン形態の場合に限り使用される。

入力端子０及び１はそれぞれ入力マックス６４の端子ＩＣＯ及びＩＣＩに接続さ れている。入力セレクトＡ端子はマックス６４の端子Ａに接続されている。入力 セレクトＡが低レベルである場合、ＩＣＯ信号がマックス６４の出力ＩＹに現れ る。入力セレクトＡが高レベルである合、ＩＣＩにおける信号が出力ＩＹに現れ る。

４０ビンパツケージの場合、入力端子ＩＣ２は入力２に直接接続され、端子ＩＣ ３は入力３に直接接続されている。セレクト端子Ｂはマックス６４の端子Ｂに接 続されている。入力セレクトＢが低レベルでありかっ入力セレクトＡも低レベル である合、ｌＣＯ入力がマックス６４の出力端子ＩＹに現れる。入力セレクトＡ が高レベルで、入力セレクトＢが低レベルである場合、ＩＣＩにおける信号がマ ックス６４の出力ＩＹに現れる。セレクトＡが低レベルであり、入力セレクトＢ が高レベルである場合、ＩＣ２における信号が出力端子ＩＹに現れる。最後に、 入力セレクトＡ、Ｂの双方共に高レベルである場合、ＩＣ３上の信号が端子ＩＹ にてマックス６４の出力に現れる。

マルチプレクサ６４の出力は選択されｊ；スキャナ情報を帯有しており、この情 報を検出器４５に提供して、入力データの処理を開始し、バーコード符号に遷移 が生じたことを測定する。この遷移検出器４５は主シーケンサ４２を制御し、検 出した符号の遷移の発生を示す信号を提供する。この移行検出器４５は基本的に 一対のインバータ１１６．１１８と、フリップ７０ツブＦＦ６と及びＮＡＮＤＩ ８、ＮＡＮＤ２０、ＮＡＮＤ２２という３つのＮＡＮＤゲートとを備えている。

スキャナ入力２２はインバータ１１６の入力、及びＮＡＮＤゲートＮＡＮＤ１８ の入力Ｂにてフリップ７０ツブＦＦ６の端子りに現れる。フリップフロップＦＦ ６はそのクロック入力にて、主シーケンサから受け取った信号により計時される −まで、その状態を変えない。「コミット」信号と称される信号の発生について 以下に説明する。

主シーケンサ回路４２の作用は次の通りである。通常、ＮＡＮ１１２２から低レ ベルの「クリヤー」信号がシーケンサ４２に付与される。この「クリヤー」信号 はシーケンサ４２の４つの出力Ｑｌ−Ｑ４を低レベルに設定する。ＮＡＮＤゲー トＮＡＮＤ２０の入力Ｂに接続されたフリップ７０ツブＦＦ６のＱ出力が高レベ ルであり、ＦＦ６のＤ入力上に現れるスキャナ入力信号が低レベルになると仮定 しＩ；場合、ＮＡＮＤ２０の入力Ａに接続されたインバータ１１６の出力ピンは 高レベルになる。従って、ＮＡＮＤ２０は励起され、ＮＡＮＤゲートＮＡＮＤ２ ２の入力Ａに接続されたその出力は低レベルになる。これにより、ＮＡＮＤ２２ の出力は高レベルとなり、主シーケンサ４２に対する「クリヤー」信号を除去し 、該シーケンサ４２が線Ｌ２３２により付与されたクロック信号と共に作動可能 であるようにする。

別の形態として、ＦＦ６のＱ出力ピン（ＮＡＮＤＩ　ｇの入力Ａに接続されてい る）が高レベルであり、入力信号（ＮＡＮＤＩ８の入力１３に提供されている） が高レベルである場合、ＮＡＮＤＩ８が励起されその出力は低レベルとなる。

かくて、ＮＡＮＤ２２の入力Ｂは低下して、その出力ピンに高レベルの信号が現 われるようにし、該出力ピンは主シーケンサ４２のクリヤー人力に接続される。

かくて、シーケンサ４２は再度、起動される。従って、入力信号が高から低レベ ルに遷移する（即ち、スペースからバーに遷移する）か又は低から高レベルに遷 移する（即ちバーからスペースに遷移する）何れかにより、主シーケンサ４２か ら「クリヤー」信号が除去される。この「クリヤー」信号が除去された場合、主 シーケンサ４２への各クロック入力によりシーケンサは次の８つの過程を連続的 にの１つずつ進む。即ち、Ｑｌ−高、Ｑ２−高、Ｑ３−高、Ｑ４−高、Ｑｌ−低 、Ｑ２−低、Ｑ３−低及びＱ４−低レベルの順である。

この作動順序は次の通りである。

「クリヤー」信号の除去後の最初のクロックパルスによりシーケンサ４２の出力 Ｑ１は高レベルとなる。この信号は端子Ｄ２に結合される。この動作により主シ ーケンサ４１が起動され、次のクロックパルスによりその信号Ｑ２は高レベルと なる。出力Ｑ２は入力端子Ｄ３に接続される。かくて、出力Ｑ２が高レベルにな ると、主シーケンサ４２が起動されて、その出力Ｑ３は次のクロックパルスによ り高レベルになる。同様にして、出力Ｑ３は入力端子Ｄ４に接続される。かくて 、出力Ｑ３が高レベルになると、入力Ｄ４が高レベルになり、その結果、主シー ケンサが起動され、次のクロックパルス時、その出力Ｑ４が高レベルになる。出 力Ｑ４が高レベルになると、端子Ｄ１に接続されたその相補的な出力Ｑ４は低レ ベルになる。その結果、Ｄｌは低くなり、主シーケンサ４２を起動させ、次のパ ルス時、その出力Ｑ１が低くなると、Ｄ２は低くなり、主シーケンサ４２が起動 されて、次のクロックパルス時、その出力Ｑ２が低くなる。Ｑ２が低レベルにな ると、Ｄ３は低レベルになり、よって主シーケンサ４２を起動させて、次のクロ ックパルス時、その出力Ｑ３が低レベルになる。Ｑ３が低レベルになると、出力 Ｄ４も低くなり、次のクロックパルス時、Ｑ４は低レベルになる。

上述の「コミット」信号はシーケンサに対する４番目のクロツタ入力時に発生さ れる。この４番目のクロックパルス入力により相補的な出力Ｑ４が低レベルにな ったとき、遷移検出器４５のインバータ！１８の入力には低レベルが付与され、 インバータ１１８の出力を高レベルにする。この出力は７リツプ７０ツズＦＦ６ のクロック入力に接続され、このクロック入力を高レベルにする。フリップ７０ ツブＦＦ６のＱ出力における信号レベルは４番目の順序がカウントされ終わるま で変わらない。従って、これが生ずるまで、７リツプ７０ツブＦＦ６のＱ出力に おける信号レベルは遷移前における入力信号の状態を示す。

遷移検出器４５が４番目のクロックパルスまでバーコード内の遷移に応答しない 理由は、短い信号（例えば、不要なノイズ信号）にて作動するのを防止するため である。

シーケンサがその４番目のカウントに達する前に入力信号がその従前の状態に復 帰するならば、ＮＡＮＤ２０まＩ；はＮＡＮＤＩ　８はＮＡＮＤ２２と共に、シ ーケンサ４２に「クリアー」信号が再び付与され再セットが行われるようにする 。

かくて、短い「ノイズ」信号は無視される。

しかし、シーケンサ４２が４番目のカウントに達しｔ；ならば、低レベルの「コ ミット」信号がＮＡＮＤ２２の入力Ｃに付与され、シーケンサ４２を強制して、 ８つの全過程が完了されるようにする。

以下に説明するように、フリップ７０ツブＦＦ６のＱ出力は線Ｌ２２５上に提供 される。この信号は、遷移前の入力信号の状態を示し、「記号」回路４６に提供 される。

この回路は以下に第５図に関して説明するように、バーまたはスペースの何れが 存在したかを記録する。

次に、第５Ｂ図及び第５Ｃ図を参照しながら、カウンタ５０．５２の詳細及び作 用についてする。各カウンタは線Ｌ２３２により供給されたクロックパルスをカ ウントするためには、４つの高レベル信号が必要とされることが分かる。これら は「負荷」及び「クリヤー」入力であり、「カウント起動」の２つの入力ＥＰ及 びＥＴである。又、安定しＩ；カウントデータを提供するためには、カウンタは 主及びＦＩＦＯシーケンサ４２．４４がそれぞれ作動している間に停止させなけ ればならない。

主シーケンサのカウント後、主シーケンサ４２のＱｌは低レベルである。この信 号は線Ｌ２２７によりカウンタ５０．５２の２つの入力に接続され、これらカウ ンタのカウントを停止させる。シーケンサがカウント４をした後、主シーケンサ ４２のＱ４は低レベルとなる。この信号は線Ｌ　２１９によりカウンタ５０のＥ Ｔ大入力結合され、カウンタ５０．５２をさらに不作動にする。シーケンサはカ ウント５にて、主シーケンサ４２のＱ１出力から線Ｌ２２７上に高レベル信号を 再設定するが、線Ｌ２１９上には予め設定した低レベル信号が存在するため、両 カウンタ５０．５２はカウントすることが出来ない。

シーケンサのカウント７の後、以下に説明するように、線Ｌ２４０上には低レベ ルの信号が設定される。これはカウンタ５０．５２それぞれの負荷及びクリヤー 人力に影響を及ぼす。シーケンサがカウンタ８をしｌ；後、主シーケンサ４２の Ｑ４出力から線Ｌ２１９上に高レベル信号を再設定するが、カウンタは依然、設 定し２４０上に低レベルの信号が存在するためにカウントしない。その代わり、 これらカウンタは以下に説明する負荷及びクリヤー機能を行うように強制される 。カウント９にて、線Ｌ２４０上に高レベル信号が設定され、カウンタ５０゜５ ２はカウント１０にてカウントを開始する。カウンタはシーケンサのカウント２ 乃至９の間に停止される。この停止は接続時間の点にて８クロツクパルス又はカ ウントに等しい。これら８つのカウントを再設定するためには、負荷回路４８が 必要とされる。

次に、第５Ｂ図を参照しながら、負荷回路４８、ＦＩＦＯシーケンサ４４、ＦＩ ＦＯリセット回路５４及び「記号」回路４６について説明する。

負荷回路４８の目的はデジタルカウント手段のカウンタ５０に対して８つのカウ ント値を予め設定することである。その理由は、上述のように、カウンタは検出 された遷移後、８つのクロックカウントが生ずるまで始動しないからである。負 荷回路４８は基本的ＮＡＮＤゲートＮＡＮＤ２４及び７リツプ７０ツブＦＦ８を 備えている。この７す・ノブフロップＦＦ８は命令信号を発生させ、カウンタ５ ０にシーケンサのカウンタ値を予め設定する。かくて、ＩＩＡＮＤゲートＮＡＮ Ｄ２４の入力Ａは線Ｌ２２８を介して主シーケンサ４８のＱ２出力に接続される 。カウンタ数６にて、Ｑ２出力は高レベルになり、従って、　ＮＡＮＤ２４の入 力Ａも高レベルとなる。線Ｌ２３１により主シーケンサ４８のＱ４出力に接続さ れたＮＡＮＤ２４の入力も又カウント値６にて高レベルになる。従って、ＮＡＮ Ｄ２４の出力は低くなり、フリップ７０ツブＦＦ８のＤ入力に接続される。次の クロックパルスが生じたとき、即ち、カウント７となつたとき、ＦＦ８のＱ出力 は低レベルになる。これにより、カウンタ５０の「負荷入力」が起動される。次 ぎのクロックパルス時、即ち、カウント８となったとき、カウンタの負荷が生ず る。従って、ｒｌＪが＋５■に接続された入力りからカウンタに付与される。入 力Ａ、Ｂ及びＣは接地されているため、最も低レベル順位の３つのビット位置に て「ゼロ」がカウンタ内に付与される。従って、カウンタには１０進数８に相当 する２進信号が付与されて、８つのカウント値を構成し、これらのカウント値は 主シーケンサ４２が作動中、失われる。カウント値８の設定を可能にする線Ｌ２ ４０上の低レベル信号は又、第５Ｃ図について説明するときに説明するように、 カウンタ５２をクリヤーするための入力をも提供する。シーケンサのカウント８ の後、ＮＡＮＤ２４の出力は、主シーケンサ４２のＱ４からの線Ｌ２３１が低レ ベルであるために高レベルになる。シーケンサのカウント９にて、カウンタ５０ には再度、１０進数８に等しい２進信号が付与される。その後、ＮＡＮＤ２４か らそのＤ入力に付与される信号が高レベルであるため７リツプ７０ツブＦＦ８の Ｑ出力は高レベルとなる。これにより線Ｌ２４０は高レベルとなり、カウンタ５ ０．５２に対する「負荷」及び「クリヤー」信号をそれぞれ除去し、負荷回路の 過程を完了する。

次に、「記号」回路４６の作用について説明する。この符号回路４６はフリップ ７０ツブＦＦｌ０を備えている。

カウント３にて主シーケンサ４２のＱ３出力が高レベルになったとき、この信号 が線Ｌ２２９により７リツプフロツプＦＦｌ０に提供される。その前の間隔にお ける「記号」　（これは符号の型式、即ち、バーまたはスペースを示す）、は、 線Ｌ２２５上に現れ、フリップ７０ツブＦＦｌ０のＤ入力に接続される。かくて 、ＦＦｌ０のクロック入力が高レベルになると、７リツプ７０ツブが作動して、 Ｄ入力信号レベルをＱ出力に伝送する。接続Ｌ２４１上のＦＦｌ０のＱ出力にお ける低レベル信号はその前の間隔がバーであったこと、及びＬ２４１上の高レベ ル信号はその前の間隔がスペースであったことを示す。第５Ｃ図について説明す るときに以下に説明するように、線Ｌ２４１上の「記号」情報はプログラム化可 能なプロセッサ２６のＦＩＦＯ部分に伝えられる。

ＦＩＦＯシーケンサ４４はＦＩＦＯ書き込み信号を発生し、この信号はプログラ ム化可能なプロセッサ２６のＦＩＦＯ部分が装ＦＬ１０からのカウント及び「記 号」データを受け取ることを可能にする。このプログラム化可能なプロセッサ２ ６は装置１０と同期化状態に作動するため、該プロセッサ２６はその人力Ａに上 述のＦＩＦＯ記憶装置又は緩衝装置（図示せず）を備えている。ＦＩＦＯシーケ ンサ４４は、ＦＩＦＯ緩衝装置内へのデータの書き込みを制御し、基本的に７リ ツプ７０ツブＦＦ１２、ＦＦ１４、ＦＦ１６及びＮＯＲゲート６を備えている。

シーケンサ４４の作動はカウント４にて、主シーケンサ４２の出力が線Ｌ２３１ にて高レベルになったときに開始する。このシーケンサはその後、７のクロック カウント値となるまで、即ちカウント１１まで、ＦＩＦＯリセット回路５４によ り中断されない限り継続して作動する。

線Ｌ２３１は７リツプ７０ツブＦＦ１２の端子りに接続されている。フリップフ ロップＦＦ１２の端子りが高レベルになっｔ；後、次のクロック入力によりフリ ップ７０ツブは作動し、そのため、そのＱ出力は高レベルになる。この出力はＮ ＯＲゲートＮＯＲ６の入力Ａに接続され、その出力を低レベルにする。この低レ ベル信号は線Ｌ２４３上に現れ、ＦＩＦＯ書き込み信号を構成する。「カウント 」及び「記号」情報のプログラム化可能なプロセッサ２６への伝送は、線Ｌ２４ ３が再び高レベルになったときに行われる。

ＮＯ！６からのＦＩＦＯ書き込み信号は又フリップ７０ツブＦＦ１６のＤ入力に 接続される。次のクロックパルス時、即ち、カウント６のとき、フリップ７０ツ ブ１６が作動し、そのＱ出力には低レベル信号が現れる。この信号は線Ｌ２５８ によりラッチ５６に付与され、以下に説明するようにラッチを作動させる。又、 カウント６にて、７リツプ７０ツブ４は作動し、これにより、その出力端子Ｑは 高レベルになる。

通常の作動時、このセット状態はクロックパルスが８となり、Ｌ２３１が低レベ ルになるまでｌ！統する。次のクロックパルス時、即ち、クロック９にて、この 低しベ信号はＦＦ１２を経てそのＱ出力に達し、ＦＦ１４を起動させる。クロッ クパルス１０にて、低レベル信号はＦＦ１４を通過し、そのＱ出力に現れる。゛ このときＮＯＲゲートＮ０Ｒ６の入力Ａ、Ｂは共に低レベルとなり、そのため、 その出力は高レベルとなりよって線Ｌ２４３上におけるＦＩＦＯ書き込み信号が 終了する。クロックパルス１１にて、Ｎ。

Ｒ６からの高レベル信号は７リツプ７０ツブＦＦ１６を通ってそのＱ出力まで伝 達され、さらに、線Ｌ２５８を経てラッチ５６まで伝達される。この高レベル信 号は以下に説明するようにラッチを不作動にする。これで通常のＦＩＦＯシーケ ンサ４４の順序付けは完了する。

次で、　ＦＩＦＯリセット回路５４について説明する。この回路は基本的にＮＡ ＮＤ２６、ＮＡＮＤ２　ｇ、ＮＡＮＤ３０．及びインバータ１１２０を備えてい る。回路５４の目的はＦＩＦＯリセット信号が線Ｌ２３３を介して回路に付与さ れるとき、ＦＩＦＯ書き込み信号を終了させることである。この回路は、又ＦＩ ＦＯリセット信号が除去された後、偽り又は不適当なＦＩＦＯ書き込み信号が生 ずるのを防止する。即ち、ＮＡ？ｌＤ２６からの出力は高レベルである。ＦＩＦ Ｏリセット信号を有する線Ｌ２３３は通常高レベルである。これはＮＡＮＤ２８ の出力を低レベルにする。この信号はインバータＩ２０により反転されて、線Ｌ ２４６上に高レベルの出力を発生させ、この出力によりフリップフロップＦＦ１ ２、ＦＦ１４、及びＦＦ１６は上述したように通常の方法にて作動することが出 来る。

ＮＡＮＤ３０は線Ｌ２３０、Ｌ２１９により主シーケンサ４２に接続されている 。この主シーケンサ４２カウント３乃至７にあるとき、線Ｌ２３０又はＬ２１９ の双方又はその一方がその時点にて低レベルであることがらＮＡＮＤ３０の出力 は高レベルである。ＦＩＦＯリセット５４の作用を示すため、主シーケンサ４２ はカウント６にあるものと想定する。通常、線Ｌ２４３上のＦＩＦＯ書き込み信 号はこの時点にて生ずる。しかし、ＦＩＦＯリセットパルスはＮムＮＤ２Ｂの入 力Ｂで線Ｌ２３３上にて受け取られ、この動作により、ＮＡＮＤ２　ｇの出力は 高レベルになる。この信号及びＮＡＮＤ３０からの高レベル信号はＮＡＮＤ２６ の出力を強制して低レベルにし、この信号はその後、線Ｌ２３３がどのような状 態になるかに関係なく　、ＮＡＮＤ２８の高レベル出力を一定に保持する。この 動作は線Ｌ２３３上のＦＩＦＯリセット信号が直ちに除去されたならば、偽り又 は不適当なＦＩＦＯ書き込み信号が生ずるのを防止する。ＮＡＮＤ　２８出力か らの高レベル信号はインバータ１２０により反転され、従って、線Ｌ２４６は低 レベルとなる。これが生じた場合、７リツプフロツプＦＦＩ　２、ＦＦＩ　４は そのクリヤー人力を通じてリセットされ、その両方のＱ出力を低下させる。一方 、これは、ＮＯＲゲートＮ０Ｒ６の入力Ａ１Ｂ上に低レベルの信号を強制し、こ れにより、その出力は低レベルとなる。これは、直ちに、線Ｌ２４３上にてＮＯ Ｒ６により供給されたＦＩＦＯ書き込み信号を終了させる。

線Ｌ２４６上の低レベル信号は又、フリップフロップＦＦ１６の予設定された入 力に付与され、その出力Ｑを高レベルにする。この線Ｌ２５６上の高レベル信号 はラッチ５６を不作動にする（第５Ｃ図）。回路４４．５６は主シーケンサ４２ がカウント８に達するまでこの状態にある。このとき、ＮＡＮＤ３０の両方の入 力は高レベルとなり、その出力を低レベルにする。この低レベルの出力はＮＡＮ Ｄ３０に結合され、ＮＡＮＤ２６の出力を高レベルにする。

このときに、線Ｌ２３３も又高レベルである場合、即ち、ＦＩＦＯリセット信号 が存在しない場合、ＮＡＮＤ２８に対する再出力も又高レベルとなり、その出力 を低レベルにさせる。この信号はインバータ１２０により反転されて高レベルの 出力となり、線Ｌ２４６を通じてＦＩＦＯシーケンサ４４に付与されたリセット 状態を釈放する。しかし、線Ｌ２３３は依然として低レベルであり、即ち、ＦＩ ＦＯリセット信号は依然活性であり、従って、ＮＡＮＤ２８の出力は高レベル状 態を維持し、インバータ１２０によｌ）線Ｌ　２４６を通じて回路４うに付与さ れたリセット状態は線Ｌ２３３が最終的に高レベルになるまで低レベル状８にあ る。

このとき、線Ｌ２４上のリセット状態は終了する。

カウンタ５０の出力ＱＡ％ＱＢ、ＱＣ１ＱＤはそれぞれ線Ｌ２５０、Ｌ２５１、 Ｌ２５２、Ｌ２５３に接続される。これらの信号は８ビツトのデジタルカウント 値の余り重要でない４ビツトを意味する。カウンタ５０の「キャリー」信号は線 Ｌ２５４上に提供される。カウンタ５２は８ビツトカウントの内設も重要な４ビ ツトを発生させ、ラッチ５６、オーバ７０−回路５８及びオーバフローリセット 回路６０と共に作動する。次に、第５Ｃ図を参照しながら、これらの回路につい て説明する。カウンタ５２は負荷回路４８のフリップ７０ツブＦＦ８が作ａされ て、カウンタ５０の負荷入力を励起させるとき、線Ｌ２４０上に現れる低レベル 信号によりクリヤーされる。

この低レベル信号はカウント７の順序のときに現れ、カウンタのクリヤーはカウ ンタ８にて生ずる。カウンタ５２の起動可能な入力ＥＰはカウント５にて主シー ケンサが高レベルになるときに起動され、線Ｌ２２７上に高レベル信号が現れる 。ＥＴ入力はカウンタ５０のキャリー出力端子ＣＹに現れる線２５４上の「キャ リー」信号により起動される。負荷入力端子ＬＤは＋５ｖに接続されているため 、励起されない。

カウンタ５２の出力ＱＡ、ＱＢ％ＱＣ％ＱＤはラッチ５６の入力Ｄ４、Ｄ５、Ｄ ６、Ｄ７に接続されている。

通常、該ラッチはＬＥ大入力て高レベル信号にて不作動にされ、データはラッチ を通ってそれぞれ入力Ｄｏ−Ｄ７から出力ＹＯ−Ｙ７に流れる。しかし、ラッチ が入力ＬＥにて低レベル信号により励起されたとき、この流れは遮断され、出力 ＹＯ−Ｙ７は起動が生じＩ；ときの状態に保持され又は「ラッチ」される。線Ｌ ２５０、Ｌ２５１、Ｌ２５２、Ｌ２５３上のカウンタ５０の出力はそれぞれラッ チ５６の入力端子ＤＯ１Ｄ１、Ｄ２、Ｄ３に現れる。カウンタ５０の４ビツトの カウンタ出力は又、それぞれ出力端子ＩＣ０１ＩＣＩ、ＩＣ２、ＩＣ３に接続さ れた線Ｌ２５０、Ｌ２５１Ｌ２５２Ｌ２５３を介して外部の固定プログラム解読 器２０に提供される。

遷移信号ＴＲＮ５及びＶＩＤＥＯ信号はそれぞれ線Ｌ２２４、Ｌ２２３を通じて 解読器２０の出力端子に提供される。

ＴＲＡＮＳ信号は主シーケンサのカウント４にて生ずる「コミット」信号である 。第５図を参照すると明らかであるヨウに、ＴＲＡＮＳ（１８号はインバータ１ １Ｂの出力により提供される。線Ｌ２３３上のＶＩＤＥＯ信号はフリップ７０ツ ブＦＦ６の出力端子Ｑにて現れる信号であり、フリップ７０ツブのＱ出力上に現 れる「記号」信号の相補的なものである。プログラム化可能なプロセッサ２６の ＦＩＦＯに対する「記号」信号は符号がバーであるときは低レベル信号である一 方、符号がスペースであるときは高レベル信号となる。固定プログラム解読器２ ０のＶＩＤＥＯ入力における信号及びプロセッサ２６　ＦＩＦＯに対する「記号 」入力は丁度カウンタし終えたその前の遷移がバー又はスペースのいずれであっ たかを示す。

カウンタ５２の「キャリー」信号はそのＣＹ出力にて提供され、オーバフロー回 路５８の７リツプ７０ツブＦＦ１８のＤ入力に接続される。カウンタ５０．５２ 内のカウントがオーバフローしたとき、即ち、カウンタ５２の端子ＱＤにおける 最も重要なビットが１からゼロに変化シＩ；トキ、カウンタ５２の「キャリー」 信号端子は高レベルとなる。これにより、フリップフロップＦＦ１８が作動し、 直ちにフリップ７０ツブＦＦ１ＢのＱ出力には低レベル信号が現れる。この信号 はラッチ５６の予設定された入力ＰＲＨに提供される。

このＰＲＥ入力に現れる低レベル信号はラッチ５６の出力端子ＹＯ−Ｙ７上に全 部１のカウンタ値を保つ。かくて、プロセッサ５０．５２が最大値２５５に達し たことをオーバフロー回路５８が示すとき、このカウント値はラッチ５６の出力 に維持され、ＦＩＦＯ書き込み信号が生ずるときにプログラム化可能なプロセッ サ２６のＦＩＦＯに提供される。かかる配設にする理由は、プログラム化可能な プロセッサ２６が２５５以上のカウント値を取り扱うことの出来ない８ビツトの マイクロプロセッサを備えているからである。

負荷回路４８が７リツプ７０ツブＦＦ２０の入力り内への線Ｌ２４０上に低レベ ル信号を提供するとき、オーバ７０−リセット回路６０が作動する。次のクロッ クパルスにより、オーバフローリセット回路６０の７リツプフロツプＦＦ２０が 作動する。これにより、フリップ７０ツブＦＦ２０の出力端子Ｑには低レベル信 号が提供される。

この出力はフリップ７０ツブＦＦ１８のクリヤー入力端子に接続される。これは 、オーバフロー回路５８のフリップ７０ツブＦＦ１８をクリヤーし、ラッチ５６ から予設定された入力を除去する。

ラッチ５６上の出力信号ＹＯ−Ｙ７はそれぞれ線Ｌ２６１乃至線Ｌ２６８により 、プログラム化可能なプロセッサ２６内のＦＩＦＯに送られる。上述のように、 ＦＩＦＯはＦＩＦＯ書き込み信号、端子ＬＣＯ−ＬＣ７における情報及びデジタ ル化された間隔の「記号」を示す信号を受け取る装置１０は標準的な市販の部品 にて構成することが出来る。例えば、上述のように、固定プログラム解読器２０ はナショナルキャッシュレジスタの集積回路チップ、型式番号６−１００５４１ ５／ＮＣＲ−８４１５を使用することが出来る。

同様に、ＮＡＮＤゲート、ＮＯＲゲート、インバータ、カウンタ、７リツプ７０ ツブ等のような装置１０の他の全ての回路は標準的な市販の部品にて構成するか 又は特別注文のＶＬＳＩチップとして製造することが出来る。

上記の説明から明らかであるように、ディジタイザ／シーケンサ装置ｌＯは、例 えば、配線集積回路チップのような固定プログラム解読器に提供することにより 、ＴＩＰＣコードを含む多数のコード、及びＦＩＦＯ入力を有するプログラム化 可能なデータプロセッサを通じて［ｌＰＣその他のコードに対して作動すること が出来る。さらに、該装置は様々な型式のスキャナからデータを受け取り得る限 り、広い分野に適用することが可能である。

最後に、スロット型式、手に持つ型式、光ペン又は棒型式であるかどうかを問わ ず、バーコードスキャナから得られたデータを処理する装置の好適な実施例につ いて上記説明したが、当業者には、本装置はデジタルデータを提供する、磁気カ ード読み取り装置のようなその他の「スキャナ」装置からのデータを処理するた めにも利用することが出来ることが理解されよう。この目的のため、ある種の媒 体上に記録されたデータを読み取りかつそれを示すデジタル出力信号を提供する 、磁気カード読み取り装置、又はその他の設備又は装置はここで一般的に「スキ ャナ」と称する。

これ以上説明せずとも、上記説明から、現在又は将来の知識を利用することによ り、本装置は各種の使用状態下の使用に適するように変形して適用すことが出来 るようにすることが完全に理解されよう。

浄書（内容に変更なし） 第２図 第３図 ｈｓ 醇 蹴５Ｇ閉 補正書の翻訳文提出書 （特許法第１８４条の７第１′ｘｆＯ 平成　元年　６月１２日 特許庁長官　吉　１）文　毅　殿 １、特許出願の表示 ＰＣＴ／ＵＳ８６１０２７１７゜ ２、発明の名称 五ジタイザ／シーケンサ ３、　ｑ！ｔ′：ｒ出願人 住　所　アメリカ合衆国ニューシャーシー州０８０３１゜４、代理人 住所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 電話（２７０）　６６４１〜６６４６ ５、補正書の提出日 １１和６３年　５月１５日 １９条補正後の請求の範囲 １、少なくとも１つのバーコードスキャン手段を有する第１人力手段により提供 された第１スキヤンバーコードを示すデータを少なくとも含む、デジタル入力デ ータを処理する装置であって、スキャンされる前記バーコードがバー及びスペー ス符号を備え、少なくとも１つの追加的な手段により提供された第２デジタル入 力信号を受け取り得るようされ、前記第２デジタル入力データが第２バーコード のバー及びスペース符号又はバーの同等物を示すデータ、及び別のデジタル情報 を示すスペース符号を含み、前記入力手段に応答して前記記号の一方から前記記 号の他方への遷移を検出すると共に、それを示す第１信号を提供する回路手段と 、前記バー符号及び前記スペース符号の幅を示す第２デジタル記号を提供する手 段と、前記各符号がバー又はスペース符号の何れであるかを示す第３デジタル記 号を提供する手段とを備える前記装置において、前記回路手段が前記内入力手段 の信号の処理に共用され、かつ前記第１又は第２人力信号の何れかを選択する選 択可能な手段を備え、前記回路手段が第１解読器手段に対し前記第１、第２及び 第３デジタル信号を提供し、及び第２解読器手段に対し前記第２及び第３信号を 提供し、前記第１解読器手段が前記第１５第２及び第３信号を解読して、前記第 １バーを示す出力信号に変える固定された形態にされる一方、前記第２解読器手 段が前記第２及び第３信号を解読して、前記バーコード又はその他のデジタル情 報を示す出力信号に変え得るようにプログラム化可能であるようにしたことを特 徴とするデジタル入力データを処理する装置。

２、前記プログラム化可能な解読器が前記装置から前記第１デジタルカウント信 号及び前記第２デジタル信号を受け取る先入れ先出し緩衝記憶装置手段をその入 力に備えることを特徴とする請求の範囲第１項に記載の装置。

３、その操作順序を実行する手段をさらに備えることを特徴とする請求の範囲第 ２項に記載の装置。

４　、前記１つのバーコードスキャン手段がバーコードスキャン装置を備え、前 記追加的な入力手段が少なくとも別のバーコードスキャン装置又は別のスキャン 装置を備えることを特徴とする請求の範囲第１項に記載の装置。

５、スキャンされたバーコード又はその他のデジタル情報を示すデジタルデータ を少なくとも含むデジタル入力データを処理する装置であって、前記デジタルデ ータが特定型式の少なくとも１つの入力手段により出力信号として提供され、デ ジタルデータがバー及びスペース符号又はその同等物を含みかつ前記入力手段に よりある種の媒体上に記録され、前記入力手段の出力信号の周波数が前記入力手 段の型式及び／又は前記媒体上に記録された記号の解像度の変化又はその同等物 である前記装置において、複数の内部周波数を発生させる手段と及び該装置によ り前記複数の周波数の第１周波数を選択し、前記入力装置からの前記入力信号の 処理を最適化すると共に、該装置の動作を調時する手段とをさらに備えることを 特徴とするデジタル入力データを処理する装置。

６、前記処理された信号を受け取る第１解読器手段を備え、前記選択手段が前記 複数の周波数の第２周波数を選択し、前記第１解読器手段の動作を調時させるこ とを特徴とする請求の範囲第５項に記載の装置。

７、前記第１解読器手段が第１型式のバーコードを解読するために内部に固定さ れたプログラムを備えることを特徴とする請求の範囲第６項に記載の装置。

８、前記処理された信号を受け取る第２解読器手段を備え、前記第２解読器手段 が第２型式のバーコード又はその他の同等物を解読し得るようにプログラム化可 能であることを特徴とする請求の範囲第５項に記載の装置。

９、前記第２解読器手段が該装置と同期化状態に作動し、さらに先入れ先出し緩 衝記憶装置を備えることを特徴とする請求項８記載の装置。

１０、複数の周波数を発生させる前記手段が基準入力周波数を提供する手段と、 及び基準入力周波数を連続的に分割する複数の周波数分割器とを備えることを特 徴とする請求の範囲第８項記載の装置。

１１、前記複数の周波数の前記第１及び第２周波数を選択するための前記手段が 複数の多重化手段を備え、前記プログラム化可能な解読器手段が前記多重化手段 に対し制御信号を選択し、前記複数の周波数の前記第１及び第２周波数を選択す ることを特徴とする選択の範囲第１０項記載の装置。

１２、スキャンされたバーコードを示す少なくともデジタルデータ及び少なくと も別のデジタルデータを有するデジタル入力データを処理する装置であって、前 記デジタルデータが特定型式の少なくとも１つの第１バーコードスキャン手段及 び第２スキャン手段により出力信号として提供され、前記装置が前記両スキャン 手段からの前記出力信号を処理する手段を備え、前記処理手段が前記両バーコー ドスキャン手段の出力信号を処理する共通の回路を有しかつ少なくとも１つの解 読手段に対して処理されｔ；出力信号を提供し、前記バーコード及び前記その他 のデジタルコードを解読することを特徴とするデジタル入力データを処理する装 置。

１３、前記第１バーコードスキャン手段が卓上型スキャナ、手に持つスキャナ、 光ペンスキャナ又は棒スキャナから成るグループから選択されることを特徴とす る請求の範囲第１２項記載の装置。

１４、前記第２スキャン手段が卓上型スキャナ、手に持つスキャナ、光ペンスキ ャナ又は棒スキャナから成るグループから選択されることを特徴とする請求の範 囲第１３項記載の装置。

１５、前記第２スキャナ手段が磁気カード読み取り装置を備えることを特徴とす る請求の範囲第１３項記載の装置。

１６、前記解読手段が内部に固定されたプログラムを有する第１解読器と、及び 第２解読器とを備え、前記第２解読器がプログラム化可能であることを特徴とす る請求の範囲第１２項記載の装置。

手続補正書□ １、事件の表示 ＰＣＴ／ＵＳ８６１０２７１７ ２、発明の名称 ディジタイザ／シーケンサ ３、補正をする者 名　称　メトロロジック・インストルメンツ・インコーホレーテッド ４、代理人 住　所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 ５、補正命令の日付　平成　２年　２月２７日　（発送日）６、補正の対象

Claims (18)

【特許請求の範囲】
1. １．少なくとも１つのバーコードスキャン手段が設けられ、スキャンされたバー コードを示すデータを少なくとも含むデジタル入力データを処理する装置であっ て、前記スキャンしょうとするバーコードがバー及びスペース符号を有し、前記 スキャン手段に応答して、前記符号の一方が前記符号の他方に遷移するのを検出 する手段と、前記バー符号及び前記スペース符号の幅を示す第１デジタルカウン ト値を発生させる手段と、及び前記各符号がバーか又はスペース符号であるかを 示す第１デジタル信号を発生させる手段と、を備える前記装置において、前記第 １及び第２デジタル信号を第１及び第２解読器手段に提供する手段をさらに備え 、前記第１解読器手段が第１バーコードを示す前記第１及び第２デジタル信号を 解読し得る形態を構え、前記第２解読器が第２バーコード又はその他のデジタル バーコードを示す前記第１及び第２デジタル信号を解読し得るようにプログラム 化可能であることを特徴とするデジタル入力データを処理する装置。
2. ２．前記第１解読器手段が前記第１バーコードを解読するための内部に固定され たプログラムを備えることを特徴とする請求の範囲第１項に記載の装置。
3. ３．前記第２解読器手段が適当なプログラムを内部に組み込み、前記第２バーコ ード又はその他のデータバーコードを解読し得るようプログラム化可能であり、 前記バーコードが複数のバーコードから選択されたものであることを特徴とずる 請求の範囲第２項に記載の装置。
4. ４．前記プログラム化可能なプロセッサが前記装置から前記第１デジタルカウン ト信号及び前記第２デジタル信号を受け取る先入れ先出し緩衝記憶装置手段を備 えることを特徴とする請求の範囲第３項に記載の装置。
5. ５．その操作順序を実行する手段をさらに備えることを特徴とする請求の範囲第 ４項に記載の装置。
6. ６．前記デジタル入力データが少なくとも１つのバーコードスキャン装置及び少 なくとも別のバーコードスキャン装置あるいは別のスキャン装置により提供され ることを特徴とする請求の範囲第１項に記載の装置。
7. ７．特定型式の少なくとも１つのバーコードスキャン手段により出力信号として 提供され、スキャンされたバーコードを表す少なくともデジタルデータを有する デジタル入力データを処理する装置であって、前記バーコードがある種の媒体上 に記憶されたパー及びスペース符号を有し、前記スキャン手段の出力信号の周波 数がスキャン手段の型式、又は前記媒体上に記録された符号の解像度の変化を関 数とする前記装置が、複数の内部周波数を発生させる手段と、及び該装置により 使用され、前記スキャン手段からの前記出力信号の処理を最適にし、及び該装置 の動作を調時するための手段をさらに備えることを特徴とするデジタル入力デー タを処理する装置。
8. ８．前記装置が第１解読器手段に対し処理された信号を提供し、及び前記選択手 段が前記複数の周波数の第２周波数を選択し、前記第１解読器手段の動作を調時 することを特徴とする請求の範囲第７項に記載の装置。
9. ９．前記第１解読器手段が第１型式のバーコードを解読するために内部に固定さ れたプログラムを備えることを特徴とする請求の範囲第８項に記載の装置。
10. １０．第２解読器手段に対し処理された信号を提供する一方、前記第２解読器手 段が第２型式のバーコード又はその他のデジタルコードを解読することを特徴と する請求項７記載の装置。
11. １１．前記第２解読器手段が該装置と同期化状態に作動し、さらに先入れ先出し 緩衝記憶装置を備えることを特徴とする請求項１０記載の装置。
12. １２．複数の周波数を発生させる前記手段が基準入力周波数を連続的に分割する 複数の周波数分割器を備えることを特徴とする請求の範囲第１０項に記載の装置 。
13. １３．前記複数の周波数の前記第１及び第２周波数を選択するための前記手段が 複数の多重化手段を備え、前記プログラム化可能な解読器手段が前記多重化手段 に対し制御信号を選択し、前記複数の周波数の前記第１及び第２周波数を選択す ることを特徴とする請求の範囲第５項に記載の装置。
14. １４．スキャンされたバーコードを示す少なくとも１つのデジタルデータ及び少 なくとも別のデジタルデータを有するデジタル入力データを処理する装置であっ て、前記デジタルデータが特定型式の少なくとも１つの第１バーコードスキャン 手段及び第２スキャン手段により出力信号として提供され、前記両スキャン手段 からの前記出力信号を処理しかつ少なくとも１つの解読手段に対し処理された出 力信号を提供し、前記バーコード及び前記その他のデジタルコードを解読する手 段を備えることを特徴とするデジタル入力データを処理する装置。
15. １５．前記第１バーコードスキャン手段が卓上型スキャナ、手に持つスキャナ、 光ベンスキャナ又は棒スキャナから成るグループから選択されることを特徴とす る請求の範囲第１４項に記載の装置。
16. １６．前記第２バーコードスキャン手段が卓上型スキャナ、手に持つスキャナ、 光ベンスキャナ又は棒スキャナから成るグループから選択されることを特徴とす る請求の範囲第１４項に記載の装置。
17. １７．前記第２スキャン手段が磁気カード読み取り装置を備えることを特徴とす る請求の範囲第１５項に記載の装置。
18. １８．前記解読手段が内部に固定されたプログラムを有する第１解読器と、及び 第２解読器とを備え、前記第２解読器がプログラム化可能であることを特徴とす る請求の範囲第１４項に記載の装置。