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JPH02280621A - トランジスタ回路 - Google Patents

トランジスタ回路

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Publication number
JPH02280621A
JPH02280621A JP2060883A JP6088390A JPH02280621A JP H02280621 A JPH02280621 A JP H02280621A JP 2060883 A JP2060883 A JP 2060883A JP 6088390 A JP6088390 A JP 6088390A JP H02280621 A JPH02280621 A JP H02280621A
Authority
JP
Japan
Prior art keywords
transistor
conductor
capacitance
epi
transistor circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2060883A
Other languages
English (en)
Inventor
Hans Kriedt
ハンス、クリート
Heinz Zietemann
ハインツ、チーテマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPH02280621A publication Critical patent/JPH02280621A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

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  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Amplifiers (AREA)
  • Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
  • Steroid Compounds (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電気導体上の一時的な正の高電圧、たとえ
ば静電放電により生ずるいわゆるＥＳＤパルスを制限す
るためのモノリシックに集積可能なトランジスタ回路に
関するものである。
〔従来の技術〕
ドイツ連邦共和国特許出願公開第２６５４４１９号明細
書から、電気導体上の電圧制限のための回路装置であっ
て、半導体装置の制御可能なパス、特にトランジスタの
コレクターエミッタ間バスが保護すべき導体と基準電位
との間に配置されている回路装置は公知である。半導体
装置の制御入力端からダイオード連鎖がそれぞれ阻止方
向に保護すべき導体にまたは基準電位に接続されている
。保護すべき導体上の正の高電圧から保護するため相応
のダイオード連鎖が導通方向に保護すべき導体から半導
体装置の制御入力端に接続されており、その際にダイオ
ードの数が最大許容可能な電圧を決定する。しかし集積
回路ではこのようなダイオード連鎖は、その占有面積が
大きくなるので、できるかぎり回避すべきである。さら
に、電圧制限を開始すべき電圧値が不正確にしか予め定
められず、またこのような回路が保護すべき導体に負荷
するインピーダンスが比較的大きいばらつきを有し、ま
た処理可能な信号周波数を少なからず制限する。
ドイツ連邦共和国特許出願公開第３１２５１９８号明細
書から、−時的な正の高電圧から電気導体を保護するた
めのトランジスタ保護回路であって、ｐｎｐトランジス
タのエミッタが保護すべき導体に接続されており、この
ＰｎＰトランジスタのコレクタが基準電位に接続されて
おり、このｐｎｐトランジスタのベース端子がダイオー
ドを介して導通方向に基準電位に接続されており、また
基準バイアス電圧を与えられているトランジスタ保護回
路は公知である。保護すべき導体がたとえばデータシス
テムのバスまたはボートに接続されているならば、トラ
ンジスタ保護回路を含んでいる保護すべき半導体回路が
不作動中であるにもかかわらず、導体上に信号電圧およ
びＥＳＤパルスが生じ得る。しかしこの場合、ドイツ連
邦共和国特許出願公開第３１２５１９８号明細書から公
知のこのようなトランジスタ保護回路は、基準バイアス
電圧が存在していないので、同じく不作動中である。
−時的な負の高電圧から電気導体を保護するためにはサ
ブストレートダイオードの使用が有効であることが実証
されている。負の高電圧から保護するためのドイツ連邦
共和国特許出願公開第３３０１８００号明細書から公知
の保護回路は一層良好な高周波特性を有する。
（発明が解決しようとする課題） 本発明の課題は、電気導体上の一時的な正の高電圧を制
限するための簡単に実現可能なトランジスタ回路であっ
て、供給電圧の存在に無関係に機能するトランジスタ回
路を提供することである。
（！題を解決するための手段） この課題は、本発明によれば、ｐｎｐ　トランジスタの
エミッタ端子が電気導体と接続されており、このｐｎｐ
トランジスタのコレクタ端子が基Ｙ＄電位（接地）に接
続されており、またこのｐｎｐトランジスタが基準電位
（接地）にくらべて正の予め定められた電位しきいの超
過の際にのみ導通しているトランジスタ回路において、
ｐｎｐトランジスタのベース端子が間抵抗の抵抗および
第１のキャパシタンスの並列回路を介して電気導体に接
続されており、またｐｎｐｌ−ランジスタのベース端子
が第２のキャパシタンスを介して基準電位（接地）に接
続されているトランジスタ回路により解決される。
〔実施例〕
本発明によるモノリシックに集積可能なトランジスタ回
路の構成および機能を以下に図面により一層詳細に説明
する。
第１図には、ｐｎｐトランジスタＴ１のエミ・ンタなら
びにキャパシタンスＣ１および特に高抵抗の抵抗Ｒ１の
各１つの端子と接続されている保護すべき導体Ｌｌが示
されている。この抵抗Ｒ１およびキャパシタンスＣ７の
それぞれ他の端子はＰｎρトランジスタＴＩのベース端
子と一括接続されており、また第２のキャパシタンスＣ
２を介して基準電位に接続されている。ＰｎＰトランジ
スタＴｌのコレクタは同じ（基準電位に接続されている
。導体Ｌ１が通常の信号を与えられていると、この信号
の中央信号レベルが高抵抗の抵抗Ｒ１を介してｐｎｐ　
トランジスタＴＩのベース端子に与えられる。第１のキ
ャパシタンスＣ１および第２のキャパシタンスＣ２は導
体Ｌ１と基準電位（接地）との間に容量性分圧器を形成
し、その際に両キャパシタンスの比に関係して導体Ｌｌ
上の早い電圧変化がｐｎｐ　トランジスタＴｌのベース
端子における応分の電圧変化に通ずる。正の已ＳＤパル
スが接触個所に与えられると、電圧はキャパシタンス比
Ｃ１／Ｃ２に従って分圧される。この際にキャパシタン
スＣＩを介して、ρｎｐトランジスタＴ１のしきい電圧
よりも大きい電圧が低下すると、このｐｎｐ　トランジ
スタＴｌは導通状態となり、また導体Ｌｌ上の電圧レベ
ルがこうして制限される。
抵抗Ｒ１は、場合によっては特にコンデンサＣ２により
、また他の半導体構造によっても生じ得る阻止電流がｐ
ｎｐトランジスタＴｌが正常作動中に、すなわち保護す
べき高電圧が存在しないときに、導通状態にならないよ
うに確実に排出されるように選定する必要がある。
なかんずく−時的な正の高電圧を制限するためのトラン
ジスタ回路により惹起され導体Ｌｌを負荷する寄生的キ
ャパシタンスは特に、高周波の信号がこの導体Ｌｌによ
り伝送されるべきであれば、できるかぎり一定に、また
できるかぎり小さく保たれるべきである。抵抗Ｒ１が相
応に選定されていれば、これは、ｐｎｐトランジスタの
ベースに、従ってまた第２のキャパシタンスｃ２に基準
電位に対してそれぞれ導体Ｌｌに予め与えられた電圧が
かかることを保証する。第２のキャパシタンスＣ２が阻
止層キャパシタンスの形態で実現されている場合には、
導体Ｌｌ上の電圧の上昇は阻止電圧の上昇、従ってまた
第２のキャパシタンスｃ２の減少をもたらす、この場合
、導体Ｌｌは、基準電位にくらべて正のレベルの信号が
存在する際に、信号なしの場合よりも容量的により小さ
く負荷されている。−時的な正の高電圧を制限するため
の本発明によるトランジスタ回路による導体Ｌ１の寄生
的な容量性負荷は正常作動中においては、阻止されたｐ
ｎｐ　ｌ”ランジスクＴｌのエミッターコレクタ間キャ
パシタンスと第１のキャパシタンスＣ１および第２のキ
ャパシタンスＣ２から形成される容量性直列回路との並
列回路から成っている。
すなわち第２のキャパシタンスＣ２の変化は、キャパシ
タンス値が相応に選定されていれば、導体Ｌ１の寄生的
な容量性負荷のあまりにも大きい変動をもたらさない。
キャパシタンスＣＩおよびＣ２ならびに抵抗Ｒ１の並列
回路により定まる時定数の逆数値は、導体Ｌｌ上で伝送
される利用周波数の値よりも顕著に小さくなければなら
ない、たとえばいわゆる過渡的またはＥＭＤパルスのよ
うな比較的早（上昇する高電圧信号に対しては、この並
列回路の時定数は決定的ではない、なぜならば、これら
の変化は、キャパシタンス値ＣＩおよびＣ２が相応に選
定されていれば、容量性分圧キャパシタンスとして接続
されているＣ１およびＣ２から或る直列回路を介してｐ
ｎｐ　トランジスタＴ１に伝達され、このｐｎｐトラン
ジスタを導通状態に制御するからである。
通常、たとえばモノリシック集積回路における導体帯ま
たは接触個所のような電気導体は絶縁層、たとえば酸化
物層、プラズマ窒化物層またはポリイミド層により伝導
性の半導体層から隔てられている。このような構成は板
コンデンサをなし、その一方の電極は導体帯またはその
大きい面積に基づいてより大きいキャパシタンス値に通
ずる接触個所を形成し、またその他方の電極はその下に
位置する半導体層を形成し、その誘電体は絶縁層により
実現される。
特にモノリシンク集積回路の接触個所の下側には通常エ
ピタキシャル凹部が設けられている。なぜならば、絶縁
層によってのみ基板から隔てられている接触個所の下側
には、接触の際に生ずる熱および生ずる圧力に基づいて
基板剥離または基板内の亀裂が生じ得るからである。
第１のキャパシタンスＣ１の実現のためにコンデンサ電
極として保護すべき導体Ｌ１の面上に接触個所が設けら
れ、また第２のコンデンサ電極として、接触個所から絶
縁ｌ０ＸＩにより隔てられており、その側方の広がりに
高濃度にドープされた半導体材料または半導体酸化物か
ら或る絶縁フレームＩＦＲにより制限されておりかつ凹
部を形成するエピタキシャルｌ１ＥＰ［が設けられるな
らば、その結果として得られるコンデンサのキャパシタ
ンス値は誘電体ＯＸＩの材料および厚みと接触個所とエ
ピタキシャル凹部との間の能動的面の大きさとに関係し
て良好に生じ得る。
抵抗Ｒ１の実現のためには、相応の幾何学的関係および
ドーピングの考慮のもとに、たとえばエピタキシャル凹
部ＥＰＩの弱（ドープされた半導体材料のようなドープ
された材料が使用され得る。
ｎドープされたエピタキシャル凹部ＥＰＩをこれから絶
縁［ＯＸＩにより隔てられた導体と接触させ、また場合
によっては寄生的なショットキーダイオードの形成を回
避するため、絶縁層ＯＸＩを部分的に中断し、またそれ
により形成される接触範囲内に同一の伝導形式のより高
濃度にドープされた空間的に制限された領域Ｎ＋を埋め
込むのが通常である。抵抗値をより容易に設定するため
、接触個所の下側に配置されたエピタキシャル凹部を形
成するエピタキシャルＪＩＥＰＩはチャネルＣＨの形態
で延長され得る。その際、保護すべき導体Ｌ１とエピタ
キシャルＮＥＰ＋との接触個所はこのエピタキシャル凹
部からできるかぎり遠く離されて配置されており、また
抵抗値はエピタキシャルＮＥＰＩの固有抵抗と、チャネ
ルＣＨの断面積と、チャネルＣＨの長さまたは導体Ｌ１
とエピタキシャル層ＥＰＩとの間の前記接触個所Ｎ十の
位置とに関係して設定され得る。
基板ＳＵＢは半導体回路では一般に基準電位にある。こ
うしてｐＷ板上に形成されたｎドープされたエピタキシ
ャル凹部ＥＰＩにおいて基準電位からエビタキソヤルｉ
ＥＰ　＋へのｐｎ接合が生ずる。エピタキシャル層ＥＰ
Ｉと基板ＳＵＢとの間にこうして、阻止電圧に関係する
阻止キャパシタンスを存する阻止層が存在する。さらに
、側面を境する絶縁フレームＩＦＲを有するエピタキシ
ャル凹部ＥＰＩがキャパシタンスを形成する。ｎドープ
されたエピタキシャル凹部ＥＰＩは、その結果、ｐ基板
ＳＵＢおよび絶縁フレームＩＦＲと共に基準電位に対し
て、本発明による第２のキャパシタンスＣ２として用い
られ得るキャパシタンスを形成する。
第２図には本発明によるトランジスタ回路の特に有利な
実現形態が示されている。
導体Ｌｌ（導電性のＮ）は比較的大きい面積を有する接
触個所とより狭い導体帯とを形成する。
第２図には、本発明によるトランジスタ回路にとって必
要な部分のみが示されている。導体Ｌ１は絶縁［ＯＸ　
Ｉにより特にｎドープされたエピタキシャルＪＩＥＰ　
Ｉから隔てられている。このエピタキシャルＩＩＥＰＩ
は特にＰドープされた半導体基板ＳＵＢの上に配置され
ており、また側面を絶縁フレームＩＦＲにより絶縁され
ている。絶縁ＮＯＸ！は、直接に接触個所の範囲内に位
置せず、従ってまたボンド過程で温度および圧力に関し
てそれほど甚だしく負荷されない２つの個所で中断され
ている。絶縁［ＯＸ　Ｉの一方の中断の範囲内に、基板
５ｔＪＢと同一の伝導形式の境された範囲Ｐがドープさ
れており、また導体ＬｌともエビタキシャルＪｉＥＰＩ
とも接触されているように配置されている。この範囲は
本発明による回路においてｐｎｐトランジスタのエミッ
タを形成する。エピタキシャルＩＩＥＰＩにより形成さ
れるチャネルＣＨの接触個所と反対側の端装置されてい
る絶縁層０χｌの他方の中断の範囲内には、エピタキシ
ャル層ＥＰＩと同一の伝導形式の、ただしそれよりもか
なり高いドーピング濃度の境された範囲Ｎ＋がドープさ
れており、また導体ＬＩともエピタキシャル層ＥＰＩと
も接触されているように配置されている。この高いドー
ピング濃度の範囲はエピタキシャルＮＥＰＩと導体Ｌｌ
との間の良好で郭定された接触を可能にする。前記のよ
うに、導体Ｌ１は誘電体としての絶縁層ＯＸＩおよびエ
ピタキシャル［ＥＰＩと共に本発明による回路の第１の
キャパシタンスＣ１を形成する。境された範囲Ｐは基板
ＳＵＢおよびエピタキシャル層ＥＰ［と共にｐｎｐ　ト
ランジスタＴｌを形成する。エピタキシャル層は、特に
側面を境されたチャネルＣｌ−１のなかで、抵抗Ｒ１を
形成し、またエピタキシャル［ＥＰｌとサブストレート
ＳＵＢまたは絶縁フレーム［ＦＲとの間の阻止層キャパ
シタンスは第２のキャパシタンスＣ２を実現する役割を
する。
本発明によるトランジスタ回路のこの形式の実現におい
て、追加的なチップ面積が必要とされないこと、またキ
ャパシタンス値および抵抗値が必要な精麿で設定され得
ることは特に有利である。
【図面の簡単な説明】
第１図は本発明によるトランジスタ回路の回路図、第２
図は本発明によるトランジスタ回路の簡単な実施例の斜
視図である。 Ｃ１・・・第１のキャパシタンス Ｃ２・・・第２のキャパシタンス ＣＨ・・・チャネル ＥＰＩ・・・エピタキシャル凹部 ｒＦＲ・・・絶縁フレーム Ｌｌ・・・電気導体 ＯＸＩ・・・絶縁層 Ｒ１・・・高抵抗の抵抗 ＳＵＢ・・・基板 Ｔ１・・・ｐｎｐ　トランジスタ ＩＧ　２

Claims (1)

  1. 【特許請求の範囲】 １）電気導体（Ｌ１）上の一時的な正の高電圧を制限す
    るためのモノリシックに集積可能なトランジスタ回路で
    あって、ｐｎｐトランジスタ（Ｔ１）のエミッタ端子が
    電気導体（Ｌ１）と接続されており、このｐｎｐトラン
    ジスタ（Ｔ１）のコレクタ端子が基準電位（接地）に接
    続されており、またこのｐｎｐトランジスタ（Ｔ１）が
    基準電位（接地）にくらべて正の予め定められた電位し
    きいの超過の際にのみ導通しているトランジスタ回路に
    おいて、ｐｎｐトランジスタ（Ｔ１）のベース端子が高
    抵抗の抵抗（Ｒ１）および第１のキャパシタンス（Ｃ１
    ）の並列回路を介して電気導体（Ｌ１）に接続されてお
    り、またｐｎｐトランジスタ（Ｔ１）のベース端子が第
    ２のキャパシタンス（Ｃ２）を介して基準電位（接地）
    に接続されていることを特徴とするトランジスタ回路。 ２）第２のキャパシタンス（Ｃ２）がｐｎ接合の阻止層
    キャパシタンスにより実現されていることを特徴とする
    請求項１記載のトランジスタ回路。 ３）第１のキャパシタンス（Ｃ１）が電気導体（Ｌ１）
    、絶縁層（ＯＸＩ）および半導体層（ＥＰＩ）から形成
    された板コンデンサにより実現されていることを特徴と
    する請求項１または２記載のトランジスタ回路。 ４）ｐｎｐトランジスタ（Ｔ１）が、ｐドープされてお
    り基準電位を与えられる基板（ＳＵＢ）と、ｎドープさ
    れており基板（ＳＵＢ）上に配置されているエピタキシ
    ャル凹部（ＥＰＩ）と、境されておりエピタキシャル凹
    部（ＥＰＩ）のなかに埋め込まれておりまた導体（Ｌ１
    ）と接続されている範囲（Ｐ）とにより実現されている
    ことを特徴とする請求項１ないし３の１つに記載のトラ
    ンジスタ回路。 ５）高抵抗の抵抗（Ｒ１）を実現するための抵抗材料と
    してエピタキシャル層（ＥＰＩ）が設けられていること
    を特徴とする請求項４記載のトランジスタ回路。 ６）導体（Ｌ１）がエピタキシャル層（ＥＰＩ）とその
    面の広がりを制限する個所（Ｎ＋）において接触してお
    り、この接触個所（Ｎ＋）が垂直ｐｎｐトランジスタ（
    Ｔ１）のベースとして有効なエピタキシャル層（ＥＰＩ
    ）の範囲に対して或る間隔を有し、またエピタキシャル
    層（ＥＰＩ）が接触個所（Ｎ＋）と垂直ｐｎｐトランジ
    スタ（Ｔ１）のベースとして有効なエピタキシャル層（
    ＥＰＩ）の範囲との間に高抵抗の抵抗（Ｒ１）を形成す
    ることを特徴とする請求項５記載のトランジスタ回路。
JP2060883A 1989-03-16 1990-03-12 トランジスタ回路 Pending JPH02280621A (ja)

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EP89104711 1989-03-16
EP89104711.0 1989-03-16

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US (1) US5041889A (ja)
EP (1) EP0387797B1 (ja)
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DE (1) DE59006093D1 (ja)
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