JPH01214055A - 静電破壊保護装置 - Google Patents
静電破壊保護装置Info
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- JPH01214055A JPH01214055A JP63038489A JP3848988A JPH01214055A JP H01214055 A JPH01214055 A JP H01214055A JP 63038489 A JP63038489 A JP 63038489A JP 3848988 A JP3848988 A JP 3848988A JP H01214055 A JPH01214055 A JP H01214055A
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Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体集積回路に対する静電破壊保護装置に関し、
サブアースあるいは素子骨ＭＭＭ域（アイソレーション
領域）も保護素子の一部として利用することにより該素
子領域の有効利用をはかることを目的とし、 第１のＰ″領域よびｎ″領域形成された第１のダイオー
ドの周りに第２のｎ″領域形成され、更に該第２のｎ″
領域周りに、該第２のｎ″領域の側面接合部に第２のダ
イオードを形成しかつサブアースおよび素子分離領域を
も兼用する第２のＰ″領域形成され、該第１のＰ″領域
該第２のｎ″領域が短絡されることにより構成される。
領域）も保護素子の一部として利用することにより該素
子領域の有効利用をはかることを目的とし、 第１のＰ″領域よびｎ″領域形成された第１のダイオー
ドの周りに第２のｎ″領域形成され、更に該第２のｎ″
領域周りに、該第２のｎ″領域の側面接合部に第２のダ
イオードを形成しかつサブアースおよび素子分離領域を
も兼用する第２のＰ″領域形成され、該第１のＰ″領域
該第２のｎ″領域が短絡されることにより構成される。
本発明は半導体集積回路（例えばメモリなど）に対する
静電破壊保護装置に関する。
静電破壊保護装置に関する。
一般にこの種の静電破壊保護装置として第５図に示され
るような回路がしばしば用いられる。該第５図中、Ｔは
所定の内部回路（例えばメモリなど）に対する外部入力
端子（あるいは出力端子）であって、該端子Ｔから該内
部回路に至る配線にダイオードＤ１．Ｄ２が接続され、
ダイオードＤＩのカソード側はアース電位とされ、一方
ダイオードＤ２のアノード側は半導体基板に印加される
電位Ｖｔｔ（例えば−５，２■で、通常サブアースと称
する）が印加される。
るような回路がしばしば用いられる。該第５図中、Ｔは
所定の内部回路（例えばメモリなど）に対する外部入力
端子（あるいは出力端子）であって、該端子Ｔから該内
部回路に至る配線にダイオードＤ１．Ｄ２が接続され、
ダイオードＤＩのカソード側はアース電位とされ、一方
ダイオードＤ２のアノード側は半導体基板に印加される
電位Ｖｔｔ（例えば−５，２■で、通常サブアースと称
する）が印加される。
このようにして該集積回路の組立工程などにおいて、人
体あるいはパッケージなどを介して該外部端子Ｔから侵
入する正側の静電気はダイオードＤＩを介してアース側
に流され、−力負側の静電気はダイオードＤ２を介して
サブアースｖｔｉ側がら該端子Ｔ側に流され、これによ
って該静電気による該端子の大巾な電位変化を抑制し、
該内部回路が静電破壊から保護される。
体あるいはパッケージなどを介して該外部端子Ｔから侵
入する正側の静電気はダイオードＤＩを介してアース側
に流され、−力負側の静電気はダイオードＤ２を介して
サブアースｖｔｉ側がら該端子Ｔ側に流され、これによ
って該静電気による該端子の大巾な電位変化を抑制し、
該内部回路が静電破壊から保護される。
なお該ダイオードには常時逆バイアス電位が印加されて
おり、該内部回路に対しては該ダイオードは何等の影響
も与えない。
おり、該内部回路に対しては該ダイオードは何等の影響
も与えない。
この場合、該ダイオードを該半導体基板内に形成するに
あたっては、第６図に示されるような構成が通常使用さ
れる。すなわち第６図において、７１はＰ−形半導体基
板、７２はｎ゛形の埋込層、７３はｎ−形のエピタキシ
ャル層、７４および７５はそれぞれｎ゛形およびＰ゛形
の拡散領域、７６はシリコン酸化膜などの絶縁膜、７７
および７８はそれぞれアルミニウムの配線端子を示して
おり、該Ｐ゛形形成散層５とｎ゛形埋込層７２との接合
部にダイオードが形成される。
あたっては、第６図に示されるような構成が通常使用さ
れる。すなわち第６図において、７１はＰ−形半導体基
板、７２はｎ゛形の埋込層、７３はｎ−形のエピタキシ
ャル層、７４および７５はそれぞれｎ゛形およびＰ゛形
の拡散領域、７６はシリコン酸化膜などの絶縁膜、７７
および７８はそれぞれアルミニウムの配線端子を示して
おり、該Ｐ゛形形成散層５とｎ゛形埋込層７２との接合
部にダイオードが形成される。
第７図は、上記ダイオードの構成を利用した従来技術に
おける静電破壊保護装置の構成を例示するもので、該第
７図中、５１はＰ−形半導体基板、５２および５３はｎ
＋形埋込層、５４はｎ−形エピタキシャル層、５５およ
び５６はそれぞれｎ＋形およびＰ′形拡散顯域で、該Ｐ
゛形拡散領域５６とｎ°形埋込層５２との接合部に上記
ダイオードＤ１が形成される。５７はＰ°形のアイソレ
ーション領域（素子分離領域）であって、その内部領域
を取り囲むように形成されている。更に５８および５９
はそれぞれｎ゛形およびＰ゛形拡散領域で、上記ダイオ
ードＤ２は上記Ｐ−形半導体基板５１とｎ゛形埋込層５
３との接合部に形成される。また６０はシリコン酸化膜
などの絶縁膜、６１は該ダイオードＤ２に対するアノー
ド側の配線端子で基板電位Ｖｔｔ（例えば−５，２Ｖ）
が印加されるサブアース側の端子である。６２は上記内
部回路にアルミニウム配線を介して接続される外部入出
力端子Ｔであって、該ダイオードＤ１のアノード側と該
ダイオードＤ２のカソード側とに接続される。６３は８
亥ダイオードＤ１に対するカソード側の配線端子でグラ
ウンド電位が印加されるアース側の端子である。
おける静電破壊保護装置の構成を例示するもので、該第
７図中、５１はＰ−形半導体基板、５２および５３はｎ
＋形埋込層、５４はｎ−形エピタキシャル層、５５およ
び５６はそれぞれｎ＋形およびＰ′形拡散顯域で、該Ｐ
゛形拡散領域５６とｎ°形埋込層５２との接合部に上記
ダイオードＤ１が形成される。５７はＰ°形のアイソレ
ーション領域（素子分離領域）であって、その内部領域
を取り囲むように形成されている。更に５８および５９
はそれぞれｎ゛形およびＰ゛形拡散領域で、上記ダイオ
ードＤ２は上記Ｐ−形半導体基板５１とｎ゛形埋込層５
３との接合部に形成される。また６０はシリコン酸化膜
などの絶縁膜、６１は該ダイオードＤ２に対するアノー
ド側の配線端子で基板電位Ｖｔｔ（例えば−５，２Ｖ）
が印加されるサブアース側の端子である。６２は上記内
部回路にアルミニウム配線を介して接続される外部入出
力端子Ｔであって、該ダイオードＤ１のアノード側と該
ダイオードＤ２のカソード側とに接続される。６３は８
亥ダイオードＤ１に対するカソード側の配線端子でグラ
ウンド電位が印加されるアース側の端子である。
上記第７図に示されるような従来技術の構成によると、
サブアース側（ＶＩＥが印加されている）の端子６１や
、グラウンド電位側の端子６３が保護素子（ダイオード
Ｄ１およびＤ２）部分とかなり離れており、それだけ各
ダイオードの寄生抵抗（各ダイオードと直列に接続され
る）が増大し、したがって各保護素子（各ダイオードの
接合部）に直接印加される静電気による電圧が降下して
静電破壊保護特性が劣化するとともに、上記アイソレー
ション領域（素子分離領域）を設けることによって保護
装置全体の面積が増大し、更にＰ−形半導体基板とｎ°
形埋込層５３との接合部に形成されるダイオードＤ２の
容量を十分に大きくとることが困難で、特に負側の静電
気に対する静電耐量が減少してしまうなどの課題を有し
ている。
サブアース側（ＶＩＥが印加されている）の端子６１や
、グラウンド電位側の端子６３が保護素子（ダイオード
Ｄ１およびＤ２）部分とかなり離れており、それだけ各
ダイオードの寄生抵抗（各ダイオードと直列に接続され
る）が増大し、したがって各保護素子（各ダイオードの
接合部）に直接印加される静電気による電圧が降下して
静電破壊保護特性が劣化するとともに、上記アイソレー
ション領域（素子分離領域）を設けることによって保護
装置全体の面積が増大し、更にＰ−形半導体基板とｎ°
形埋込層５３との接合部に形成されるダイオードＤ２の
容量を十分に大きくとることが困難で、特に負側の静電
気に対する静電耐量が減少してしまうなどの課題を有し
ている。
本発明はかかる課題を解決するためになされたもので、
上記サブアース領域やアイソレーション領域を保護素子
ぐこの場合ダイオードＤ２）の−部として一体的に形成
することにより、該素子領域の有効利用をはかるととも
に各ダイオードの寄生抵抗を減少させ、更に上記ＶＩＥ
側のダイオードＤ２の容量をも十分に太き（とるように
して、負側の静電気に対する静電耐量をも増大させるよ
うにしたものである。
上記サブアース領域やアイソレーション領域を保護素子
ぐこの場合ダイオードＤ２）の−部として一体的に形成
することにより、該素子領域の有効利用をはかるととも
に各ダイオードの寄生抵抗を減少させ、更に上記ＶＩＥ
側のダイオードＤ２の容量をも十分に太き（とるように
して、負側の静電気に対する静電耐量をも増大させるよ
うにしたものである。
上記課題を解決するために本発明によれば、第１のＰ″
領域よびｎ″領域形成された第１のダイオードの周りに
第２のｎ″領域形成され、更に該第２のｎ″領域周りに
、該第２のｎ″領域との側面接合部に第２のダイオード
を形成しかつサブアースおよび素子分離領域をも兼用す
る第２のＰ“領域が形成され、該第１のＰ″領域と第２
のｎ″領域が短絡されている、静電破壊保護装置が提供
される。
領域よびｎ″領域形成された第１のダイオードの周りに
第２のｎ″領域形成され、更に該第２のｎ″領域周りに
、該第２のｎ″領域との側面接合部に第２のダイオード
を形成しかつサブアースおよび素子分離領域をも兼用す
る第２のＰ“領域が形成され、該第１のＰ″領域と第２
のｎ″領域が短絡されている、静電破壊保護装置が提供
される。
上記構成によれば、該第１のｎ″領域ダイオードＤ！（
正側の静電気に対する保護素子）のカソード側（グラウ
ンド電位側）に対応し、互いに短絡されている該第１の
Ｐ“領域と該第２のｎ＋領領域がそれぞれ該ダイオード
ＤＩのアノード側と該ダイオードＤ２（負側の静電気に
対する保護素子）のカソード側に対応して該外部入出力
端子Ｔに接続される。更に該第２のｎ″領域周りに第２
のＰ″領域を形成することによって、これら第２のｎ″
領域よびＰ″領域の側面接合部に形成されるダイオード
Ｄ２の容量を十分に大きくとることができ、更に該第２
のｐ ＋ ６３域が該ダイオードＤ２のアノード側（サ
ブアース側）に対応し、かつアイソレーション領域とし
ても機能する。
正側の静電気に対する保護素子）のカソード側（グラウ
ンド電位側）に対応し、互いに短絡されている該第１の
Ｐ“領域と該第２のｎ＋領領域がそれぞれ該ダイオード
ＤＩのアノード側と該ダイオードＤ２（負側の静電気に
対する保護素子）のカソード側に対応して該外部入出力
端子Ｔに接続される。更に該第２のｎ″領域周りに第２
のＰ″領域を形成することによって、これら第２のｎ″
領域よびＰ″領域の側面接合部に形成されるダイオード
Ｄ２の容量を十分に大きくとることができ、更に該第２
のｐ ＋ ６３域が該ダイオードＤ２のアノード側（サ
ブアース側）に対応し、かつアイソレーション領域とし
ても機能する。
第１図は本発明の１実施例としての静電破壊保護装置を
示すもので、１１はＰ−形半導体基板、１２はｎ゛形埋
込層、１３はｎ−形エピタキシャル層、１６はＰ０形拡
散領域、１７は該拡散領域１６の上部に形成されるｎ゛
形拡散領域で、該拡散領域１６ 、１７の接合部にダイ
オードＤ１が形成される。１５は該Ｐ゛形拡散頭域１６
の周りに形成されるｎ゛形拡散領域で、該拡散領域１５
、１６はともにアルミニウムの配線端子２０ 、２０
’を介して外部入出力端子Ｔに接続される。換言すれ
ば該拡散領域１５ 、１６およびその下部に存在する埋
込層１２は互に短絡されており、該ダイオードＤ１のア
ノード側と該ダイオードＤ２のカソード側の接続点に対
応する。
示すもので、１１はＰ−形半導体基板、１２はｎ゛形埋
込層、１３はｎ−形エピタキシャル層、１６はＰ０形拡
散領域、１７は該拡散領域１６の上部に形成されるｎ゛
形拡散領域で、該拡散領域１６ 、１７の接合部にダイ
オードＤ１が形成される。１５は該Ｐ゛形拡散頭域１６
の周りに形成されるｎ゛形拡散領域で、該拡散領域１５
、１６はともにアルミニウムの配線端子２０ 、２０
’を介して外部入出力端子Ｔに接続される。換言すれ
ば該拡散領域１５ 、１６およびその下部に存在する埋
込層１２は互に短絡されており、該ダイオードＤ１のア
ノード側と該ダイオードＤ２のカソード側の接続点に対
応する。
更に１４は該ｎ゛形拡散領域１５の周りに形成されたＰ
＋形拡散領域で、該拡散領域１４および１５の側面（周
面）に形成される接合部がダイオードＤ２として機能す
る。ここで該Ｐゝ形拡散碩域１４はアイソレーション領
域としても機能しており、更に該拡散領域１４は基板電
位■□が印加される配線端子１９ 、１９ ’に接続さ
れて、所謂サブアース領域としても機能している。すな
わち該Ｐ°形拡散領域１４は、保護素子であるダイオー
ドＤ２の構成要素であると同時に、サブアース領域およ
びアイソレーション領域としても機能する。
＋形拡散領域で、該拡散領域１４および１５の側面（周
面）に形成される接合部がダイオードＤ２として機能す
る。ここで該Ｐゝ形拡散碩域１４はアイソレーション領
域としても機能しており、更に該拡散領域１４は基板電
位■□が印加される配線端子１９ 、１９ ’に接続さ
れて、所謂サブアース領域としても機能している。すな
わち該Ｐ°形拡散領域１４は、保護素子であるダイオー
ドＤ２の構成要素であると同時に、サブアース領域およ
びアイソレーション領域としても機能する。
なおダイオードＤ１の構成要素であるｎ゛形拡散９Ｍ域
１７は、グラウンド電位が印加される配線端子２１に接
続されており、１８はシリコン酸化膜などの絶縁膜を示
す。なおｎ゛形拡散領域１５の形成には、従来のコレク
タコンタクト用拡散技術が用いられるが、従来のような
コレクタコンタクト領域としては使われていない。
１７は、グラウンド電位が印加される配線端子２１に接
続されており、１８はシリコン酸化膜などの絶縁膜を示
す。なおｎ゛形拡散領域１５の形成には、従来のコレク
タコンタクト用拡散技術が用いられるが、従来のような
コレクタコンタクト領域としては使われていない。
このようにアイソレーションおよびサブアース兼用の拡
散領域１４と上記拡散領域１５の側面に形成されるＰｎ
接合をダイオードＤ２に利用することで、ダイオードＤ
２の容量を十分に大きくするとともに、その寄生抵抗を
減少させて負の静電気に対する耐量を向上させることが
できる。
散領域１４と上記拡散領域１５の側面に形成されるＰｎ
接合をダイオードＤ２に利用することで、ダイオードＤ
２の容量を十分に大きくするとともに、その寄生抵抗を
減少させて負の静電気に対する耐量を向上させることが
できる。
第２図および第３図は、それぞれ第１図における拡散領
域１４乃至１７の部分の平面図を示すもので、第２図に
示されるような正方形あるいは矩形の平面構造とするこ
ともでき、また第３図に示されるような同心円状の平面
構造とすることもできる。そして後者のような同心円状
の平面構造とした場合には電界集中を避けることができ
、それによる素子の破壊を防ぐ上で有利となる。
域１４乃至１７の部分の平面図を示すもので、第２図に
示されるような正方形あるいは矩形の平面構造とするこ
ともでき、また第３図に示されるような同心円状の平面
構造とすることもできる。そして後者のような同心円状
の平面構造とした場合には電界集中を避けることができ
、それによる素子の破壊を防ぐ上で有利となる。
第４図は本発明の他の実施例としての静電破壊保護装置
を示すもので、第３図中、符号１１乃至１５は第１図に
おける符号１１乃至１５に対応し、第１のダイオードＤ
ｉを構成するためのＰ゛形領領域１６′、ベース拡散工
程又は抵抗拡散工程を利用して形成され、その上部に形
成されるｎ°形拡散領域１７との接合部に該ダイオード
Ｄｉが形成される。更に符号１８乃至２１は第１図にお
ける符号１８乃至２１に対応する。
を示すもので、第３図中、符号１１乃至１５は第１図に
おける符号１１乃至１５に対応し、第１のダイオードＤ
ｉを構成するためのＰ゛形領領域１６′、ベース拡散工
程又は抵抗拡散工程を利用して形成され、その上部に形
成されるｎ°形拡散領域１７との接合部に該ダイオード
Ｄｉが形成される。更に符号１８乃至２１は第１図にお
ける符号１８乃至２１に対応する。
本発明によれば、サブアース領域と、アイソレーション
（素子分離）領域と、負の静電気に対する保護用ダイオ
ードＤ２のＰ゛領域を１つのＰ゛拡散領域でまかなえる
ため、無駄な領域がなく、これによって各ダイオードの
寄生抵抗が減少し、静電気に対する耐圧を向上させるこ
とができる。またダイオードＤ２として、上記Ｐゝ拡散
領域の側面に形成されるＰｎ接合を利用しているため、
ダイオードＤ２の容量を増大することができ、特に負の
静電気に対する耐量を増大させることができる。しかも
、すべてＩＣ製造のための通常プロセス（素子分離拡散
、コレクタ補償拡散、ベース拡散、抵抗拡散等）を用い
ればよく、本装置を形成するのに特別な工程を要するこ
とがない。
（素子分離）領域と、負の静電気に対する保護用ダイオ
ードＤ２のＰ゛領域を１つのＰ゛拡散領域でまかなえる
ため、無駄な領域がなく、これによって各ダイオードの
寄生抵抗が減少し、静電気に対する耐圧を向上させるこ
とができる。またダイオードＤ２として、上記Ｐゝ拡散
領域の側面に形成されるＰｎ接合を利用しているため、
ダイオードＤ２の容量を増大することができ、特に負の
静電気に対する耐量を増大させることができる。しかも
、すべてＩＣ製造のための通常プロセス（素子分離拡散
、コレクタ補償拡散、ベース拡散、抵抗拡散等）を用い
ればよく、本装置を形成するのに特別な工程を要するこ
とがない。
第１図は、本発明の１実施例としての静電破壊保護装置
を示す断面図、 第２図および第３図は、それぞれ第１図の要部の平面構
造を例示する図、 第４図は、本発明の他の実施例としての静電破壊保護装
置を示す断面図、 第５図は、この種の静電破壊保護装置の一般的な回路図
、 第６図は、この種の静電破壊保護装置に用いられるダイ
オードの構成を例示する図、 第７図は、従来技術におけるこの種の静電破壊保護装置
の構成を例示する図である。 （符号の説明） １１ 、５１ 、７１ ：半導体基板、１２ 、５２
、５３ 、１２ ： ｎ ”形埋込層、１４：アイソレ
ーションおよびサブアース兼用Ｐ゛形拡散領域、 １５ ： Ｐ”影領域１４との間でダイオードＤ２を形
成するｎ゛形拡散領域、 １６．１６’：ダイオードＤ１を形成するＰ゛形拡散領
域、 １７：ダイオードＤ１を形成するｎ゛形拡散領域、 ５７：アイソレーション領域、 ５９：サブアース側Ｐ゛形拡散領域。
を示す断面図、 第２図および第３図は、それぞれ第１図の要部の平面構
造を例示する図、 第４図は、本発明の他の実施例としての静電破壊保護装
置を示す断面図、 第５図は、この種の静電破壊保護装置の一般的な回路図
、 第６図は、この種の静電破壊保護装置に用いられるダイ
オードの構成を例示する図、 第７図は、従来技術におけるこの種の静電破壊保護装置
の構成を例示する図である。 （符号の説明） １１ 、５１ 、７１ ：半導体基板、１２ 、５２
、５３ 、１２ ： ｎ ”形埋込層、１４：アイソレ
ーションおよびサブアース兼用Ｐ゛形拡散領域、 １５ ： Ｐ”影領域１４との間でダイオードＤ２を形
成するｎ゛形拡散領域、 １６．１６’：ダイオードＤ１を形成するＰ゛形拡散領
域、 １７：ダイオードＤ１を形成するｎ゛形拡散領域、 ５７：アイソレーション領域、 ５９：サブアース側Ｐ゛形拡散領域。
Claims (1)
- １、第１のＰ＾＋領域およびｎ＾＋領域で形成された第
１のダイオードの周りに第２のｎ＾＋領域が形成され、
更に該第２のｎ＾＋領域の周りに、該第２のｎ＾＋領域
との側面接合部に第２のダイオードを形成しかつサブア
ースおよび素子分離領域をも兼用する第２のＰ＾＋領域
が形成され、該第１のＰ＾＋領域と該第２のｎ＾＋領域
とが短絡されていることを特徴とする静電破壊保護装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038489A JP2579989B2 (ja) | 1988-02-23 | 1988-02-23 | 静電破壊保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038489A JP2579989B2 (ja) | 1988-02-23 | 1988-02-23 | 静電破壊保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214055A true JPH01214055A (ja) | 1989-08-28 |
| JP2579989B2 JP2579989B2 (ja) | 1997-02-12 |
Family
ID=12526674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038489A Expired - Lifetime JP2579989B2 (ja) | 1988-02-23 | 1988-02-23 | 静電破壊保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579989B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432368A (en) * | 1992-06-25 | 1995-07-11 | Sgs-Thomson Microelectronics S.A. | Pad protection diode structure |
| US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| US5708289A (en) * | 1996-02-29 | 1998-01-13 | Sgs-Thomson Microelectronics, Inc. | Pad protection diode structure |
| JP2006190837A (ja) * | 2005-01-06 | 2006-07-20 | Renesas Technology Corp | フルアイソレーションダイオード |
| JP2007294614A (ja) * | 2006-04-24 | 2007-11-08 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7402867B2 (en) | 2003-09-30 | 2008-07-22 | Nec Electronics Corporation | Semiconductor device |
-
1988
- 1988-02-23 JP JP63038489A patent/JP2579989B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2579989B2 (ja) | 1997-02-12 |
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