JPS60169163A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に０ＭＯ８ＬＳＩの回路
面積の小形化に関する。

〔発明の背景〕

第１図（Ａ）は０Ｍ０８回路の断面構造を示している。

０Ｍ０８回路は、Ｎ型基板１上に形成されたＰチャネル
ＭＯＳトランジスタ１０１．基板１中のＰ型頭域２上に
形成されたＮチャネルＭＯＳトランジスタ１１１．およ
び１０１と１１１を絶縁分離するために設けられたＬｏ
ｃａｌｉｚｅｄＯｘｉｄａｔｉｏｎ　ｏｆ　３ｉ１ｉｃ
ｏｎ　（ＬＯＣＯ８）　３で構成される。４，５はポリ
・シリコン（ｐｏｌｙ−ｆ９　ｉ）ゲート、６はゲート
酸化膜、３８は薄い酸化膜、８．９はソース、１０．１
１はドレイン、１２は前記したＬＯＣＯ８と同様にＭＯ
Ｓ素子間を分離するためのフィールド酸化膜、１３は配
線間を分離する絶縁膜、１４はＰチャネルＭＯ８）ラン
ジスタ１０１のドレイン１０とＮチャネルＭＯＳトラン
ジスタ１１１のドレイン１１を接続する金属配線、１５
はＰチャネルＭＯＳトランジスタ１０１のソース８の引
出用金属配線、１６はＮチャネルＭＯＳ）ランジスタ１
１１のソース９の引出用金属配線である。なお、このよ
うな構成ではトランジスタは、いわゆるＭｅｔａｌ　Ｉ
ｎ５ｕｌａｔｉｏｎ　Ｓｅｍｉ−ｃｏｎｄｕｃｔｏｒ（
ＭＩＳ）　）ランジスタとなっている。

第１図（Ｂ）は（Ａ）の平面構造を示したものである。

１７はＰチャネルＭＯ８）ランジスタ１０１およびＮチ
ャネルＮｌ０Ｓトランジスタ１１１のそれぞれのドレイ
ンのコンタクトホール、１８はゲート電位を与えるコン
タクトホールである。

第１図（Ｃ）は（Ａ）のインバータ構成の回路をシンボ
ルで示したものである。

この構造では、膜形成時に横方向に広がるＬＯＣＯ８膜
を素子間分離に用いているため、ＰチャネルＭＯＳトラ
ンジスタ１０１とＮチャネルＭＯＳトランジスタ１１１
とを接続するのに、素子性能を満足させて分離するには
、広い面積を必要とする。しかしＬＳＩの高集積化が要
求されるにつれ素子の微細化が進むと、上記接続のため
の面積が素子構成上大きな割合となり、小形化への障害
となる。また、素子設計の際には、ＬＯＣＯ８酸化膜形
成時に生ずる横方向への広がり部分（一般にバードビー
クと呼ば扛る）を考慮した設計が必要となり、ＭＯＳト
ランジスタの素子性能を見積ることも困難となる。

〔発明の目的〕

本発明の目的は、ＰチャネルＭＯ８）ランジスタとＮチ
ャネルＭＯＳ）ランジスタとの絶縁分離領域を縮小し、
全体として小さな面積で従来以上の性能を有する半導体
装置を提供することである。

〔発明の概要〕

本発明の特徴は１、ＰチキネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの絶縁分離を従来のＬＯＣ
Ｏ８から薄いゲート酸化膜とｐｏｌｙ−８ｉ盾を重ねた
絶縁分離層に変えた点にある。

従って、絶縁分離に要する面積が小さくてすむので、Ｍ
Ｏ８回路の小形化が図れる。さらに、自己整合技術が使
えるので設計に対する製品のばらつきが小さい。

〔発明の実施例〕

以下、本発明の実施例を第２図〜第６図を用いて説明す
る。

第２図（Ａ）は本発明になる０Ｍ０８回路の断面構造を
示したものである。本構造は第１図（Ｃ）と同様の回路
構成の断面構造で、第１図（Ａ）と同一記号の部分は同
じ構成および機能で必る。第２図（Ａ）において、１９
は前記したゲート酸化膜６と同様のゲートぼ化膜、２０
は前記したｐｏｌｙ−８ｉゲート４，５と同様のＰｏ１
ｙ−８ｉ層でめる。

ここで、ゲート酸化膜１９はＭＯＳトランジスタ１０１
，１１１の基板となる層上にあり、ＭＯＳトランジスタ
１０１，１１１間の分離をするとともに、Ｎ型基板１．
Ｐ型頭域２とＭＯＳ）ランジスタ１０１，１１１のドレ
イン端を分離する機能を有している。ゲート酸化膜１９
とｐｏｌｙ−８ｉ層２０とでできる構造はＭＯＳトラン
ジスタ１０１，１１１のゲート構造と同じ構造である第
２図（Ｂ）は第２図（Ａ）の平面構造を示す４．５，２
０はｐｏｌｙ−８ｉであり、Ｐｏ１ｙ−８ｉ２０の下に
は従来例で述べたＬＯＣＯ８酸化膜３はない。

また、一般にｐｏｌｙ−８ｉゲ一トＭＯｓプロセスは自
己整合で形成されるため、ｐｏｌｙ−Ｓｉ　４　、５２
０間の相互装置関係は設計上決まる位置関係がらずｎる
ことがなく、第１図で述べたＬＯＣＯ８酸化膜３の形成
時に生ずる横方向への張り出しを考慮する必要がない。

更に、Ｐｏ１ｙ−８ｉ２０の下にはＰチャネルのＭｏ８
）ランジスタのドレイン、ＰチャネルＭＯ８）ランジス
タの基板、ＮチャネルＭＯＳトランジスタの基板、Ｎチ
ャネルＭｏ８）ランジスタのドレイン端が配置されてい
る。なお２００は滅２’％’　Ａ　＞のＰウェル境界を
表わす。

本発明では素子分離領域が自己整合で作られるため、ｐ
ｏｌｙ−８ｉ層２ｏの下は薄いゲート酸化膜である。こ
のため心配されることは接続用コンタ・　クト穴を開け
る際にｐｏｌｙ−３ｉ層２０と接続用の、金属配線１４
が短絡することであるが、以下の理由により問題は生じ
ない。

第３図（人）において、いま、ゲート′鑞位４がｌｏｗ
レベルにあると、ＰチャネルＭＯ８１０１がオンし、１
４の電位は１５の成ｗ、−圧になるが、ｙ　金属配線１
４とｐｏｌｙ−３ｉ層２０が接触しているとｐｏｌｙ−
８ｉ層２０も゛電源電圧となるので、Ｐを領域２をチャ
ネルとしＮ型基板１とドレイン１１の間でＮチャネルｔ
ｖｌＯｓト；ｙンジスタ７形成する。

このＭＯＳトランジスタではＮ型基板１をドレインとし
、ゲートとソース端を接続された形になる。

一般にＮチャネルＭｏ８）ランジスタでは第３図（Ｂ）
に示すようにチャネルが形成されドレイ／醒流が流れる
にはゲート・ソース間電圧がしきい電圧Ｖｔｈ以上なけ
ればならない。すなわちＶＧＩＩ　Ｖｔｈ　、ｌ＞　Ｏ
・・・・・・・・・（１）を満足しなければチャネルは
形成されない。しかし、上記のごとく、第３図（Ａ）の
チャネル領域Ｂではゲート・ソース間電圧はＯ■である
ためチャネルＢは形成されないことになる。

またゲート電位４がｈｉｇｈレベルにあると、Ｎチャネ
ルＭｏ８ＩＩＩがオ／シ、金属配線１４の電位は接地電
位となる。金属配線１４とｐｏｌｙ−８ｉ層２０が接触
しているとｐｏｌｙ−ｄｉ層２０も接地電位となるので
、Ｎ型基板１をチャネルとしＰ型領域２とドレイン１０
の間でＰチャネルＭＯ８）ランジスタを形成する。この
ＭＯＳトランジスタも第３図（Ａ）のＡの部分でチャネ
ルを形成する可能性かめるが、Ｐ型憤域２が接地電位に
あシトレイ／となっても、ドレイン１０と金属配線１４
が接触しているため上記のゲートとソースが短絡した形
となる。第３図（Ｂ）に示すように、ここで形成される
ＰチャネルＭＯＳトランジスタでもチャネルが形成され
るはずであるが、ドレイ／戒流が流れるゲート・ソース
間電圧がしきい電圧以上にならず、チャネルは形成され
ないことになる。

以上のことから、素子構成時に本発明の構造でＰチャネ
ルＭＯＳトランジスタとＮチャネルＭｏ８）ランジスタ
のドレイン接続用コンタクトホール形成でｐｏｌｙ−８
ｉ上の層間膜がエツチングされ、ｐｏｌｙ−８ｉと金属
配線が短絡しても、素子形成上の問題を生じない。一般
に、コンタクトホールを形成する場合、穴の周辺に不都
合を生じさせないための寸法余裕を取る必要があるが、
本発明ではｐｏｌｙ−８ｉ上もコンタクトホール形成に
使うことができるのでコンタクトホール形成に要する面
積を小さくすることができる。

本発明による半導体装置は素子間分離に用いている第１
図（Ａ）のＬＯＣＯ８３のかわりに、第２図（Ａ）のゲ
ート酸化膜１９　、　ｐｏｌｙ−８夏層２０を用いるこ
とにより、素子面積の小形化を図るものであるが、これ
によりどの程度の小形化がなされるかを考察する。

第１図（Ｂ）、第２図（Ｂ）で、ｉはコンタクトホール
の寸法（ｃｏｎｔ穴ｉという）、ｊはコンタクトホール
１７とＬＯＣＯ８３，１Ｉｒｌの寸法（ｃｏｎｔＬＯＣ
Ｏ８間ｊという）、ｋはコンタクトホール１７とｐｏｌ
ｙ−８ｉゲ一ト４間の寸法（ｃｏｎｔ−Ｑａｔｅ間にと
いう）、ｔはコンタクトホール１７とｐｏｌｙ−８ｉ層
２０間の寸法（ｃｏｎｔ　−ＰｏｌＹ−８ｉ間ｔという
）、ｍはＬＯＧＯ８（’）幅＜’ｒ、、ａｃｏｓ幅ｍと
いう）、ｎはｐｏｌｙ−８ｉ層２ｏの寸法（Ｐｏｌｙ−
８ｉ巾ｎという）、Ｘは従来例のＰチャネ＃ＭＯ８１０
１とＮ−Ｆ−ＹネルＭＯＳ　１１１（７）ゲート４間の
寸法（Ｐ−Ｎ間Ｘという）、ｙは本発明のＰチャネルＭ
Ｏ８ＩＯＩとＮチャネルＭＯ８１１１のゲート４間の寸
法（Ｐ−ＮＩ’ｔｓＭｙという）とする。

さて、いま０Ｍ０８回路の最／Ｊ’ｓ寸法が３μｍでめ
ったとすると、その時の設計ルールはＣｏｎ　を穴ｉ、
ｃｏｎｔ−ＬＯＣｔＪＳ間ｊ　＋　Ｃｏｎｔ−Ｑａｉｅ
間ｋ。

ＬＯＣＯ８＠ｍ　、　Ｐ　ｏ　１ｙ−３ｉ巾ｎはすベテ
３　μｍ以上、また２μｍの時は上記の寸法はすべて２
μｍ以上必要でおると定められている場合を考えて各寸
法関係を算出してみる。第１図で述べた従来例において
Ｐ−Ｎ間Ｘは２　ｉ＋２　ｊ＋２に＋ｍで表わすことが
でき、３μｍルールの時には２１μｍ以上、２μｍルー
ルの時には１４μｍ以上必要である。

一方、本発明の素子分離構造による半導体装置において
はｃｏｎｔ−ｐｏｌｙ−８ｉ間ｔは０μｍとしてもよい
ので、本発明のＰ＝Ｎ＋ｈ’３ｙは２ｉ＋２に＋２Ａ＋
ｎで表わされ、３μｍルールの時には１６μｍ以上、２
μｍルールの時には１０μｍ以上であればよい。以上の
算出方法により、設計ルールにおける最小寸法が１〜５
μｍでめった場合、従来法のＰ　−Ｎ　ｔｉＪｌｘおよ
び本発明のＰ−Ｎ間ｙはそれぞれ第４回目に示す直線Ｘ
＋Ｙで表わされる。ここで従来例を本発明に変えたこと
によって短くできる距離ΔＬは第４図直線ΔＬで示され
る。

設計ルールが微細な方間へ進むにつれ、ΔＬの絶対的長
さは小さくなるが小形化への署与率はルールに関係なく
同じである。

第５図は本発明により０Ｍ０８回路を構成するための製
造方法のひとつを示す。第５図（Ａ）はｎ型基板１の端
面に低濃度の燐イオン３０を打込み、表面の基板濃度を
均一にする。次に薄い酸化膜３１をマスクにしボロンイ
オン３２を打込む。

（Ａ）のボロンイオン３２打込みの後、熱拡散によって
ＰＷ領域２を形成する。ここでナイトライド３４をデポ
ジションし、ホトレジスト膜３５をマスクしながらＰ型
領域２に接してボロンイオン３６を打込む。（Ｂ） つぎに、（Ｂ）のボロンイオン３６を熱拡散してチャネ
ルストッパ４０全形成し、同時にナイトライド會マスク
にしてＬＯＣＯ８１２ｉ形成する。

（Ｃ） （Ｃ）の工程後、状面全酸化しゲート酸化膜３７ｆ：形
成した後、Ｐｏ１ｙ−８ｉをデポジションする。（Ｄ） つぎに、ホトレジストをマスクにして（Ｄ）のｐｏ１ｙ
＝ｓｉ層をゲート４，５とＰｏ１ｙ−８ｉ２０とｌ二形
成する。この時同時にゲート酸化膜３７もエツチングし
て６，１９に成形する。（Ｅ）（Ｅ）工程後の表面を酸
化し、薄い酸化膜３８を形成した後ソース８および９．
ドレイン１０および１１を形成する。（Ｆ） （Ｇ）では表面に絶縁膜１２を形成した後、ホトレジス
トをマスクにしてソース８および９．ドレイン１０およ
び１１上の今の薄い酸化膜３８と絶縁膜１２を同時に除
去し、コンタクトホールを形成する。次に、金属配線層
をスパッタ等によりつけた後金属配線１５を形成し、６
ＭＯ８構造が完成する。。

本発明の上記実施例によれば、 （１）素子性能を損うことなく索子分離部分に要する面
積が小さくなるので、小形化が図れる。

（２）通常のＣＭＯＳプロセスに何ら追加プロセスを必
要としないから、プロセスコストの増加がない。

（３）　ＬＯＣＯ８酸化膜形成時の横方向の張り出しお
よび張り出し部分のばらつきによる影響を低減できるの
で、正確な素子性能の見積りができる。

第６図は全ての素子分離に本発明を用いた場合の０Ｍ０
８回路の断面構造を示す。図においてＰチャネルＭＯ８
）ランジスタ１０１とＮチャネルＭＯ８）ランジスタ１
１１のコンタクト１５゜１６の外側にある素子分離領域
２０１，２０２もゲート酸化膜１９　、　Ｐｏ１ｙ−８
ｉ　２０　、層間絶縁膜１３で形成されている。これら
の素子分離領域２０１．２０２でもＰチャネルＭＯ８）
ランジスタとＮチャネルトランジスタのドレイン端同士
を接続する部分と同様にＰｏ１ｙ−８４とコンタクトホ
ールの距離ｔは０μｍとしても問題ない。むしろＰｏ１
ｙ−８ｉ１３はコンタクト１５．１６の゛電源陽極電圧
や電源陰極端電圧に接続されている方がよい。すなわち
、コンタクト１５に接続されたｐｏｌｙ−，９ｉは電源
陽極端電圧に接続されているため、素子分離領域２０１
で形成されるｐｏｌｙ−８ｉ２０をゲートする寄生Ｐチ
ャネルＭＯ８）ランジスタではゲート・ソース端が短絡
され、前述の理由によりチャネル形成されない。また素
子分離領域２０２で形成される寄生ＮチャネルＭＯＳト
ランジスタでも同様にチャネルが形成されない。従って
第６図の本発明の構造を用いると、ＬＯＣＯ８を形成す
ることなく、全ての０Ｍ０８回路を構成できるという効
果がある。

なお、以上の実施例は全体が０ＭＯ８である場合につい
て述べたが、本発明をバイポーラとＭＯＳとが混在する
場合にも適用できることはいうまでもないであろう。

〔発明の効果〕

本発明によれば、素子分離に要する面積を小さくするこ
とができるので、素子の小型化が達成されより多くの機
能を搭載した大規模集積回路を実現可能である。

【図面の簡単な説明】

第１図は従来用いられている素子分離４造を示す図、第
２図は本発明の素子分１１１ｆＩ構造を示す図、第３図
はＰｏｌｙ−８ｉｍと接続用金属配線が短絡した場合の
影響を説明する図、第４図は本発明の素子分離構造でｐ
ｏｌｙ−３’ｉとコンタクトの距離と素子特性を説明す
る図、第５図は本発明の構造の製造工程例を示す図、第
６図は本発明の変形例の断面構造を示す図である。 １・・・Ｎ型基板、２・・・Ｐ型頭域、３・・・絶縁分
離用ＬＯＣＯ８，４，５・・・ｐｏｌｙ−８ｉゲート、
６・・・ゲート酸化膜、８，９・・・ソース、１０，１
１・・・ドレイン、１２・・・フィールド酸化膜、１３
・・・絶縁膜、１４・・・金属配線、１５．１６・・・
引出用蛍属配線、１７．１８・・・コンタクトホール、
１９・・・ゲート酸化ノ漠、２Ｕ・・・Ｐｏ１ｙ−Ｓｉ
層、３ｏ・・・燐イオン打込層、３１・・・薄い酸化膜
、３２・・・ボロンイオン打込層、３４・・・ナイトン
イドデポジション、３５・・・ホトレジスト膜、３６・
・・ボロンイオン打込層、３７・・・ゲートａ化膜（６
，１９になる部分）、３８・・・薄い酸化膜、４０・・
・チャネルストッパ、１ｏ１・・・Ｊ〕チャネルＭＯＳ
トランジスタ、１１１・・・ＮチャネルＭ（ＪＳ）ンン
ジスタ、２ｏｏ・・・Ｐウェル境界、２０１．２０２・
・・素子分離領域。 代理人　弁理士　鵜沼辰之 第１図 ／ρ１ （Ａ）　／ｌ／ （Ｃ） 躾Ｚ図 とβジ 第　５９ （／’Ｉ） ｌρ／　／／／ ｒ−−１−ｍ＝）ｒ−−７−−−） 茅４図 ／　２３４　５ 設計ルール　（／ｌＩ惰ジ （′

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体上に形成した第２導電屋半導体を
   ソースおよびドレインとする第１Ｍｌ８）ランジスタと
   、前記第１半導体上に第２導電型の不純物を持つ第３半
   導体装置しこの上に形成した第１導電型の不純物を持つ
   第４半導体をソースおよびドレインとする第２Ｍ工Ｓト
   ランジスタとからなるＭＯ８集積回路を少なくとも含む
   半導体装置において、第１半導体と第３半導体の接触す
   る部分上に第１および第２Ｍ工Ｓトランジスタのゲート
   酸化膜と同じ薄い酸化膜を形成してその上にゲート電極
   と同じ導電膜を配置し両トランジスタを分離する一方、
   この導電膜上に層間絶縁膜を介して配置した配線層によ
   り第１Ｍｌ５）ランジスタと第２Ｍｌ８）ランジスタの
   ソースおよびドレインを接続することを特徴とする半導
   体装置。 ２、特許請求の範囲第１項において、導電膜と配線層と
   を接続することにより第１Ｍｌ５　）ランジスタと第２
   Ｍｌ５トランジスタのソースおよびドレインを接続する
   ことを特徴とする半導体装置。 ３、第１導電型半導体上に形成した第２導電凰半導体を
   ソースおよびドレインとする第１Ｍｌ５　）ランジスタ
   と、前記第１半導体上に第２導電型の不純物を持つ第３
   半導体装置しこの上に形成した第１導電型の不純物を持
   つ第４半導体をソースおよびドレインとする第２ＭＩ　
   Ｓ　）ランジスタとからなるＭＯ８集積回路を少なくと
   も含む半導体装置において、第１半導体と第３半導体の
   接触する部分上に第１および第２Ｍｌ５トランジスタの
   ゲート酸化膜と同じ薄い酸化膜を形成してその上にゲー
   ト電極と同じ導電膜を配置し両トランジスタを分離する
   一方、この導電膜上に層間絶縁膜を介して配置した配線
   層により第１Ｍｌ５トランジスタと第２Ｍｌ５）ランジ
   スタのソースおよびドレインを接続するとともに、両ト
   ランジスタの周囲にそれらのゲート酸化膜と同じ酸化膜
   を介して導電膜を配置しこの導電膜とその上に層間膜を
   介して配置された電源供給用の配線層とを接続すること
   によりそれらのトランジスタに電源を供給することを特
   徴とする半導体装置。