JPH01283676A - Read-out processing system for window image data - Google Patents
Read-out processing system for window image dataInfo
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Abstract
Description
【発明の詳細な説明】
〔概要〕
画像プロセッサが画像バッファメモリから０行ｍ列のウ
ィンドウ画像データを読出すための読出処理方式に関し
。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a read processing method for an image processor to read window image data at row 0 and column m from an image buffer memory.
高速でウィンドウ画像データを読出せるようにすること
を目的とし。The purpose is to be able to read window image data at high speed.
画像バッファメモリ上の１行分の画像データを格納でき
るラインメモリをｍ個一組として基本うインメモリとな
し、そして、この基本ラインメモリをｎ個用意するとと
もに２画像バッファメモリから読出していく１行分の画
像データを、順次上記基本ラインメモリにサイクリック
に格納するよう処理し、かつ、このときｍ個のラインメ
モリのすべてに同一の１行分の画像データを１画素ずつ
シフトさせていく形式で格納するよう処理し１ そして
、上記基本ラインメモリの同じアドレス位置に存在する
画像データのｎ組をすべて同時に読出すよう処理すると
ともに、この読出されたｎ組の画像データを行番号順に
並び変えることでウィンドウ画像データを得るよう構成
する。A set of m line memories that can store one line of image data on the image buffer memory is basically used as an in-memory, and n pieces of these basic line memories are prepared and data is read from two image buffer memories. The image data for a row is processed so as to be stored cyclically in the basic line memory in sequence, and at this time, the same image data for one row is shifted pixel by pixel to all of the m line memories. Then, it processes so that all n sets of image data existing at the same address position in the basic line memory are read out at the same time, and the read n sets of image data are arranged in the order of line numbers. The configuration is configured to obtain window image data by changing.
本発明は、１ｉｉｉ像プロセツサが画像バッファメモリ
から０行ｍ列のウィンドウ画像データを高速で読出せる
ようにするためのウィンドウ画像データの読出処理方式
に関するものである。The present invention relates to a window image data reading processing method that enables a 1iii image processor to read window image data in row 0 and column m from an image buffer memory at high speed.
デジタル画像処理では１画像バッファメモリから例えば
３行３列のウィンドウ画像データを読出して、フィルタ
リング処理等の局所変換処理を施すことになる。画像バ
ッファメモリのデータ量は極めて大きいものであること
から、このウィンドウ画像データの読出処理は、できる
限り高速で実現できるようにとなされる必要があるので
ある。In digital image processing, window image data of, for example, three rows and three columns is read out from one image buffer memory and subjected to local transformation processing such as filtering processing. Since the amount of data in the image buffer memory is extremely large, it is necessary to perform the reading process of this window image data as quickly as possible.
従来、高速性の要求されている画像処理の分野では、Ｔ
ＴＬ等の純粋なハードウェアで設計された専用のコンピ
ュータを使用していた。これらの専用コンピュータは１
画像処理の特徴である順次性を利用したパイプライン構
成をとることで、高速処理を実現していたのである。確
かに、この従来技術によれば５高速に画像を処理できる
ものの。Conventionally, in the field of image processing where high speed is required, T
A dedicated computer designed with pure hardware such as TL was used. These dedicated computers are 1
High-speed processing was achieved by using a pipeline configuration that takes advantage of the sequential nature of image processing. Although it is true that this conventional technology can process images at 5 high speeds.
処理内容毎にハードウェアを作らなければならず。Hardware must be created for each processing content.
装置の巨大化、高価格化を招いてしまうという問題点が
あった。There is a problem in that the device becomes larger and more expensive.
そこで、近年、マイクロプロセッサの高速化や高性能な
りＳＰ （デジタルシグナルプロセッサ）の普及を背景
にして、これらの画像処理分野−・の応用が急速に展開
されつつある。すなわち、マイクロプログラム制′４ｎ
による汎用のマイクロプロセッサ等を用いて、ＷＩ像処
理を実現しようとするのである。このような汎用のマイ
クロプロセッサを用いれば、プログラムを書き替えるだ
けで多彩な画像処理が実現でき、装置の小規模化、低価
格化が図られるため、パーソナルコンピュータをホスト
コンピュータとするようなシステムの画像処理には好適
なものとなる。Therefore, in recent years, with the increase in speed of microprocessors and the spread of high-performance SP (digital signal processor), applications in the field of image processing are rapidly being developed. In other words, the microprogram system '4n
The aim is to realize WI image processing using a general-purpose microprocessor, etc. If such a general-purpose microprocessor is used, a variety of image processing can be performed simply by rewriting the program, and the device can be made smaller and less expensive, making it ideal for systems that use personal computers as host computers. This is suitable for image processing.
しかしながら、このような汎用のマイクロプロセッサ等
を用いる方法は、汎用性は高いが複雑な処理を行わせる
と処理速度が急激に低下してしまうという問題点がある
。特に、ｉｉｉ像処理の分野では、ウィンドウ画像デー
タに対して頻繁に局所変換処理を施す必要がある。汎用
のマイクロプロセッサでは、このウィンドウ画像データ
を読出すために１例えば３行３列のウィンドウ画像デー
タであれば画像バッファメモリを９回アクセスしなけれ
ばならず、このアクセス回数の増加のために処理速度が
急激に低下してしまうという問題点があったのである。However, although such a method using a general-purpose microprocessor has high versatility, there is a problem in that the processing speed decreases rapidly when complex processing is performed. In particular, in the field of III image processing, it is necessary to frequently perform local transformation processing on window image data. In a general-purpose microprocessor, in order to read this window image data, for example, if the window image data is 3 rows and 3 columns, the image buffer memory must be accessed nine times, and processing is required to increase the number of accesses. The problem was that the speed suddenly decreased.
本発明はかかる事情に鑑みてなされたものであって、汎
用の画像プロセッサを用いるときにあっても、高速でウ
ィンドウ画像データを読出せるようにするウィンドウ画
像データの読出処理方式の提供を目的とするものである
。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a window image data reading processing method that allows window image data to be read at high speed even when using a general-purpose image processor. It is something to do.
第１図は本発明の原理構成図である。 FIG. 1 is a diagram showing the principle configuration of the present invention.
図中、１０は０行ｍ列のウィンドウ画像データを必要と
する画像プロセッサであって９例えば汎用のマイクロプ
ロセッサからなるもの、２０は画像バッファメモリであ
って１画像データを格納するメモリであるもの、３０は
ラインメモリであって１画像バッファメモリ２０上の１
行分の画像データを格納できるメモリであるもの、３１
はｎ個用意される基本ラインメモリであって、ラインメ
モリ３０がｍ個一組となって構成されるもの。In the figure, 10 is an image processor that requires window image data of 0 rows and m columns, and 9 is composed of a general-purpose microprocessor, for example, and 20 is an image buffer memory that stores one image data. , 30 are line memories, and 1 on the image buffer memory 20.
A memory capable of storing a row of image data, 31
is a basic line memory in which n pieces of line memory 30 are prepared, and each line memory 30 is configured as a set of m pieces.
４０は画像データ格納処理回路であって７画像バッファ
メモリ２０から順次１行分の画像データを読出しｎ個の
基本ラインメモリ３１にサイクリックに格納するととも
に、この基本ラインメモリ３１への格納に際して１ｍ個
あるラインメモリ３０のすべてに同一の１行分の画像デ
ータを１画素ずつシフトさせていく形式で格納するよう
処理するもの、５０は配列変更回路であって、ｎ個ある
基本ラインメモリ３１から読出される画像データを画像
パフフチメモリ２０上の行番号順に並び変えるよう処理
するものである。Reference numeral 40 denotes an image data storage processing circuit which sequentially reads one line of image data from the seven image buffer memories 20 and stores it cyclically in n basic line memories 31. 50 is an arrangement change circuit that stores the same one line of image data in all of the n line memories 30 in a format in which it is shifted pixel by pixel; The image data to be read out is processed so as to be rearranged in the order of line numbers on the image puff border memory 20.
本発明によれば、各基本ラインメモリ３１のアドレス位
置には３画像バッファメモリ２０の画像データの同一行
上で隣接することになるｍ個の画像データが順序よく格
納されることになる。これから１画像プロセッサＩＯが
、ｎ個ある基本ラインメモリ３１の同じアドレス位置を
アクセスすれば１画像バッファメモリ２０中の１行ｍ列
のウィンドウ画像データが得られるので、配列変更回路
５０の並び変え処理によって１画像バッファメモリ２０
上の並び方と等しいウィンドウ画像データを読出せるよ
うになる。According to the present invention, in the address position of each basic line memory 31, m pieces of image data that are adjacent to each other on the same row of the image data of the three-image buffer memory 20 are stored in order. From now on, if one image processor IO accesses the same address position of the n basic line memories 31, the window image data of the 1st row and m columns in the 1 image buffer memory 20 can be obtained, so the rearrangement processing of the arrangement change circuit 50 By 1 image buffer memory 20
Window image data that is the same as the arrangement above can now be read.
このように１本発明では９画像プロセッサｌＯは、基本
ラインメモリ３１を１回アクセスすれば所望のウィンド
ウ画像データを読出せるようになることから、高速処理
が可能となるのである。In this way, according to the present invention, the nine image processors 1O can read out desired window image data by accessing the basic line memory 31 once, thereby enabling high-speed processing.
以下、実施例に従って本発明の詳細な説明する。 Hereinafter, the present invention will be explained in detail according to examples.
第２図に１本発明の実施例構成図を示す。この図におい
て、第１図で示したものと同一のものは同一の記号で示
しである。ここで１本発明の処理内容の理解を容易なも
のとするために１画像バッファメモリ２０に格納される
画像データの容量を第３図に示すように８行８列で想定
し１行データには数字の通し番号１列データにはアルフ
ァベントを付することにする。FIG. 2 shows a configuration diagram of an embodiment of the present invention. In this figure, the same parts as shown in FIG. 1 are indicated by the same symbols. Here, in order to make it easier to understand the processing contents of the present invention, the capacity of image data stored in the image buffer memory 20 is assumed to be 8 rows and 8 columns as shown in FIG. Let us add an alpha vent to the data of one column of serial numbers.
この第２図に示すように、入力回路４１は画像バッファ
メモリ２０から画像データを読出す、この読出しは１画
像バッファメモリ２０の画像データのラスク方向である
行単位をもって実行されるよう構成されることになる１
画像バックアメモリ２０は大容量であることから、入力
回路４１には複数画素の画像データが高速に転送される
ことが好ましい、入力回路４１に入力される画像データ
は、１画素当り何ビットでもかまわないが、説明の便宜
上、ここでは１画素１ビツトの画像（すなわち、白黒画
像）を想定し、１回の人力で８画素同時に転送できるよ
うにするものとする。すなわち、第２図中のｌの値は、
このときは８ビツトとなる。As shown in FIG. 2, the input circuit 41 reads out image data from the image buffer memory 20, and is configured to perform this reading in units of rows in the raster direction of the image data in the image buffer memory 20. It's going to happen 1
Since the image backup memory 20 has a large capacity, it is preferable that image data of a plurality of pixels is transferred to the input circuit 41 at high speed.The image data input to the input circuit 41 may have any number of bits per pixel. However, for convenience of explanation, it is assumed here that it is an image of 1 pixel and 1 bit (that is, a black and white image), and that 8 pixels can be transferred at the same time with one manual effort. That is, the value of l in Fig. 2 is
In this case, it is 8 bits.
このようにして、入力回路４１に転送された８ビツト
（この説明では８画素となる）は、シフトレジスタをも
って構成される変換回路４２により。In this way, the 8 bits transferred to the input circuit 41
(In this explanation, there are 8 pixels) by a conversion circuit 42 configured with a shift register.
パラレルデータからシリアルデータに変換される。Converts parallel data to serial data.
この入力回路４１と変換回路４２の処理により。Through the processing of this input circuit 41 and conversion circuit 42.
１行分の画像データが画像バッファメモリ２０から順次
シリアルに取出されていくとともに、続けて次の１行分
、そして次の１行分というように取出されていくことで
、すべての画像データが順番に取出されることになる。One row of image data is serially retrieved from the image buffer memory 20, and then the next row, and so on, so that all the image data is They will be taken out in order.
このシリアル化された行方向の画像データは。This serialized row-wise image data.
次のバッキング回路４３でｍビット（ｍ画素）を−組と
してバッキングされるよう処理される。ここで、このｍ
の値は１画像バッファメモリ２０から読出すべき１行ｍ
列のウィンドウ画像データのｍ列の値を示している。こ
のバッキング回路４３が実行するところのバッキング処
理の内容を第４図に示す。ここでは、説明の便宜上９ｍ
＝３としている。この図に示すように、パフキング回路
４３は、第１のシフトレジスタ４３ａでシリアルデータ
から３ビツトを抽出し、１ピント入れ変わる毎に、この
抽出した３ビツトを第２のシフトレジスタ４３ｂに転送
するよう処理することになる。In the next backing circuit 43, m bits (m pixels) are processed to be backed as a - group. Here, this m
The value of 1 line m to be read from 1 image buffer memory 20
The values of column m of the column window image data are shown. The details of the backing process executed by the backing circuit 43 are shown in FIG. Here, for convenience of explanation, 9m
=3. As shown in this figure, the puffing circuit 43 extracts 3 bits from the serial data in the first shift register 43a, and transfers the extracted 3 bits to the second shift register 43b every time the pin changes by 1. It will be processed as follows.
この第１のシフトレジスタ４３ａと第２のシフトレジス
タ４３ｂは、１ビット分すなわち１画素分ずらされて重
複するようなされていることから。This is because the first shift register 43a and the second shift register 43b are shifted by one bit, that is, one pixel, and overlap.
この処理により１例えば画像バッファメモリ２０の第１
行目の画像データがシリアルデータとして転送されてく
るならば、第２のシフトレジスタ４３ｂからは、 （
０−Ａ、Ｏ−Ｂ、０−Ｃ）のバッキングデータの後に（
０−Ｂ、Ｏ−Ｃ，Ｏ−Ｄ〕が出力され、その後に〔０へ
Ｃ，Ｏ−Ｄ、０−Ｅ）が出力されるというように、１画
素分ずつずれたｍ個の画像データがパフキングデータと
して出力されることになる。By this process, for example, the first memory of the image buffer memory 20
If the image data in the row is transferred as serial data, from the second shift register 43b, (
After the backing data of (0-A, O-B, 0-C) (
0-B, O-C, O-D] is output, and then [0 to C, O-D, 0-E) is output, and so on, m image data shifted by one pixel. will be output as puffing data.
このバンキング回路４３によりバッキングされた画像デ
ータは、ドライバ４４を介して、第１図で説明したとこ
ろのｍ個（ここではｍ＝３である）のラインメモリから
なる基本ラインメモリ３１にと格納されることになる。The image data backed by the banking circuit 43 is stored via the driver 44 in the basic line memory 31 consisting of m line memories (m=3 in this case) as explained in FIG. That will happen.
第１図でも説明したように、この基本ラインメモリ３１
は、読出すべきウィンドウ画像データが１行ｍ列であれ
ばｎ（ｆｆＪ用意されることになるが、ここでは、説明
の便宜上１ｎ−３として説明することにする。ドライバ
４４は、この３個の基本ラインメモリ３１をサイクリッ
クに指定しゲートを開くことで、指定した基本ラインメ
モリ３１に１行分のバンキングされた画像データを格納
するよう処理するのである。第２図の例で説明するなら
ば、−１の基本ラインメモ１７３１に画像バッファメモ
リ２０の第１行目の画像データを書き込み、続いて隘２
の基本ラインメモリ３１に第２行目の画像データを書き
込み、続いて−３の基本ラインメモリ３１に第３行目を
書き込むことになる。第５図に、第３行目まで書き込ま
れたときの３個の基本ラインメモリ３Ｉの格納状態を示
す。なお、基本ラインメモリ３１としては、高速化を実
現するためにＳＲＡＭを用いることが望ましい。As explained in FIG. 1, this basic line memory 31
If the window image data to be read is 1 row and m columns, n(ffJ will be prepared, but for convenience of explanation, it will be explained as 1n-3. The driver 44 By cyclically specifying the basic line memory 31 and opening the gate, processing is performed such that one line of banked image data is stored in the specified basic line memory 31.This will be explained using the example of Fig. 2. Then, write the image data of the first line of the image buffer memory 20 to the basic line memo 1731 of -1, and then write the image data of the first line of the image buffer memory 20 to the basic line memo 1731 of -1.
The second line of image data is written into the basic line memory 31 of -3, and then the third line is written into the basic line memory 31 of -3. FIG. 5 shows the storage state of the three basic line memories 3I when data has been written up to the third row. Note that it is desirable to use an SRAM as the basic line memory 31 in order to achieve high speed.
この第５図からも明らかとなるように１本発明では、１
行ｍ列のウィンドウ画像データ（この説明では３行３列
となる）を得る必要があるときにおいて２画像プロセッ
サ１０は基本ラインメモリ３１に対して１回のメモリア
ドレスを実行すれば足りることになる０例えば、第３図
に示した画像バッファメモリ２０の”ｌ−Ｂ″を中心に
して。As is clear from FIG. 5, in the present invention, 1
When it is necessary to obtain window image data of rows and m columns (in this explanation, 3 rows and 3 columns), it is sufficient for the two image processors 10 to execute one memory address on the basic line memory 31. 0, for example, centered on "l-B" of the image buffer memory 20 shown in FIG.
３×３の論理マスクでフィルタリングを行う必要がある
ときには、第５図中に示すように基本ラインメモリ３１
の２番目のアドレスを指定すれば。When it is necessary to perform filtering using a 3×3 logical mask, the basic line memory 31 is used as shown in FIG.
If you specify the second address of .
１回のアドレス処理により、”１−Ｂ”の３×３の近傍
領域を構成する“Ｏ−Ａ″、“０−Ｂ”、“０−Ｃ″、
“１−Ａ”、”１−Ｂ”、”１−Ｃ”、”２−Ａ”“２
−８’、２−Ｃ”を画像プロセッサエ０内に取り込める
ことになるのである。With one address process, "O-A", "0-B", "0-C", which constitutes a 3x3 neighborhood area of "1-B",
“1-A”, “1-B”, “1-C”, “2-A” “2
-8', 2-C'' can be taken into the image processor 0.
すなわち３本発明の各基本ラインメモリ３１には、同一
行で隣接することになるｍ個の画像データが組となって
順序よく格納されているので１ｎ個ある基本ラインメモ
リ３１の同じアドレス位置をアクセスすれば１画像バッ
ファメモリ２０中の１行ｍ列のウィンドウ画像データが
一度に読出せることになるのである。In other words, in each basic line memory 31 of the present invention, m pieces of image data that are adjacent to each other in the same row are stored in a set order, so the same address position of the 1n basic line memories 31 is accessed. Then, the window image data of the 1st row and m columns in the 1-image buffer memory 20 can be read out at once.
しかるに、ドライバ４４は、１ｌｈ３の基本ラインメモ
リ３１に第３行目のパフキングされた画像データを書き
込んだ後、第４行目の画像データについては、胤１の基
本ラインメモリ３１に書き込むというようにサイクリッ
クに基本ラインメモリ３１を利用することになる。これ
から、基本ラインメモリ３１の内容をそのまま画像プロ
セッサ１０に取り込んだのでは、１行ｍ列のウィンドウ
画像データの配列が狂ってしまうことになる。そこで配
列変更回路５０を設け、基本ラインメモリ３１から読出
される画像データに対して１行番号順に並び変える処理
を行うのである。第６図にその処理の内容を示す、この
ようにして、配列変更回路５０を設けることで１画像プ
ロセッサ１０は。However, after the driver 44 writes the puffed image data of the third line to the basic line memory 31 of 1lh3, it writes the image data of the fourth line to the basic line memory 31 of Seed 1, and so on. The basic line memory 31 is used cyclically. From now on, if the contents of the basic line memory 31 are taken into the image processor 10 as they are, the arrangement of the window image data in the 1st row and the mth column will be out of order. Therefore, an arrangement change circuit 50 is provided to perform a process of rearranging the image data read from the basic line memory 31 in the order of line numbers. The details of the processing are shown in FIG. 6. In this way, one image processor 10 can be realized by providing the arrangement changing circuit 50.
本来の１行ｍ列のウィンドウ画像データをそのまま取り
込めるようになる。The original window image data of row 1 and column m can be imported as is.
以上図示実施例について説明したが１本発明はこれに限
られるものではない０例えば９画像バッファメモリの画
像データは２値化された画像に限られるものではない。Although the illustrated embodiment has been described above, the present invention is not limited thereto. For example, the image data in the nine-image buffer memory is not limited to a binarized image.
このように本発明によれば１画像プロセッサは。 Thus, according to the present invention, one image processor.
ラインメモリを１回アクセスするだけでウィンドウ画像
データを取り込むことができるようになる。Window image data can be captured by accessing the line memory only once.
従って７画像プロセンサの高速性を損うことなく。Therefore, without compromising the high-speed performance of the 7-image processor.
フィルタリング等の画像処理を実行できるようになる。It becomes possible to perform image processing such as filtering.
第１図は本発明の原理構成図。
第２図は本発明の実施例構成図。
第３図は実施例の説明のための画像バッファメモリの画
像データ例。
第４図はバッキング回路の処理内容の説明図。
第５図は基本ラインメモリの格納状態の説明図。
第６図は配列変更回路の処理内容の説明図である。
図中、１０は画像プロセッサ、２０は画像バッファメモ
リ、３０はラインメモリ、３１は基本ラインメモリ、４
０は画像データ格納処理回路。
４１は入力回路、４２は変換回路、４３はバッキング回
路、４４はドライバ、５０は配列変更回路である。FIG. 1 is a diagram showing the principle configuration of the present invention. FIG. 2 is a configuration diagram of an embodiment of the present invention. FIG. 3 is an example of image data in an image buffer memory for explaining the embodiment. FIG. 4 is an explanatory diagram of the processing contents of the backing circuit. FIG. 5 is an explanatory diagram of the storage state of the basic line memory. FIG. 6 is an explanatory diagram of the processing contents of the arrangement change circuit. In the figure, 10 is an image processor, 20 is an image buffer memory, 30 is a line memory, 31 is a basic line memory, 4
0 is an image data storage processing circuit. 41 is an input circuit, 42 is a conversion circuit, 43 is a backing circuit, 44 is a driver, and 50 is an arrangement change circuit.
Claims (1)
画像データを読出すためのウィンドウ画像データの読出
処理方式において、 画像バッファメモリ（２０）上の１行分の画像データを
格納できるラインメモリ（３０）をｍ個一組として基本
ラインメモリ（３１）となし、そして、この基本ライン
メモリ（３１）をｎ個用意するとともに、 画像バッファメモリ（２０）から読出していく１行分の
画像データを、順次上記基本ラインメモリ（３１）にサ
イクリックに格納するよう処理し、かつ、このとき上記
基本ラインメモリ（３１）を構成するｍ個のラインメモ
リ（３０）のすべてに、同一の１行分の画像データを１
画素ずつシフトさせていく形式で格納するよう処理し、 そして、ｎ個ある上記基本ラインメモリ（３１）の同じ
アドレス位置に存在するｍ個で一組をなす画像データの
ｎ組をすべて同時に読出すよう処理するとともに、この
読出されたｎ組の画像データを画像バッファメモリ（２
０）上の行番号順に並び変えるよう処理することで、ｎ
行ｍ列のウィンドウ画像データを得るようにしてなるこ
とを、特徴とするウィンドウ画像データの読出処理方式
。[Claims] In a window image data reading processing method for reading window image data of n rows and m columns from an image buffer memory (20), one row of image data on the image buffer memory (20) is read out. A set of m line memories (30) that can store data is used as a basic line memory (31), and n pieces of these basic line memories (31) are prepared, and one line is read out from the image buffer memory (20). image data is processed so as to be stored cyclically in the basic line memory (31) in sequence, and at this time, all of the m line memories (30) constituting the basic line memory (31) are 1 line of image data
Processing is performed to store data in a format in which pixels are shifted pixel by pixel, and all n sets of m image data existing at the same address position of the basic line memory (31), which are n in number, are read out at the same time. At the same time, the read n sets of image data are stored in the image buffer memory (2
0) By processing to rearrange the row numbers above, n
A window image data reading processing method characterized in that window image data of rows and m columns is obtained.
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