JPH09330937A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09330937A JPH09330937A JP14592096A JP14592096A JPH09330937A JP H09330937 A JPH09330937 A JP H09330937A JP 14592096 A JP14592096 A JP 14592096A JP 14592096 A JP14592096 A JP 14592096A JP H09330937 A JPH09330937 A JP H09330937A
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- insulating film
- film
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Abstract
(57)【要約】
【課題】 素子特性の劣化をきたすことなく，且つモー
ルド封止を可能にするゲート電極構造の提供する。 【解決手段】 １）素子形成層上に被着されたキャップ
層上に絶縁膜を形成し，開口の断面形状が開口に対して
凸の曲線を有し且つ上方に向かって広がったゲート開口
窓を絶縁膜に形成し，絶縁膜をエッチングマスクにして
ゲート開口窓を通してキャップ層をエッチングし，続い
てオーバエッチングして絶縁膜の下側のキャップ層をサ
イドエッチングしてリセスを形成し，ゲート開口窓にゲ
ート電極を形成するとともに，素子形成層表面とキャッ
プ層の側面と絶縁膜とゲート電極とで空洞を形成する工
程とを含む，２）ゲート開口窓の断面形状の曲線と絶縁
膜の厚さの中心線との交点における曲線の接線と素子形
成層表面となす角が50〜75°であり，絶縁膜の厚さが
0.2μｍを越えるようにする。
ルド封止を可能にするゲート電極構造の提供する。 【解決手段】 １）素子形成層上に被着されたキャップ
層上に絶縁膜を形成し，開口の断面形状が開口に対して
凸の曲線を有し且つ上方に向かって広がったゲート開口
窓を絶縁膜に形成し，絶縁膜をエッチングマスクにして
ゲート開口窓を通してキャップ層をエッチングし，続い
てオーバエッチングして絶縁膜の下側のキャップ層をサ
イドエッチングしてリセスを形成し，ゲート開口窓にゲ
ート電極を形成するとともに，素子形成層表面とキャッ
プ層の側面と絶縁膜とゲート電極とで空洞を形成する工
程とを含む，２）ゲート開口窓の断面形状の曲線と絶縁
膜の厚さの中心線との交点における曲線の接線と素子形
成層表面となす角が50〜75°であり，絶縁膜の厚さが
0.2μｍを越えるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り, 特に樹脂封止の電界効果型トランジス
タ(FET) のＴ型ゲート構造およびその形成に関する。
製造方法に係り, 特に樹脂封止の電界効果型トランジス
タ(FET) のＴ型ゲート構造およびその形成に関する。
【０００２】μ波回路や高速論理回路に用いられる短ゲ
ート長を有するFET を樹脂封止してもその性能が維持で
きるようなゲート構造が望まれている。
ート長を有するFET を樹脂封止してもその性能が維持で
きるようなゲート構造が望まれている。
【０００３】
【従来の技術】近年のトランジスタの高速化に伴い，ゲ
ート長は縮小の一途をたどっている。特に，HEMT（高電
子移動度トランジスタ）等の高性能トランジスタでは,
ゲート長が 0.3μｍ以下になってきた。しかしながら，
ゲート長の短縮に伴いゲート抵抗の増大や, ゲート電極
近傍で発生する寄生容量の増大による素子特性の低下が
発生する。
ート長は縮小の一途をたどっている。特に，HEMT（高電
子移動度トランジスタ）等の高性能トランジスタでは,
ゲート長が 0.3μｍ以下になってきた。しかしながら，
ゲート長の短縮に伴いゲート抵抗の増大や, ゲート電極
近傍で発生する寄生容量の増大による素子特性の低下が
発生する。
【０００４】ゲート長の短縮とゲート抵抗の低減という
相反する問題を解決するために, 図２に示されるよう
に，ゲート電極11の断面形状をＴ型，またはマッシュル
ーム型と呼ばれる形状にし，半導体基板とゲート電極の
接触面積を減らしてゲート長を短縮しつつ，ゲート電極
の断面積を大きく確保してゲート抵抗の低減化を行って
いる。
相反する問題を解決するために, 図２に示されるよう
に，ゲート電極11の断面形状をＴ型，またはマッシュル
ーム型と呼ばれる形状にし，半導体基板とゲート電極の
接触面積を減らしてゲート長を短縮しつつ，ゲート電極
の断面積を大きく確保してゲート抵抗の低減化を行って
いる。
【０００５】このＴ型ゲートの形成法の一例を図３に示
す。図３(a) 〜(e) はＴ型ゲートの製造プロセスの従来
例の説明図である。図３(a) において, 電子ビームによ
る直接描画法，あるいは位相シフト法を用いた光学露光
を利用して, 狭い下部開口部を形成するレジストパター
ン (低感度電子線用レジスト) 13と広い上部開口部を形
成するレジストパターン (高感度電子線用レジスト) 14
を形成し, 高ドーズ量電子ビームを開口領域に照射す
る。
す。図３(a) 〜(e) はＴ型ゲートの製造プロセスの従来
例の説明図である。図３(a) において, 電子ビームによ
る直接描画法，あるいは位相シフト法を用いた光学露光
を利用して, 狭い下部開口部を形成するレジストパター
ン (低感度電子線用レジスト) 13と広い上部開口部を形
成するレジストパターン (高感度電子線用レジスト) 14
を形成し, 高ドーズ量電子ビームを開口領域に照射す
る。
【０００６】図３(b) において, 低ドーズ量電子ビーム
を開口領域に照射する。図３(c) において, 現像してＴ
型ゲート電極形成用の開口されたレジストパターン17を
形成する。
を開口領域に照射する。図３(c) において, 現像してＴ
型ゲート電極形成用の開口されたレジストパターン17を
形成する。
【０００７】図３(d) において，ゲート電極用の金属膜
10を蒸着して堆積する。図３(e) において，レジストを
リフトオフして, レジストパターン上の金属膜を除去す
ると，Ｔ型ゲート電極11が形成される。
10を蒸着して堆積する。図３(e) において，レジストを
リフトオフして, レジストパターン上の金属膜を除去す
ると，Ｔ型ゲート電極11が形成される。
【０００８】このようにして製造されたHEMT素子は, μ
波帯で高い利得と低い雑音指数が得られ, 電波天文学の
進歩や, 惑星間を航行する人工衛星の電波受信に多大な
貢献をし，衛星放送の受信も可能になった。しかしなが
ら，このような特殊な分野から実用化が始まったため，
これらの素子は容易に高信頼化が得られるメタルハーメ
チックパッケージに搭載されている。
波帯で高い利得と低い雑音指数が得られ, 電波天文学の
進歩や, 惑星間を航行する人工衛星の電波受信に多大な
貢献をし，衛星放送の受信も可能になった。しかしなが
ら，このような特殊な分野から実用化が始まったため，
これらの素子は容易に高信頼化が得られるメタルハーメ
チックパッケージに搭載されている。
【０００９】この高価なメタルハーメチックパッケージ
の代わりに，より安価なモールドパッケージを導入する
ことは，衛星放送の受信装置や人工衛星を利用した位置
測定装置の一層の普及や，ミリ波を利用した自動車の衝
突防止装置等の開発，実用化に不可欠な課題である。
の代わりに，より安価なモールドパッケージを導入する
ことは，衛星放送の受信装置や人工衛星を利用した位置
測定装置の一層の普及や，ミリ波を利用した自動車の衝
突防止装置等の開発，実用化に不可欠な課題である。
【００１０】
【発明が解決しようとする課題】従来素子をモールド樹
脂で封止して素子特性の評価を行ったが，すべての素子
が不良で測定することが出来なかった。不良のモードは
ゲート電極のオープンであった。この原因は，図４(a)
に示されるように，モールド成形時の樹脂の流れ込みや
樹脂の硬化の際のストレスにより，ゲート電極が引き剥
がされ浮き上がっていたためであった。
脂で封止して素子特性の評価を行ったが，すべての素子
が不良で測定することが出来なかった。不良のモードは
ゲート電極のオープンであった。この原因は，図４(a)
に示されるように，モールド成形時の樹脂の流れ込みや
樹脂の硬化の際のストレスにより，ゲート電極が引き剥
がされ浮き上がっていたためであった。
【００１１】その対策として，図４(b) に示されるよう
に，素子をポリイミド樹脂で覆ってからモールド樹脂で
封止した。この際も，ゲート電極のオープンが多発した
が，辛うじて動作した素子の利得は著しく減少してい
た。これは，ゲート電極の側壁についたポリイミド樹脂
が寄生容量 Cgs（ゲート−ソース間の寄生容量）,C
gd（ゲート−ドレイン間の寄生容量）を増加させたこと
が原因であった。
に，素子をポリイミド樹脂で覆ってからモールド樹脂で
封止した。この際も，ゲート電極のオープンが多発した
が，辛うじて動作した素子の利得は著しく減少してい
た。これは，ゲート電極の側壁についたポリイミド樹脂
が寄生容量 Cgs（ゲート−ソース間の寄生容量）,C
gd（ゲート−ドレイン間の寄生容量）を増加させたこと
が原因であった。
【００１２】さらに，図４(c) に示されるように，動作
する素子を選別し一般的な温度サイクル試験を行ったと
ころ, 試験の初期の段階ですべての素子のゲート電極が
オープンになってしまった。この原因はポリイミド樹脂
の膨張と収縮の繰り返しにより, ゲート電極が浮いてし
まったためである。
する素子を選別し一般的な温度サイクル試験を行ったと
ころ, 試験の初期の段階ですべての素子のゲート電極が
オープンになってしまった。この原因はポリイミド樹脂
の膨張と収縮の繰り返しにより, ゲート電極が浮いてし
まったためである。
【００１３】さらに強固にゲート電極を固定するために
以下の試みを行った。図５に示されるように，気相成長
(CVD) 法により二酸化シリコン(SiO2)膜をゲート電極の
下部を埋め込むように固定してからモールド樹脂で封止
した。この素子はゲート電極の初期のオープンや，簡単
な温度サイクル試験での不良は発生しなかったが，ポリ
イミド樹脂で覆ったものと同様に，寄生容量の増大によ
り，利得が減少し雑音指数が増大し，実用に耐えないも
のであった。
以下の試みを行った。図５に示されるように，気相成長
(CVD) 法により二酸化シリコン(SiO2)膜をゲート電極の
下部を埋め込むように固定してからモールド樹脂で封止
した。この素子はゲート電極の初期のオープンや，簡単
な温度サイクル試験での不良は発生しなかったが，ポリ
イミド樹脂で覆ったものと同様に，寄生容量の増大によ
り，利得が減少し雑音指数が増大し，実用に耐えないも
のであった。
【００１４】以上の事実から，ゲート長が 0.3μｍ以下
でＴ型電極構造の従来の素子構造では，モールド樹脂の
流れや膨張収縮のストレスでゲート電極の引き剥がれを
発生し，従来素子そのままではモールド化ができないこ
とが判明した。
でＴ型電極構造の従来の素子構造では，モールド樹脂の
流れや膨張収縮のストレスでゲート電極の引き剥がれを
発生し，従来素子そのままではモールド化ができないこ
とが判明した。
【００１５】そこで，寄生容量 Cgs,Cgdの増大を回避す
る別の手段を行ってから，樹脂封止を行う試みをした。
その工程を図６で説明する。図６(a) 〜(e) は他の従来
例の説明図である。
る別の手段を行ってから，樹脂封止を行う試みをした。
その工程を図６で説明する。図６(a) 〜(e) は他の従来
例の説明図である。
【００１６】図６(a) において，半導体基板 1上にソー
スドレイン電極 3を形成し，その上に二酸化シリコン(S
iO2)膜等の絶縁膜23を形成し，次いで, ゲート電極形成
のためのレジストパッケージ24を形成する。
スドレイン電極 3を形成し，その上に二酸化シリコン(S
iO2)膜等の絶縁膜23を形成し，次いで, ゲート電極形成
のためのレジストパッケージ24を形成する。
【００１７】図６(b) において，ドライエッチングによ
り絶縁膜23をエッチングする。この際, エッチングによ
り生じた絶縁膜23の開口部を通して半導体基板 1が横方
向にもエッチング (サイドエッチング) されるように，
オーバエッチングを行う。この工程で形成された半導体
基板のゲート領域のくぼみはリセスと呼ばれる。
り絶縁膜23をエッチングする。この際, エッチングによ
り生じた絶縁膜23の開口部を通して半導体基板 1が横方
向にもエッチング (サイドエッチング) されるように，
オーバエッチングを行う。この工程で形成された半導体
基板のゲート領域のくぼみはリセスと呼ばれる。
【００１８】図６(c) において，半導体基板上に絶縁膜
の開口部を覆って半導体基板に接触するようにゲート電
極膜10を堆積する。次いで, その上にゲート電極形成用
のレジストマスク25を形成する。
の開口部を覆って半導体基板に接触するようにゲート電
極膜10を堆積する。次いで, その上にゲート電極形成用
のレジストマスク25を形成する。
【００１９】図６(d) において，ゲート電極膜10をドラ
イエッチングしてゲート電極11を形成する。図６(e) は
電極部の拡大図である。この構造ではゲート電極近傍の
絶縁膜下のリセス部が空洞となっており，寄生容量の増
大を阻止している。
イエッチングしてゲート電極11を形成する。図６(e) は
電極部の拡大図である。この構造ではゲート電極近傍の
絶縁膜下のリセス部が空洞となっており，寄生容量の増
大を阻止している。
【００２０】上記の構造のHEMTの素子特性は，製品とし
て十分であった。この素子をモールド封止したところ,
ゲート電極がオープンになる不良は発生せず, 寄生容量
Cgs,Cgdの増加は著しく抑えられ, 特性はややばらつく
ものの，製品の規格を満足するものであった。
て十分であった。この素子をモールド封止したところ,
ゲート電極がオープンになる不良は発生せず, 寄生容量
Cgs,Cgdの増加は著しく抑えられ, 特性はややばらつく
ものの，製品の規格を満足するものであった。
【００２１】次にこの素子の信頼性を評価するため, 高
温通電試験を行ったところ，ゲートのリーク電流
Igso , Igdo , Gm が増大し，ゲート電圧 Vgso , V
gdo が低下し, 電流 Idss や Gm が変動した。
温通電試験を行ったところ，ゲートのリーク電流
Igso , Igdo , Gm が増大し，ゲート電圧 Vgso , V
gdo が低下し, 電流 Idss や Gm が変動した。
【００２２】また，−65℃と 175℃の温度を交互に繰り
返して印加する温度サイクル試験を行ったところかなり
の試料のゲートがオープンになった。この現象は短ゲー
ト長の素子ほど顕著であった。この原因を調査した結果
以下のことがわかった。
返して印加する温度サイクル試験を行ったところかなり
の試料のゲートがオープンになった。この現象は短ゲー
ト長の素子ほど顕著であった。この原因を調査した結果
以下のことがわかった。
【００２３】図７(a),(b) は空洞型素子の問題点の説明
図である。 (1) 素子の半導体, 絶縁膜, ゲート電極及び樹脂の熱膨
張係数の差異と, 温度サイクルによりゲート電極を絶縁
膜表面から剥がすようなストレスが働いて絶縁膜とゲー
ト電極との間にわずかの隙間が生じ, 樹脂の有機物成分
や水分等の外気が入り, リセス領域の空洞部に浸入し，
半導体表面を汚染し，特性の不安定性や劣化が発生する
(図７(a) 参照) 。 (2) 短ゲート長FET では, 同様な温度変化による繰り返
しストレスにより, 電極の上部が浮き上がり, 同時にゲ
ート電極は開口寸法が小さいため, 絶縁膜の内部で電極
の断線が発生する (図７(b) 参照) 。
図である。 (1) 素子の半導体, 絶縁膜, ゲート電極及び樹脂の熱膨
張係数の差異と, 温度サイクルによりゲート電極を絶縁
膜表面から剥がすようなストレスが働いて絶縁膜とゲー
ト電極との間にわずかの隙間が生じ, 樹脂の有機物成分
や水分等の外気が入り, リセス領域の空洞部に浸入し，
半導体表面を汚染し，特性の不安定性や劣化が発生する
(図７(a) 参照) 。 (2) 短ゲート長FET では, 同様な温度変化による繰り返
しストレスにより, 電極の上部が浮き上がり, 同時にゲ
ート電極は開口寸法が小さいため, 絶縁膜の内部で電極
の断線が発生する (図７(b) 参照) 。
【００２４】本発明は, 素子特性の劣化をきたすことな
く，且つモールド封止を可能にするゲート電極構造の提
供を目的とする。
く，且つモールド封止を可能にするゲート電極構造の提
供を目的とする。
【００２５】
【課題を解決するための手段】上記課題の解決は， １）半導体からなる素子形成層上に被着された半導体か
らなるキャップ層上に絶縁膜を形成する工程と，開口の
断面形状が該開口に対して凸の曲線を有し且つ上方に向
かって広がったゲート開口窓を該絶縁膜に形成する工程
と，該絶縁膜をエッチングマスクにして該ゲート開口窓
を通して該キャップ層をエッチングし，続いてオーバエ
ッチングして該絶縁膜の下側の該キャップ層をサイドエ
ッチングしてリセスを形成する工程と，該ゲート開口窓
を覆ってゲート電極膜を被着し，ゲート電極を形成する
とともに，該素子形成層表面と該キャップ層の側面と該
絶縁膜と該ゲート電極とで空洞を形成する工程とを含む
半導体装置の製造方法，あるいは ２）前記ゲート開口窓の断面形状の曲線と前記絶縁膜の
厚さの中心線との交点における該曲線の接線と前記素子
形成層表面となす角が50〜75°であり，該絶縁膜の厚さ
が 0.2μｍを越える前記１記載の半導体装置の製造方
法，あるいは ３）前記絶縁膜が２層からなり，下層絶縁膜を被着後，
開口を設け，該開口を含んで上層絶縁膜を被着し，ドラ
イエッチングを行って前記ゲート開口窓を形成する前記
１記載の半導体装置の製造方法，あるいは ４）前記絶縁膜に前記ゲート開口窓を形成する際に，上
層には高解像度タイプのレジスト膜を, 下層には高感度
タイプのレジスト膜を成膜した２層構造のレジスト膜を
用いて露光する前記１記載の半導体装置の製造方法，あ
るいは ５）前記１に記載された方法を含んで製造され且つ樹脂
封止された半導体装置により達成される。
らなるキャップ層上に絶縁膜を形成する工程と，開口の
断面形状が該開口に対して凸の曲線を有し且つ上方に向
かって広がったゲート開口窓を該絶縁膜に形成する工程
と，該絶縁膜をエッチングマスクにして該ゲート開口窓
を通して該キャップ層をエッチングし，続いてオーバエ
ッチングして該絶縁膜の下側の該キャップ層をサイドエ
ッチングしてリセスを形成する工程と，該ゲート開口窓
を覆ってゲート電極膜を被着し，ゲート電極を形成する
とともに，該素子形成層表面と該キャップ層の側面と該
絶縁膜と該ゲート電極とで空洞を形成する工程とを含む
半導体装置の製造方法，あるいは ２）前記ゲート開口窓の断面形状の曲線と前記絶縁膜の
厚さの中心線との交点における該曲線の接線と前記素子
形成層表面となす角が50〜75°であり，該絶縁膜の厚さ
が 0.2μｍを越える前記１記載の半導体装置の製造方
法，あるいは ３）前記絶縁膜が２層からなり，下層絶縁膜を被着後，
開口を設け，該開口を含んで上層絶縁膜を被着し，ドラ
イエッチングを行って前記ゲート開口窓を形成する前記
１記載の半導体装置の製造方法，あるいは ４）前記絶縁膜に前記ゲート開口窓を形成する際に，上
層には高解像度タイプのレジスト膜を, 下層には高感度
タイプのレジスト膜を成膜した２層構造のレジスト膜を
用いて露光する前記１記載の半導体装置の製造方法，あ
るいは ５）前記１に記載された方法を含んで製造され且つ樹脂
封止された半導体装置により達成される。
【００２６】次に，本発明の作用について説明する。汚
染による特性変化は，半導体表面上の絶縁膜に窓開けし
た空洞のない従来型のゲート電極構造では発生しない
で，リセス構造で空洞を持つゲート電極構造でのみ顕著
に発生する。このように空洞リセス構造は汚染に非常に
敏感であるが，寄生容量の低減のためにはこれ以外の構
造では困難であると判断した。
染による特性変化は，半導体表面上の絶縁膜に窓開けし
た空洞のない従来型のゲート電極構造では発生しない
で，リセス構造で空洞を持つゲート電極構造でのみ顕著
に発生する。このように空洞リセス構造は汚染に非常に
敏感であるが，寄生容量の低減のためにはこれ以外の構
造では困難であると判断した。
【００２７】ここで，気密性, すなわち絶縁膜とゲート
電極の密着力を確保するにはゲート電極と絶縁膜との接
触面積を増やせばよいが, 0.3 μｍ以下のゲート長では
問題発生が顕著であり，このような素子では電極や素子
の寸法増大は性能低下につながる。
電極の密着力を確保するにはゲート電極と絶縁膜との接
触面積を増やせばよいが, 0.3 μｍ以下のゲート長では
問題発生が顕著であり，このような素子では電極や素子
の寸法増大は性能低下につながる。
【００２８】そのため，本発明では小面積で高い剥離耐
性を得るために密着部の形状に着目した。従来の電極構
造では，絶縁膜のゲート窓上部には直角に近いかどが存
在する。この角の部分にストレスが集中し，ゲート電極
が絶縁膜から浮き上がり，更に，窓内部の壁面は垂直に
近いため電極と絶縁膜との密着性が悪く，電極の切断や
汚染経路を形成していた。
性を得るために密着部の形状に着目した。従来の電極構
造では，絶縁膜のゲート窓上部には直角に近いかどが存
在する。この角の部分にストレスが集中し，ゲート電極
が絶縁膜から浮き上がり，更に，窓内部の壁面は垂直に
近いため電極と絶縁膜との密着性が悪く，電極の切断や
汚染経路を形成していた。
【００２９】そのために，実験の結果図８(a) に示され
るような窓内部の壁面が開口に対し凸のゆるやかな曲線
が有効であることがわかった。また，図８(b) のように
ゆるやかな曲線であってもＳ字型のようなくぼみがある
と，この部分から電極剥がれがあることもわかった。
るような窓内部の壁面が開口に対し凸のゆるやかな曲線
が有効であることがわかった。また，図８(b) のように
ゆるやかな曲線であってもＳ字型のようなくぼみがある
と，この部分から電極剥がれがあることもわかった。
【００３０】また，0.3 μｍ以下のゲート長の素子にお
いて，ゲート電極が過度に大きくならず且つ十分な接着
力が得られる構造として，図８(c) に示されるように，
断面形状の曲線が絶縁膜の厚さの1/2 の水平線と交わる
点で引いた接線と水平面となす角が50〜75°であること
及び絶縁膜の厚さは 0.2μｍ以上必要であることがわか
った。
いて，ゲート電極が過度に大きくならず且つ十分な接着
力が得られる構造として，図８(c) に示されるように，
断面形状の曲線が絶縁膜の厚さの1/2 の水平線と交わる
点で引いた接線と水平面となす角が50〜75°であること
及び絶縁膜の厚さは 0.2μｍ以上必要であることがわか
った。
【００３１】本発明では以上の構造をとることにより，
リセス空洞の気密性を保つことにより素子特性の劣化を
きたすことなく，且つゲート電極を絶縁膜で囲って機械
的に保護することによりモールド封止を可能にしてい
る。
リセス空洞の気密性を保つことにより素子特性の劣化を
きたすことなく，且つゲート電極を絶縁膜で囲って機械
的に保護することによりモールド封止を可能にしてい
る。
【００３２】
【発明の実施の形態】以下に本発明の実施の形態のHEMT
野構造をその製造プロセスとともに図１を用いて説明す
る。
野構造をその製造プロセスとともに図１を用いて説明す
る。
【００３３】図１(a) 〜(f) は本発明の実施の形態の説
明図である。図１において， 1は半導体基板, 2はGaAs
キャップ層, 3はソースドレイン電極, 4はゲート窓形
成のためのポジ型フォトレジストパターン, 5は第１層
目のSiO2膜, 6は第２層目のSiO2膜， 7はゲート電極膜
のリフトオフ用のポジ型フォトレジストパターン, 8は
最終形状になった絶縁膜, 9はゲート開口窓, 10はレジ
スト膜上のゲート電極膜, 11はゲート電極, 12はリセス
上の絶縁膜下に形成された空洞である。
明図である。図１において， 1は半導体基板, 2はGaAs
キャップ層, 3はソースドレイン電極, 4はゲート窓形
成のためのポジ型フォトレジストパターン, 5は第１層
目のSiO2膜, 6は第２層目のSiO2膜， 7はゲート電極膜
のリフトオフ用のポジ型フォトレジストパターン, 8は
最終形状になった絶縁膜, 9はゲート開口窓, 10はレジ
スト膜上のゲート電極膜, 11はゲート電極, 12はリセス
上の絶縁膜下に形成された空洞である。
【００３４】図１(a) において，半導体基板 1はイオン
注入法により素子分離を行ったものを用い, ゲートを形
成する領域のキャップ層 2の上全面に, 厚さ 0.3μｍの
第１層目のSiO2膜 5を成長し, 素子領域上の所定の位置
にソースドレイン電極 3を形成する。
注入法により素子分離を行ったものを用い, ゲートを形
成する領域のキャップ層 2の上全面に, 厚さ 0.3μｍの
第１層目のSiO2膜 5を成長し, 素子領域上の所定の位置
にソースドレイン電極 3を形成する。
【００３５】次に, ゲート窓形成の第１段階として, 開
口寸法が 0.4μｍ程度のレジストパターン 4を形成し，
それをマスクにしてSiO2膜 5をドライエッチングする。
図１(b）において，レジストパターン 4を除去する。
口寸法が 0.4μｍ程度のレジストパターン 4を形成し，
それをマスクにしてSiO2膜 5をドライエッチングする。
図１(b）において，レジストパターン 4を除去する。
【００３６】次いで, 厚さ0.4 μｍ程度の第２層目のSi
O2膜 6を成長する。図１(c) において，反応性イオンエ
ッチング(RIE) により，半導体表面が露出するまで異方
性エッチングを行う。この工程で上部開口寸法が約 0.6
μｍで下部開口寸法が約 0.2μｍの, 開口断面が開口に
向かって凸 (上に凸) の曲線を持つゲート開口窓 9が得
られる。その曲線の半導体表面となす角は約65°であ
る。
O2膜 6を成長する。図１(c) において，反応性イオンエ
ッチング(RIE) により，半導体表面が露出するまで異方
性エッチングを行う。この工程で上部開口寸法が約 0.6
μｍで下部開口寸法が約 0.2μｍの, 開口断面が開口に
向かって凸 (上に凸) の曲線を持つゲート開口窓 9が得
られる。その曲線の半導体表面となす角は約65°であ
る。
【００３７】次いで, ゲート電極膜のリフトオフ用のポ
ジ型フォトレジストパターン 7を形成する。図１(d) に
おいて，ゲート開口窓 9を通して, GaAsキャップ層 2を
異方性を弱くしたドライエッチングにより, 所望の深さ
までエッチングする。
ジ型フォトレジストパターン 7を形成する。図１(d) に
おいて，ゲート開口窓 9を通して, GaAsキャップ層 2を
異方性を弱くしたドライエッチングにより, 所望の深さ
までエッチングする。
【００３８】このドライエッチングは, 装置の構成, ガ
スの選択, ガス圧力, 投入電力等の諸条件を最適化して
行った。この最適化を行うにあたり，上に凸の曲線状の
開口形状はエッチングガスのラジカル密度を高めるため
の一つの要素であり，異方性を弱くすることによりサイ
ドエッチングを行いリセスを形成している。
スの選択, ガス圧力, 投入電力等の諸条件を最適化して
行った。この最適化を行うにあたり，上に凸の曲線状の
開口形状はエッチングガスのラジカル密度を高めるため
の一つの要素であり，異方性を弱くすることによりサイ
ドエッチングを行いリセスを形成している。
【００３９】このようにして, エッチングのマスクとな
った絶縁膜をリセス部上方に庇状に残し, 空洞12を形成
することができる。次に，ゲート開口窓を形成するため
のエッチング条件の一例を示す。
った絶縁膜をリセス部上方に庇状に残し, 空洞12を形成
することができる。次に，ゲート開口窓を形成するため
のエッチング条件の一例を示す。
【００４０】 反応ガス： CCl2F2 30 SCCM ＋ He 60 SCCM ガス圧力： 4.0 Pa ＲＦ電力： 70 W 基板温度： 38℃ 図１(e) において，ゲート電極膜10, 11として, アルミ
ニウム(Al)膜を成膜し，レジストパターン 7上の不要な
アルミニウム膜10をリフトオフしてゲート電極11を形成
する。
ニウム(Al)膜を成膜し，レジストパターン 7上の不要な
アルミニウム膜10をリフトオフしてゲート電極11を形成
する。
【００４１】図１(f) はゲート電極部の拡大図である。
完成したゲート電極の断面形状はＴ型をしており，空洞
12は半導体表面, キャップ層の側壁, 庇状絶縁膜及びゲ
ート電極側壁に囲まれており，また, 空洞は絶縁膜のゆ
るやかな曲線状の側壁とゲート電極との密着により気密
封止されている。
完成したゲート電極の断面形状はＴ型をしており，空洞
12は半導体表面, キャップ層の側壁, 庇状絶縁膜及びゲ
ート電極側壁に囲まれており，また, 空洞は絶縁膜のゆ
るやかな曲線状の側壁とゲート電極との密着により気密
封止されている。
【００４２】次に, HEMT素子の他の実施の形態について
説明する。前記実施の形態と同様に, 絶縁膜にゆるやか
な曲線状の側壁を持つ開口部を形成後, リフトオフ用の
レジストパターンの形成は行わず, キャップ層のオーバ
エッチングによるリセス構造及び庇構造の形成を行う。
説明する。前記実施の形態と同様に, 絶縁膜にゆるやか
な曲線状の側壁を持つ開口部を形成後, リフトオフ用の
レジストパターンの形成は行わず, キャップ層のオーバ
エッチングによるリセス構造及び庇構造の形成を行う。
【００４３】次いで, リセス部の半導体表面安定化のた
めに, 絶縁膜開口窓を通して光気相成長(CVD) 法により
窒化シリコン(Si3N4) 膜を薄く成長し，再度開口窓を持
つ絶縁膜をマスクにして，RIE で半導体表面のSi3N4 膜
を除去し，ゲート窓を形成する。
めに, 絶縁膜開口窓を通して光気相成長(CVD) 法により
窒化シリコン(Si3N4) 膜を薄く成長し，再度開口窓を持
つ絶縁膜をマスクにして，RIE で半導体表面のSi3N4 膜
を除去し，ゲート窓を形成する。
【００４４】次いで, マグネトロンスパッタ法により,
ゲート電極となるWSi 膜を全面に被着し，半導体の損傷
除去のための熱処理を行った後, WSi 膜上に金(Au)系の
ゲート電極パターンを形成し，他の不要なWSi 膜をエッ
チング除去し，本発明によるゲート電極構造の素子を作
製した。
ゲート電極となるWSi 膜を全面に被着し，半導体の損傷
除去のための熱処理を行った後, WSi 膜上に金(Au)系の
ゲート電極パターンを形成し，他の不要なWSi 膜をエッ
チング除去し，本発明によるゲート電極構造の素子を作
製した。
【００４５】上記の工程でポジ型フォトレジストパター
ン 7の形成において，上層には高解像度タイプ（例え
ば，東京応化製のTSMR-V50) を, 下層には高感度タイプ
(例えば，東京応化製のOFPR7450) を用いた２層レジス
ト構造とし，縮小投影露光装置で露光し，現像して，図
示のような狭い入口と広い底部を持つ，リフトオフに適
した断面形状にすることができる。
ン 7の形成において，上層には高解像度タイプ（例え
ば，東京応化製のTSMR-V50) を, 下層には高感度タイプ
(例えば，東京応化製のOFPR7450) を用いた２層レジス
ト構造とし，縮小投影露光装置で露光し，現像して，図
示のような狭い入口と広い底部を持つ，リフトオフに適
した断面形状にすることができる。
【００４６】以上二つの実施の形態に示した素子は実施
の形態のHEMTに比べて, 同等もしくはそれ以上の素子特
性を有していた。本発明のゲート電極構造を実現するプ
ロセスは, 上記の実施の形態に限らない。また, 素子形
成もHEMTに限らず他の短チャネル素子であっても本発明
は有効である。
の形態のHEMTに比べて, 同等もしくはそれ以上の素子特
性を有していた。本発明のゲート電極構造を実現するプ
ロセスは, 上記の実施の形態に限らない。また, 素子形
成もHEMTに限らず他の短チャネル素子であっても本発明
は有効である。
【００４７】
【発明の効果】本発明による樹脂封止した短チャネルト
ランジスタは, 寄生容量の増加は無く, μ波帯で高い利
得と低い雑音指数を持ち, 温度サイクル試験, 高温通電
試験,高温耐湿試験に製品として十分な性能を維持でき
る高信頼の素子を得ることができる。
ランジスタは, 寄生容量の増加は無く, μ波帯で高い利
得と低い雑音指数を持ち, 温度サイクル試験, 高温通電
試験,高温耐湿試験に製品として十分な性能を維持でき
る高信頼の素子を得ることができる。
【００４８】また，従来硬化なメタルパッケージのみで
実用化されてきたHEMT素子を安価なモールドパッケージ
で供給できるようになる。この結果, 短チャネルFET の
より広い応用分野がミリ波帯まで開拓できる。
実用化されてきたHEMT素子を安価なモールドパッケージ
で供給できるようになる。この結果, 短チャネルFET の
より広い応用分野がミリ波帯まで開拓できる。
【００４９】また，本発明は, μ波用素子に限らず, 高
速論理回路素子にも応用でき, さらに素子単体のモール
ド化にとどまらず, 短チャネル素子を含む半導体装置の
モールドパッケージ化に応用できる。
速論理回路素子にも応用でき, さらに素子単体のモール
ド化にとどまらず, 短チャネル素子を含む半導体装置の
モールドパッケージ化に応用できる。
【図１】 本発明の実施の形態の説明図
【図２】 従来のゲート電極の断面図(1)
【図３】 プロセスの従来例の説明図(1)
【図４】 従来例の問題点の説明図(1)
【図５】 従来のゲート電極の断面図(2)
【図６】 プロセスの従来例の説明図(2)
【図７】 従来例の問題点の説明図(2)
【図８】 本発明の作用の説明図
1 半導体基板 2 GaAsキャップ層 3 ソースドレイン電極 4 ゲート窓形成のためのポジ型フォトレジストパター
ン 5 第１層目のSiO2膜 6 第２層目のSiO2膜 7 ゲート電極膜のリフトオフ用のポジ型フォトレジス
トパターン 8 最終形状になった絶縁膜 9 ゲート開口窓 10 レジスト膜上のゲート電極膜 11 ゲート電極 12 リセス上の絶縁膜下に形成された空洞
ン 5 第１層目のSiO2膜 6 第２層目のSiO2膜 7 ゲート電極膜のリフトオフ用のポジ型フォトレジス
トパターン 8 最終形状になった絶縁膜 9 ゲート開口窓 10 レジスト膜上のゲート電極膜 11 ゲート電極 12 リセス上の絶縁膜下に形成された空洞
Claims (5)
- 【請求項１】 半導体からなる素子形成層上に被着され
た半導体からなるキャップ層上に絶縁膜を形成する工程
と，次いで，開口の断面形状が該開口に対して凸の曲線
を有し且つ上方に向かって広がったゲート開口窓を該絶
縁膜に形成する工程と，次いで，該絶縁膜をエッチング
マスクにして該ゲート開口窓を通して該キャップ層をエ
ッチングし，続いてオーバエッチングして該絶縁膜の下
側の該キャップ層をサイドエッチングしてリセスを形成
する工程と，次いで，該ゲート開口窓を覆ってゲート電
極膜を被着し，ゲート電極を形成するとともに，該素子
形成層表面と該キャップ層の側面と該絶縁膜と該ゲート
電極とで空洞を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記ゲート開口窓の断面形状の曲線と前
記絶縁膜の厚さの中心線との交点における該曲線の接線
と前記素子形成層表面となす角が50〜75°であり，該絶
縁膜の厚さが 0.2μｍを越えることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記絶縁膜が２層からなり，下層絶縁膜
を被着後，開口を設け，該開口を含んで上層絶縁膜を被
着し，ドライエッチングを行って前記ゲート開口窓を形
成することを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項４】 前記絶縁膜に前記ゲート開口窓を形成す
る際に，上層には高解像度タイプのレジスト膜を, 下層
には高感度タイプのレジスト膜を成膜した２層構造のレ
ジスト膜を用いて露光することを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項５】 請求項１に記載された方法を含んで製造
されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592096A JPH09330937A (ja) | 1996-06-07 | 1996-06-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592096A JPH09330937A (ja) | 1996-06-07 | 1996-06-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330937A true JPH09330937A (ja) | 1997-12-22 |
Family
ID=15396145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14592096A Pending JPH09330937A (ja) | 1996-06-07 | 1996-06-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330937A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998695B2 (en) | 2002-08-29 | 2006-02-14 | Fujitsu Limited | Semiconductor device having a mushroom gate with hollow space |
| JP2007242652A (ja) * | 2006-03-06 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| US8803198B2 (en) | 2005-03-15 | 2014-08-12 | Cree, Inc. | Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions |
-
1996
- 1996-06-07 JP JP14592096A patent/JPH09330937A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998695B2 (en) | 2002-08-29 | 2006-02-14 | Fujitsu Limited | Semiconductor device having a mushroom gate with hollow space |
| US8803198B2 (en) | 2005-03-15 | 2014-08-12 | Cree, Inc. | Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions |
| JP2007242652A (ja) * | 2006-03-06 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040309 Free format text: JAPANESE INTERMEDIATE CODE: A02 |