JPH09260659A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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Abstract
(57)【要約】
【課題】 縦型パワーＭＯＳＦＥＴのオン抵抗の低減お
よび素子面積縮小化。 【解決手段】 チャネル層をソース領域側の高不純物濃
度層と、ドレイン領域側の低不純物濃度層とからなる２
層構造とした絶縁ゲート型電界効果トランジスタを有す
る半導体素子であって、少なくとも前記ソース領域の端
部分からゲート電極の真下に至る前記高不純物濃度層部
分の不純物濃度は略一定の濃度となっている。前記低不
純物濃度層および高不純物濃度層ならびに前記高不純物
濃度層の表層部に設けられるソース領域はゲート電極を
マスクとする不純物のイオン注入とアニールによって形
成された層であり、かつ前記不純物濃度が略一定となる
高不純物濃度層部分は前記ゲート電極の下に斜め方向か
ら不純物を打ち込んだ後拡散を目的とせずイオン注入に
よる結晶損傷を修復させる低温度のアニールによって形
成されている。
よび素子面積縮小化。 【解決手段】 チャネル層をソース領域側の高不純物濃
度層と、ドレイン領域側の低不純物濃度層とからなる２
層構造とした絶縁ゲート型電界効果トランジスタを有す
る半導体素子であって、少なくとも前記ソース領域の端
部分からゲート電極の真下に至る前記高不純物濃度層部
分の不純物濃度は略一定の濃度となっている。前記低不
純物濃度層および高不純物濃度層ならびに前記高不純物
濃度層の表層部に設けられるソース領域はゲート電極を
マスクとする不純物のイオン注入とアニールによって形
成された層であり、かつ前記不純物濃度が略一定となる
高不純物濃度層部分は前記ゲート電極の下に斜め方向か
ら不純物を打ち込んだ後拡散を目的とせずイオン注入に
よる結晶損傷を修復させる低温度のアニールによって形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子および
その製造方法に係わり、たとえば、オン抵抗を小さくで
き、かつ素子面積の縮小化が可能な縦型高耐圧ＭＯＳＦ
ＥＴ（Metal Oxide Semiconductor Field Effect Trans
istor)および縦型高耐圧ＭＯＳＦＥＴを有するＭＯＳＩ
Ｃの製造に適用して有効な技術に関する。
その製造方法に係わり、たとえば、オン抵抗を小さくで
き、かつ素子面積の縮小化が可能な縦型高耐圧ＭＯＳＦ
ＥＴ（Metal Oxide Semiconductor Field Effect Trans
istor)および縦型高耐圧ＭＯＳＦＥＴを有するＭＯＳＩ
Ｃの製造に適用して有効な技術に関する。
【０００２】
【従来の技術】縦型高耐圧ＭＯＳＦＥＴは、周波数特性
が優れ、スイッチングスピードが速く、かつ低電力で駆
動できる等多くの特長を有することから、近年多くの産
業分野で使用されている。
が優れ、スイッチングスピードが速く、かつ低電力で駆
動できる等多くの特長を有することから、近年多くの産
業分野で使用されている。
【０００３】たとえば、特開昭60-186068 公報には、破
壊強度が高い絶縁ゲート電界効果トランジスタ（縦型高
耐圧ＭＯＳＦＥＴ）について記載されている。
壊強度が高い絶縁ゲート電界効果トランジスタ（縦型高
耐圧ＭＯＳＦＥＴ）について記載されている。
【０００４】前記文献の一実施例による絶縁ゲート電界
効果トランジスタは、図１４に示すように、高不純物濃
度のｎ形シリコン基板１の主面にｎ形エピタキシャル層
２を形成したものを用いている。前記ｎ形エピタキシャ
ル層２の表面部にはゲート絶縁膜３を介して多結晶シリ
コン層からなるゲート電極４が設けられている。
効果トランジスタは、図１４に示すように、高不純物濃
度のｎ形シリコン基板１の主面にｎ形エピタキシャル層
２を形成したものを用いている。前記ｎ形エピタキシャ
ル層２の表面部にはゲート絶縁膜３を介して多結晶シリ
コン層からなるゲート電極４が設けられている。
【０００５】また、ｎ形エピタキシャル層２の表層部に
は、前記ゲート電極４をマスクとして自己整合的に拡散
形成されたいずれもｐ形となる深い低不純物濃度ベース
層５と、浅い高不純物濃度ベース層６が設けられてい
る。
は、前記ゲート電極４をマスクとして自己整合的に拡散
形成されたいずれもｐ形となる深い低不純物濃度ベース
層５と、浅い高不純物濃度ベース層６が設けられてい
る。
【０００６】また、前記高不純物濃度ベース層６の表層
部には高不純物濃度となるｎ形のソース層７が設けられ
ている。このソース層７の横方向端部は高不純物濃度ベ
ース層６の横方向端部を追い越してゲート電極４の下側
に突出する構造となっている。
部には高不純物濃度となるｎ形のソース層７が設けられ
ている。このソース層７の横方向端部は高不純物濃度ベ
ース層６の横方向端部を追い越してゲート電極４の下側
に突出する構造となっている。
【０００７】また、ｎ形シリコン基板１の主面側にはソ
ース電極８が設けられ、ｎ形シリコン基板１の裏面には
ドレイン電極９が設けられている。
ース電極８が設けられ、ｎ形シリコン基板１の裏面には
ドレイン電極９が設けられている。
【０００８】この絶縁ゲート電界効果トランジスタにお
いては、前記ゲート電極４にバイアスを印加すると、前
記低不純物濃度ベース層５の表層部はソースと同じ導電
形の反転層（チャネル層）となり、ソース層７からｎ形
シリコン基板１への低抵抗電流経路が形成されて電流が
流れ、絶縁ゲート電界効果トランジスタとして動作す
る。
いては、前記ゲート電極４にバイアスを印加すると、前
記低不純物濃度ベース層５の表層部はソースと同じ導電
形の反転層（チャネル層）となり、ソース層７からｎ形
シリコン基板１への低抵抗電流経路が形成されて電流が
流れ、絶縁ゲート電界効果トランジスタとして動作す
る。
【０００９】
【発明が解決しようとする課題】近年縦型高耐圧（パワ
ー）ＭＯＳＦＥＴは、微細化技術による単位セルサイズ
の縮小化により、低オン抵抗化が進められている。
ー）ＭＯＳＦＥＴは、微細化技術による単位セルサイズ
の縮小化により、低オン抵抗化が進められている。
【００１０】従来の縦型高耐圧ＭＯＳＦＥＴにおいて、
素子面積の縮小，オン抵抗の低減を図ろうとしてチャネ
ル層を浅くしたり、チャネル層の不純物濃度を低濃度化
すると、ドレイン耐圧がソース，ドレイン間のパンチス
ルー現象によって低下してしまう。
素子面積の縮小，オン抵抗の低減を図ろうとしてチャネ
ル層を浅くしたり、チャネル層の不純物濃度を低濃度化
すると、ドレイン耐圧がソース，ドレイン間のパンチス
ルー現象によって低下してしまう。
【００１１】チャネル層の不純物濃度を高くすれば、ソ
ース，ドレイン間のパンチスルー現象が発生しなくなり
チャネル層を浅くできるが、ＭＯＳＦＥＴのしきい値電
圧が大きくなってしまう。
ース，ドレイン間のパンチスルー現象が発生しなくなり
チャネル層を浅くできるが、ＭＯＳＦＥＴのしきい値電
圧が大きくなってしまう。
【００１２】本発明の目的は、オン抵抗の低減および素
子（セル）面積の縮小化が達成できる絶縁ゲート電界効
果トランジスタを有する半導体素子およびその製造方法
を提供することにある。
子（セル）面積の縮小化が達成できる絶縁ゲート電界効
果トランジスタを有する半導体素子およびその製造方法
を提供することにある。
【００１３】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１５】（１）チャネル層をソース領域側の高不純
物濃度層と、ドレイン領域側の低不純物濃度層とからな
る２層構造とした絶縁ゲート型電界効果トランジスタを
有する半導体素子であって、少なくとも前記ソース領域
の端部分からゲート電極の真下に至る前記高不純物濃度
層部分の不純物濃度は略一定の濃度となっている。前記
低不純物濃度層および高不純物濃度層ならびに前記高不
純物濃度層の表層部に設けられるソース領域はゲート電
極をマスクとする不純物のイオン注入とアニールによっ
て形成された層であり、かつ前記不純物濃度が略一定と
なる高不純物濃度層部分は前記ゲート電極の下に斜め方
向から不純物を打ち込んだ後拡散を目的とせずイオン注
入による結晶損傷を修復させる低温度のアニールによっ
て形成されている。前記ゲート電極の端を被う絶縁性の
側壁と、前記側壁および前記ゲート電極を被う層間絶縁
膜と、前記層間絶縁膜上の少なくとも一部に重なるソー
ス電極と、前記ソース領域に導通し前記ソース電極に接
続されるコンタクト用ソース領域と、前記低不純物濃度
層の表層部に到達するとともに端が前記コンタクト用ソ
ース領域の途中にまで延在しかつ前記ソース電極に接続
されるコンタクト用高不純物濃度層とを有する。前記絶
縁ゲート電界効果トランジスタは縦型高耐圧ＭＯＳＦＥ
Ｔである。
物濃度層と、ドレイン領域側の低不純物濃度層とからな
る２層構造とした絶縁ゲート型電界効果トランジスタを
有する半導体素子であって、少なくとも前記ソース領域
の端部分からゲート電極の真下に至る前記高不純物濃度
層部分の不純物濃度は略一定の濃度となっている。前記
低不純物濃度層および高不純物濃度層ならびに前記高不
純物濃度層の表層部に設けられるソース領域はゲート電
極をマスクとする不純物のイオン注入とアニールによっ
て形成された層であり、かつ前記不純物濃度が略一定と
なる高不純物濃度層部分は前記ゲート電極の下に斜め方
向から不純物を打ち込んだ後拡散を目的とせずイオン注
入による結晶損傷を修復させる低温度のアニールによっ
て形成されている。前記ゲート電極の端を被う絶縁性の
側壁と、前記側壁および前記ゲート電極を被う層間絶縁
膜と、前記層間絶縁膜上の少なくとも一部に重なるソー
ス電極と、前記ソース領域に導通し前記ソース電極に接
続されるコンタクト用ソース領域と、前記低不純物濃度
層の表層部に到達するとともに端が前記コンタクト用ソ
ース領域の途中にまで延在しかつ前記ソース電極に接続
されるコンタクト用高不純物濃度層とを有する。前記絶
縁ゲート電界効果トランジスタは縦型高耐圧ＭＯＳＦＥ
Ｔである。
【００１６】このような縦型高耐圧ＭＯＳＦＥＴは、以
下の方法によって製造する。
下の方法によって製造する。
【００１７】第１導電形の半導体基板の主面に設けた第
１導電形のエピタキシャル層の表面にゲート絶縁膜を介
してゲート電極を形成した後、前記ゲート電極をマスク
とするイオン注入とアニールによってチャネル層を構成
する第２導電形の低不純物濃度層および第２導電形の高
不純物濃度層と第１導電形のソース領域を順次積層形成
することを特徴とする絶縁ゲート型電界効果トランジス
タを有する半導体素子の製造方法であって、イオン注入
とアニール処理によって前記低不純物濃度層を形成した
後、ゲート絶縁膜の下に斜め方向から不純物を打ち込ん
だ後不純物の拡散を目的とせずイオン注入による結晶損
傷を修復させる低温度のアニールによって不純物濃度が
略一定となる高不純物濃度層を形成する。
１導電形のエピタキシャル層の表面にゲート絶縁膜を介
してゲート電極を形成した後、前記ゲート電極をマスク
とするイオン注入とアニールによってチャネル層を構成
する第２導電形の低不純物濃度層および第２導電形の高
不純物濃度層と第１導電形のソース領域を順次積層形成
することを特徴とする絶縁ゲート型電界効果トランジス
タを有する半導体素子の製造方法であって、イオン注入
とアニール処理によって前記低不純物濃度層を形成した
後、ゲート絶縁膜の下に斜め方向から不純物を打ち込ん
だ後不純物の拡散を目的とせずイオン注入による結晶損
傷を修復させる低温度のアニールによって不純物濃度が
略一定となる高不純物濃度層を形成する。
【００１８】前記ゲート電極の端に側壁を形成し、前記
ゲート電極および側壁ならびに前記ゲート電極から外れ
たゲート絶縁膜上に設けたホトレジスト膜をマスクとす
るイオン注入とアニールによって前記ソース領域を貫通
して前記高不純物濃度層の表層部に到達しかつ前記ソー
ス電極に導通するコンタクト用ソース領域を形成する工
程と、前記側壁から外れたゲート絶縁膜および前記ゲー
ト電極ならびに前記側壁上に設けられた層間絶縁膜をマ
スクとするイオン注入とアニールによって前記低不純物
濃度層の表層部に到達するとともに端が前記コンタクト
用ソース領域の途中にまで延在しかつ前記ソース電極に
接続されるコンタクト用高不純物濃度層を形成する工程
とを有する。
ゲート電極および側壁ならびに前記ゲート電極から外れ
たゲート絶縁膜上に設けたホトレジスト膜をマスクとす
るイオン注入とアニールによって前記ソース領域を貫通
して前記高不純物濃度層の表層部に到達しかつ前記ソー
ス電極に導通するコンタクト用ソース領域を形成する工
程と、前記側壁から外れたゲート絶縁膜および前記ゲー
ト電極ならびに前記側壁上に設けられた層間絶縁膜をマ
スクとするイオン注入とアニールによって前記低不純物
濃度層の表層部に到達するとともに端が前記コンタクト
用ソース領域の途中にまで延在しかつ前記ソース電極に
接続されるコンタクト用高不純物濃度層を形成する工程
とを有する。
【００１９】前記コンタクト用高不純物濃度層およびコ
ンタクト用ソース領域の形成時のアニール処理は、前記
不純物濃度が略一定となる高不純物濃度層の不純物の拡
散が起き難い低い温度で行われる。
ンタクト用ソース領域の形成時のアニール処理は、前記
不純物濃度が略一定となる高不純物濃度層の不純物の拡
散が起き難い低い温度で行われる。
【００２０】（２）前記手段（１）の構成において、前
記ゲート電極の上面を被う重ね絶縁膜と、前記重ね絶縁
膜の端および前記ゲート電極の端ならびに前記ゲート電
極から外れたゲート絶縁膜上を被う薄い絶縁膜で形成さ
れたスペーサと、前記スペーサを被う絶縁膜からなる側
壁と、少なくとも前記側壁からゲート絶縁膜の端に掛け
て設けられるソース電極と、前記ソース領域に導通し前
記ソース電極に接続されるコンタクト用ソース領域と、
前記低不純物濃度層の表層部に到達して前記高不純物濃
度層と導通し端が前記ソース領域の途中部分まで延在し
かつ前記ソース電極に接続されるコンタクト用高不純物
濃度層とを有する。
記ゲート電極の上面を被う重ね絶縁膜と、前記重ね絶縁
膜の端および前記ゲート電極の端ならびに前記ゲート電
極から外れたゲート絶縁膜上を被う薄い絶縁膜で形成さ
れたスペーサと、前記スペーサを被う絶縁膜からなる側
壁と、少なくとも前記側壁からゲート絶縁膜の端に掛け
て設けられるソース電極と、前記ソース領域に導通し前
記ソース電極に接続されるコンタクト用ソース領域と、
前記低不純物濃度層の表層部に到達して前記高不純物濃
度層と導通し端が前記ソース領域の途中部分まで延在し
かつ前記ソース電極に接続されるコンタクト用高不純物
濃度層とを有する。
【００２１】このような縦型高耐圧ＭＯＳＦＥＴは、以
下の方法によって製造する。
下の方法によって製造する。
【００２２】前記手段（１）の製造方法の構成におい
て、前記ゲート電極の上面に重ね絶縁膜を設け、前記重
ね絶縁膜および前記ゲート電極の端ならびに前記ゲート
電極から外れたゲート絶縁膜上を薄い絶縁膜で形成され
たスペーサで被い、前記スペーサの側面を絶縁膜からな
る側壁で被った後、前記ゲート電極から外れたゲート絶
縁膜上に設けたホトレジスト膜，前記重ね絶縁膜，前記
スペーサおよび前記側壁をマスクとするイオン注入とア
ニールによって前記低不純物濃度層または高不純物濃度
層の表層部に至る部分に前記ソース領域に導通しかつ前
記ソース電極に接続されるコンタクト用ソース領域を形
成する工程と、前記重ね絶縁膜，前記スペーサおよび前
記側壁をマスクとするイオン注入とアニールによって底
が前記コンタクト用ソース領域よりも下になり端が前記
ソース領域の途中にまで到達するとともに前記不純物濃
度が略一定となる高不純物濃度層と導通となりかつ前記
ソース電極に接続されるコンタクト用高不純物濃度層を
形成する。
て、前記ゲート電極の上面に重ね絶縁膜を設け、前記重
ね絶縁膜および前記ゲート電極の端ならびに前記ゲート
電極から外れたゲート絶縁膜上を薄い絶縁膜で形成され
たスペーサで被い、前記スペーサの側面を絶縁膜からな
る側壁で被った後、前記ゲート電極から外れたゲート絶
縁膜上に設けたホトレジスト膜，前記重ね絶縁膜，前記
スペーサおよび前記側壁をマスクとするイオン注入とア
ニールによって前記低不純物濃度層または高不純物濃度
層の表層部に至る部分に前記ソース領域に導通しかつ前
記ソース電極に接続されるコンタクト用ソース領域を形
成する工程と、前記重ね絶縁膜，前記スペーサおよび前
記側壁をマスクとするイオン注入とアニールによって底
が前記コンタクト用ソース領域よりも下になり端が前記
ソース領域の途中にまで到達するとともに前記不純物濃
度が略一定となる高不純物濃度層と導通となりかつ前記
ソース電極に接続されるコンタクト用高不純物濃度層を
形成する。
【００２３】前記（１）の手段によれば、縦型高耐圧Ｍ
ＯＳＦＥＴにおいて、チャネル層は、ソース領域側の高
不純物濃度層と、ドレイン側の低不純物濃度層とからな
る２層構造となっているが、前記高不純物濃度層は斜め
イオン注入と低温度・短時間アニールによる略一定の濃
度分布（階段形分布）となるため、電界強度は従来と同
程度の強度の状態で、かつチャネル層全体として大きく
できることから、チャネル層を浅くしても従来と同程度
の高いドレイン耐圧が得られる。また、前記高不純物濃
度層の最大不純物濃度は従来と同程度となることから、
所望のしきい値電圧を得ることができる。
ＯＳＦＥＴにおいて、チャネル層は、ソース領域側の高
不純物濃度層と、ドレイン側の低不純物濃度層とからな
る２層構造となっているが、前記高不純物濃度層は斜め
イオン注入と低温度・短時間アニールによる略一定の濃
度分布（階段形分布）となるため、電界強度は従来と同
程度の強度の状態で、かつチャネル層全体として大きく
できることから、チャネル層を浅くしても従来と同程度
の高いドレイン耐圧が得られる。また、前記高不純物濃
度層の最大不純物濃度は従来と同程度となることから、
所望のしきい値電圧を得ることができる。
【００２４】また、チャネル層を浅くできることから、
縦型パワーＭＯＳＦＥＴ（セル）の小型化が図れるとと
もに、オン抵抗の低減が達成でき、縦型パワーＭＯＳＦ
ＥＴを組み込んだ半導体素子の小型化・高集積化が達成
できる。
縦型パワーＭＯＳＦＥＴ（セル）の小型化が図れるとと
もに、オン抵抗の低減が達成でき、縦型パワーＭＯＳＦ
ＥＴを組み込んだ半導体素子の小型化・高集積化が達成
できる。
【００２５】また、縦型パワーＭＯＳＦＥＴは、ｐ+形
のコンタクト用高不純物濃度層をｎ+形のコンタクト用
ソース領域の下側に伸ばしたことにより、ブレークダウ
ン電流によるチャネル層の浮き上がりが防止できるた
め、破壊強度が向上する。
のコンタクト用高不純物濃度層をｎ+形のコンタクト用
ソース領域の下側に伸ばしたことにより、ブレークダウ
ン電流によるチャネル層の浮き上がりが防止できるた
め、破壊強度が向上する。
【００２６】前記（２）の手段によれば、前記手段
（１）と同様に、チャネル層を浅くでき、オン抵抗の低
減が図れる。また、前記手段（１）の構成における層間
絶縁膜が不要となるので、前記層間絶縁膜に設ける開口
穴とゲート電極のマスク合わせ余裕が不要となり、この
分だけ縦型高耐圧ＭＯＳＦＥＴの面積を縮小することが
できる。
（１）と同様に、チャネル層を浅くでき、オン抵抗の低
減が図れる。また、前記手段（１）の構成における層間
絶縁膜が不要となるので、前記層間絶縁膜に設ける開口
穴とゲート電極のマスク合わせ余裕が不要となり、この
分だけ縦型高耐圧ＭＯＳＦＥＴの面積を縮小することが
できる。
【００２７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２８】（実施形態１）本実施形態１では縦型絶縁
ゲート電界効果トランジスタ（縦型高耐圧ＭＯＳＦＥ
Ｔ）に本発明を適用した例について説明する。
ゲート電界効果トランジスタ（縦型高耐圧ＭＯＳＦＥ
Ｔ）に本発明を適用した例について説明する。
【００２９】図１は本発明の一実施形態（実施形態１）
である半導体素子の一部の断面図、すなわち、縦型パワ
ーＭＯＳＦＥＴ（ＭＯＳＦＥＴのセル部分）を示す断面
図である。
である半導体素子の一部の断面図、すなわち、縦型パワ
ーＭＯＳＦＥＴ（ＭＯＳＦＥＴのセル部分）を示す断面
図である。
【００３０】図２乃至図６は本実施形態１の縦型パワー
ＭＯＳＦＥＴの製造における各工程での断面図であり、
図２はシリコン基板主面のエピタキシャル層上にゲート
絶縁膜を介してゲート電極を形成した状態を示す断面
図、図３はチャネル層となる低不純物濃度層を形成した
状態を示す断面図、図４はチャネル層となる高不純物濃
度層およびソース領域を形成した状態を示す断面図、図
５はコンタクト用ソース領域を形成した状態を示す断面
図、図６はコンタクト用高不純物濃度層を形成した状態
を示す断面図である。
ＭＯＳＦＥＴの製造における各工程での断面図であり、
図２はシリコン基板主面のエピタキシャル層上にゲート
絶縁膜を介してゲート電極を形成した状態を示す断面
図、図３はチャネル層となる低不純物濃度層を形成した
状態を示す断面図、図４はチャネル層となる高不純物濃
度層およびソース領域を形成した状態を示す断面図、図
５はコンタクト用ソース領域を形成した状態を示す断面
図、図６はコンタクト用高不純物濃度層を形成した状態
を示す断面図である。
【００３１】本実施形態１による縦型パワーＭＯＳＦＥ
Ｔの要部、すなわち、セル部分は、図１に示すような断
面構造となっている。
Ｔの要部、すなわち、セル部分は、図１に示すような断
面構造となっている。
【００３２】縦型パワーＭＯＳＦＥＴは、第１導電形
（たとえばｎ形）のシリコンからなる低抵抗高濃度基板
を使用して形成されている。低抵抗高濃度基板（シリコ
ン基板）２０、たとえば、不純物濃度が１０19〜１０20
ｃｍ~3程度（比抵抗で０．００５Ω・ｃｍ）となる厚さ
２８０μｍ程度のシリコン基板からなっている。また、
前記シリコン基板２０の主面には不純物濃度が５×１０
15ｃｍ~3程度（比抵抗で０．８Ω・ｃｍ）となり、厚さ
が７μｍ程度となるｎ形のエピタキシャル層２１が設け
られている。前記エピタキシャル層２１の表面には、厚
さ５０ｎｍ程度のＳｉＯ2膜からなるゲート絶縁膜２２
を介して、厚さ５００ｎｍ程度のポリシリコン膜からな
るゲート電極２３が設けられている。
（たとえばｎ形）のシリコンからなる低抵抗高濃度基板
を使用して形成されている。低抵抗高濃度基板（シリコ
ン基板）２０、たとえば、不純物濃度が１０19〜１０20
ｃｍ~3程度（比抵抗で０．００５Ω・ｃｍ）となる厚さ
２８０μｍ程度のシリコン基板からなっている。また、
前記シリコン基板２０の主面には不純物濃度が５×１０
15ｃｍ~3程度（比抵抗で０．８Ω・ｃｍ）となり、厚さ
が７μｍ程度となるｎ形のエピタキシャル層２１が設け
られている。前記エピタキシャル層２１の表面には、厚
さ５０ｎｍ程度のＳｉＯ2膜からなるゲート絶縁膜２２
を介して、厚さ５００ｎｍ程度のポリシリコン膜からな
るゲート電極２３が設けられている。
【００３３】また、前記エピタキシャル層２１の表層部
分には、前記ゲート電極２３をマスクとするイオン注入
（イオン打ち込み）とアニールによって形成される第２
導電形（ｐ形）の低不純物濃度層２４，ｐ+形の高不純
物濃度層２５およびｎ+形のソース領域２６が設けられ
ている。前記低不純物濃度層２４および高不純物濃度層
２５はチャネル層（ベース層）となる。
分には、前記ゲート電極２３をマスクとするイオン注入
（イオン打ち込み）とアニールによって形成される第２
導電形（ｐ形）の低不純物濃度層２４，ｐ+形の高不純
物濃度層２５およびｎ+形のソース領域２６が設けられ
ている。前記低不純物濃度層２４および高不純物濃度層
２５はチャネル層（ベース層）となる。
【００３４】前記低不純物濃度層２４は不純物濃度が１
×１０16ｃｍ~3程度となり、深さが１．２μｍ程度とな
っている。この低不純物濃度層２４は、その製造におい
てイオン注入後のアニールを、たとえば、１１００℃の
温度で６０分と高温でかつ長時間行うため、不純物分布
が一定勾配の分布となっている。
×１０16ｃｍ~3程度となり、深さが１．２μｍ程度とな
っている。この低不純物濃度層２４は、その製造におい
てイオン注入後のアニールを、たとえば、１１００℃の
温度で６０分と高温でかつ長時間行うため、不純物分布
が一定勾配の分布となっている。
【００３５】前記高不純物濃度層２５は不純物濃度が３
×１０16ｃｍ~3程度となり、深さが０．３〜０．５μｍ
程度となっている。この高不純物濃度層２５は、ゲート
電極２３の下に向かって３０〜４５°の斜め方向から不
純物を打ち込む（斜めイオン注入）ため、ソース領域２
６の端よりも深くゲート電極２３の中心方向に延在す
る。また、前記高不純物濃度層２５は、イオン注入後の
アニールを、たとえば、９５０℃の温度で２０分と比較
的低温でかつ単時間行うため、不純物分布が略一定とな
る分布（階段形分布）となっている。なお、チャネル層
が高不純物濃度層と低不純物濃度層となる従来の縦型パ
ワーＭＯＳＦＥＴの場合は、高不純物濃度層および低不
純物濃度層は高温でアニール処理されるため、不純物濃
度分布が一定勾配の分布となっている。
×１０16ｃｍ~3程度となり、深さが０．３〜０．５μｍ
程度となっている。この高不純物濃度層２５は、ゲート
電極２３の下に向かって３０〜４５°の斜め方向から不
純物を打ち込む（斜めイオン注入）ため、ソース領域２
６の端よりも深くゲート電極２３の中心方向に延在す
る。また、前記高不純物濃度層２５は、イオン注入後の
アニールを、たとえば、９５０℃の温度で２０分と比較
的低温でかつ単時間行うため、不純物分布が略一定とな
る分布（階段形分布）となっている。なお、チャネル層
が高不純物濃度層と低不純物濃度層となる従来の縦型パ
ワーＭＯＳＦＥＴの場合は、高不純物濃度層および低不
純物濃度層は高温でアニール処理されるため、不純物濃
度分布が一定勾配の分布となっている。
【００３６】前記ソース領域２６は不純物濃度が１×１
０20ｃｍ~3程度となり、深さが０．１μｍ程度となって
いる。このソース領域２６の製造において、イオン注入
後のアニールは、前記高不純物濃度層２５を製造すると
きのアニールであることから、不純物分布が略一定とな
る階段形の分布となり、かつ浅く形成され、高不純物濃
度層２５の端に到達しない構造となっている。
０20ｃｍ~3程度となり、深さが０．１μｍ程度となって
いる。このソース領域２６の製造において、イオン注入
後のアニールは、前記高不純物濃度層２５を製造すると
きのアニールであることから、不純物分布が略一定とな
る階段形の分布となり、かつ浅く形成され、高不純物濃
度層２５の端に到達しない構造となっている。
【００３７】一方、前記ゲート電極２３の両端にはＳｉ
Ｏ2膜からなる側壁２７が形成されている。
Ｏ2膜からなる側壁２７が形成されている。
【００３８】また、前記エピタキシャル層２１の表層部
には、前記側壁２７およびゲート電極２３ならびに図示
しないホトレジスト膜をマスクとするイオン注入とアニ
ールによるコンタクト用ソース領域３０が設けられてい
る。このコンタクト用ソース領域３０は、不純物濃度が
２×１０20ｃｍ~3程度となり、深さが０．３μｍ程度と
なっている。コンタクト用ソース領域３０はソース領域
２６に導通状態となるとともに、ソース領域２６の外側
に位置している。
には、前記側壁２７およびゲート電極２３ならびに図示
しないホトレジスト膜をマスクとするイオン注入とアニ
ールによるコンタクト用ソース領域３０が設けられてい
る。このコンタクト用ソース領域３０は、不純物濃度が
２×１０20ｃｍ~3程度となり、深さが０．３μｍ程度と
なっている。コンタクト用ソース領域３０はソース領域
２６に導通状態となるとともに、ソース領域２６の外側
に位置している。
【００３９】また、前記ゲート電極２３および側壁２７
を被うように層間絶縁膜３１が設けられている。この層
間絶縁膜３１は、たとえば、図では区分けしてないが、
下層のＳｉＯ2膜と、上層のＢＰＳＧ（ボロン・リンシ
リケートガラス）膜からなっている。前記ＳｉＯ2膜は
５０ｎｍ程度となり、ＢＰＳＧ膜は厚さ９００ｎｍ程度
となっている。前記ゲート絶縁膜２２は、層間絶縁膜３
１をパターニングする際、同時にパターニングするた
め、前記側壁２７の外側に延在する層間絶縁膜３１の下
にもゲート絶縁膜２２が延在している。
を被うように層間絶縁膜３１が設けられている。この層
間絶縁膜３１は、たとえば、図では区分けしてないが、
下層のＳｉＯ2膜と、上層のＢＰＳＧ（ボロン・リンシ
リケートガラス）膜からなっている。前記ＳｉＯ2膜は
５０ｎｍ程度となり、ＢＰＳＧ膜は厚さ９００ｎｍ程度
となっている。前記ゲート絶縁膜２２は、層間絶縁膜３
１をパターニングする際、同時にパターニングするた
め、前記側壁２７の外側に延在する層間絶縁膜３１の下
にもゲート絶縁膜２２が延在している。
【００４０】また、前記エピタキシャル層２１の表層部
には、前記層間絶縁膜３１をマスクとするイオン注入と
アニールによるコンタクト用高不純物濃度層３２が設け
られている。このコンタクト用高不純物濃度層３２は、
不純物濃度が１×１０20ｃｍ~3程度となり、深さが０．
４〜０．６μｍ程度となっている。このコンタクト用高
不純物濃度層３２はｐ+形層となり、その底が前記低不
純物濃度層２４に到達し、端（縁）がコンタクト用ソー
ス領域３０の途中部分にまで達し、かつｐ+形の高不純
物濃度層２５と導通状態となっている。
には、前記層間絶縁膜３１をマスクとするイオン注入と
アニールによるコンタクト用高不純物濃度層３２が設け
られている。このコンタクト用高不純物濃度層３２は、
不純物濃度が１×１０20ｃｍ~3程度となり、深さが０．
４〜０．６μｍ程度となっている。このコンタクト用高
不純物濃度層３２はｐ+形層となり、その底が前記低不
純物濃度層２４に到達し、端（縁）がコンタクト用ソー
ス領域３０の途中部分にまで達し、かつｐ+形の高不純
物濃度層２５と導通状態となっている。
【００４１】他方、前記シリコン基板２０の主面側には
ソース電極３３が設けられ、裏面側にはドレイン電極３
４が設けられている。
ソース電極３３が設けられ、裏面側にはドレイン電極３
４が設けられている。
【００４２】本実施形態１の縦型パワーＭＯＳＦＥＴに
おけるソース・ドレイン電界方向は、図７において太い
実線で示してある。また、従来の縦型パワーＭＯＳＦＥ
Ｔにおけるソース・ドレイン電界方向は、図１５におい
て太い実線で示してある。また、図８は本実施形態１の
縦型パワーＭＯＳＦＥＴと従来の縦型パワーＭＯＳＦＥ
Ｔにおけるソース・ドレイン電界方向に沿う不純物濃度
を示すグラフである。また、図９は図８に示す不純物濃
度を積分してソース側からドレイン側に向かって示した
電界強度分布を示すグラフである。
おけるソース・ドレイン電界方向は、図７において太い
実線で示してある。また、従来の縦型パワーＭＯＳＦＥ
Ｔにおけるソース・ドレイン電界方向は、図１５におい
て太い実線で示してある。また、図８は本実施形態１の
縦型パワーＭＯＳＦＥＴと従来の縦型パワーＭＯＳＦＥ
Ｔにおけるソース・ドレイン電界方向に沿う不純物濃度
を示すグラフである。また、図９は図８に示す不純物濃
度を積分してソース側からドレイン側に向かって示した
電界強度分布を示すグラフである。
【００４３】つぎに、本実施形態１の半導体素子におけ
る縦型パワーＭＯＳＦＥＴの製造方法について説明す
る。
る縦型パワーＭＯＳＦＥＴの製造方法について説明す
る。
【００４４】最初に、図２に示すように、主面にエピタ
キシャル層２１を有する低抵抗高濃度基板２０が用意さ
れる。低抵抗高濃度基板２０は、第１導電形（たとえば
ｎ形）のシリコンからなり、エピタキシャル層２１もｎ
形となっている。低抵抗高濃度基板（シリコン基板）２
０は、たとえば不純物濃度が１０19〜１０20ｃｍ~3程度
（比抵抗で０．００５Ω・ｃｍ）となり、厚さが４００
μｍ程度となっている。また、前記エピタキシャル層２
１は、たとえば不純物濃度が５×１０15ｃｍ~3程度（比
抵抗で０．８Ω・ｃｍ）となり、厚さが７μｍ程度とな
っている。
キシャル層２１を有する低抵抗高濃度基板２０が用意さ
れる。低抵抗高濃度基板２０は、第１導電形（たとえば
ｎ形）のシリコンからなり、エピタキシャル層２１もｎ
形となっている。低抵抗高濃度基板（シリコン基板）２
０は、たとえば不純物濃度が１０19〜１０20ｃｍ~3程度
（比抵抗で０．００５Ω・ｃｍ）となり、厚さが４００
μｍ程度となっている。また、前記エピタキシャル層２
１は、たとえば不純物濃度が５×１０15ｃｍ~3程度（比
抵抗で０．８Ω・ｃｍ）となり、厚さが７μｍ程度とな
っている。
【００４５】つぎに、図２に示すように、熱酸化によっ
てエピタキシャル層２１の表面に厚さ５０ｎｍ程度のＳ
ｉＯ2膜からなるゲート絶縁膜２２が形成される。
てエピタキシャル層２１の表面に厚さ５０ｎｍ程度のＳ
ｉＯ2膜からなるゲート絶縁膜２２が形成される。
【００４６】つぎに、気相化学成長（ＣＶＤ）法によっ
て、前記ゲート絶縁膜２２上には厚さ５００ｎｍ程度の
ポリシリコン膜が形成される。このポリシリコン膜は所
望の形状に常用のホトリソグラフィ技術によって形成さ
れ、図２に示すように、長さが３．５〜４μｍ程度のゲ
ート電極２３が形成される。
て、前記ゲート絶縁膜２２上には厚さ５００ｎｍ程度の
ポリシリコン膜が形成される。このポリシリコン膜は所
望の形状に常用のホトリソグラフィ技術によって形成さ
れ、図２に示すように、長さが３．５〜４μｍ程度のゲ
ート電極２３が形成される。
【００４７】つぎに、図３に示すように、前記ゲート電
極２３をマスクとするイオン注入とアニールによってｐ
形の低不純物濃度層２４，ｐ+形の高不純物濃度層２
５，ｎ+形のソース領域２６を積層形成する。イオン注
入は３回行われ、アニールは低不純物濃度層２４を形成
するときの高温・長時間アニールと、高不純物濃度層２
５およびソース領域２６を形成するときの低温・短時間
アニールの計２回行われる。
極２３をマスクとするイオン注入とアニールによってｐ
形の低不純物濃度層２４，ｐ+形の高不純物濃度層２
５，ｎ+形のソース領域２６を積層形成する。イオン注
入は３回行われ、アニールは低不純物濃度層２４を形成
するときの高温・長時間アニールと、高不純物濃度層２
５およびソース領域２６を形成するときの低温・短時間
アニールの計２回行われる。
【００４８】最初に前記ゲート電極２３をマスクとする
イオン注入とアニールによってｐ形の低不純物濃度層２
４が形成される。前記イオン注入では、不純物としてボ
ロンがエピタキシャル層２の表層部に打ち込まれる。ボ
ロンの打ち込み量は、たとえば、〜５×１０12／ｃｍ2
程度である。アニールは１１００℃の窒素雰囲気で６０
分行われる。これによって、表面不純物濃度が１×１０
16ｃｍ~3程度となり、深さが１．２μｍ程度の低不純物
濃度層２４が形成される。この低不純物濃度層２４の不
純物分布は、高温・長時間アニールによるため、図８の
ｂで示すように一定濃度勾配となる。ｂの傾斜線の下に
連なる水平部分がエピタキシャル層２１の不純物濃度で
ある。
イオン注入とアニールによってｐ形の低不純物濃度層２
４が形成される。前記イオン注入では、不純物としてボ
ロンがエピタキシャル層２の表層部に打ち込まれる。ボ
ロンの打ち込み量は、たとえば、〜５×１０12／ｃｍ2
程度である。アニールは１１００℃の窒素雰囲気で６０
分行われる。これによって、表面不純物濃度が１×１０
16ｃｍ~3程度となり、深さが１．２μｍ程度の低不純物
濃度層２４が形成される。この低不純物濃度層２４の不
純物分布は、高温・長時間アニールによるため、図８の
ｂで示すように一定濃度勾配となる。ｂの傾斜線の下に
連なる水平部分がエピタキシャル層２１の不純物濃度で
ある。
【００４９】前記低不純物濃度層２４はチャネル層（ベ
ース）の一部を構成するが、ドレインとなるエピタキシ
ャル層２１と接触するチャネル層部分を低不純物濃度層
２４とすることによって電界強度の緩和が図れ、破壊強
度を増大させることができる。
ース）の一部を構成するが、ドレインとなるエピタキシ
ャル層２１と接触するチャネル層部分を低不純物濃度層
２４とすることによって電界強度の緩和が図れ、破壊強
度を増大させることができる。
【００５０】つぎに、前記ゲート電極２３をマスクとす
るイオン注入とアニールによってｐ+形の高不純物濃度
層２５とｎ+形のソース領域２６が形成される。前記イ
オン注入は、ボロンの斜めイオン注入と、砒素のイオン
注入と２回に亘って行われる。斜めイオン注入では、シ
リコン基板２０の主面に垂直となる線に対して３０〜４
５°程度傾いた方向からシリコン基板２０の主面にボロ
ンを打ち込む。たとえば、ボロンは１００ＫｅＶで〜３
×１０12／ｃｍ2程度打ち込まれる。斜めイオン注入に
よることと、打ち込みエネルギーが高いことから、ボロ
ンはゲート電極２３下のシリコン基板２０の表層部に沿
って深く打ち込まれる。
るイオン注入とアニールによってｐ+形の高不純物濃度
層２５とｎ+形のソース領域２６が形成される。前記イ
オン注入は、ボロンの斜めイオン注入と、砒素のイオン
注入と２回に亘って行われる。斜めイオン注入では、シ
リコン基板２０の主面に垂直となる線に対して３０〜４
５°程度傾いた方向からシリコン基板２０の主面にボロ
ンを打ち込む。たとえば、ボロンは１００ＫｅＶで〜３
×１０12／ｃｍ2程度打ち込まれる。斜めイオン注入に
よることと、打ち込みエネルギーが高いことから、ボロ
ンはゲート電極２３下のシリコン基板２０の表層部に沿
って深く打ち込まれる。
【００５１】ボロンを打ち込んだ後、通常のイオン注入
法、すなわちシリコン基板２０の主面に対して垂直に不
純物を打ち込む方法によって砒素を、たとえば、〜１×
１０14／ｃｍ2程度打ち込み、その後、９５０℃の窒素
雰囲気で２０分アニールを行い、不純物濃度が３×１０
16ｃｍ~3程度となり深さが０．３〜０．５μｍ程度とな
る高不純物濃度層２５と、不純物濃度が１×１０20ｃｍ
~3程度となり深さが０．１μｍ程度となるソース領域２
６を形成する。
法、すなわちシリコン基板２０の主面に対して垂直に不
純物を打ち込む方法によって砒素を、たとえば、〜１×
１０14／ｃｍ2程度打ち込み、その後、９５０℃の窒素
雰囲気で２０分アニールを行い、不純物濃度が３×１０
16ｃｍ~3程度となり深さが０．３〜０．５μｍ程度とな
る高不純物濃度層２５と、不純物濃度が１×１０20ｃｍ
~3程度となり深さが０．１μｍ程度となるソース領域２
６を形成する。
【００５２】しきい値電圧は、チャネル層（ベース）を
形成するアクセプタの不純物濃度Ｎａの最大濃度で決ま
る。したがって、本実施形態１では、図８でも分かるよ
うに、不純物濃度を従来と同様に１×１０16ｃｍ~3程度
としてある。
形成するアクセプタの不純物濃度Ｎａの最大濃度で決ま
る。したがって、本実施形態１では、図８でも分かるよ
うに、不純物濃度を従来と同様に１×１０16ｃｍ~3程度
としてある。
【００５３】高不純物濃度層２５およびソース領域２６
を形成するためのアニール処理は、高不純物濃度層２５
においては、不純物の拡散を目的とせずイオン注入によ
る結晶損傷を修復させる低温・短時間のアニール処理と
なっている。すなわち、前記低不純物濃度層２４を形成
する場合と比較して、アニール処理温度は１５０℃も低
く、かつ処理時間も２０分と４０分短い。この結果、不
純物濃度分布が略一定となる高不純物濃度層２５および
ソース領域２６が形成される。
を形成するためのアニール処理は、高不純物濃度層２５
においては、不純物の拡散を目的とせずイオン注入によ
る結晶損傷を修復させる低温・短時間のアニール処理と
なっている。すなわち、前記低不純物濃度層２４を形成
する場合と比較して、アニール処理温度は１５０℃も低
く、かつ処理時間も２０分と４０分短い。この結果、不
純物濃度分布が略一定となる高不純物濃度層２５および
ソース領域２６が形成される。
【００５４】ソース領域２６は、高不純物濃度層２５を
突き抜けることなく高不純物濃度層２５の表層部に形成
する必要から低温度でかつ短時間のアニール処理とな
る。
突き抜けることなく高不純物濃度層２５の表層部に形成
する必要から低温度でかつ短時間のアニール処理とな
る。
【００５５】チャネル層（ベース）を形成するアクセプ
タの不純物濃度Ｎａ全体を小さくすると、図９に示すよ
うに、電界強度も小さくなり、ドレイン耐圧が低下する
ことから、本実施形態１では、ソース領域側のチャネル
層部分、すなわち、高不純物濃度層２５の不純物濃度分
布を階段形分布として電界強度を高くし、ドレイン耐圧
を増大させてある。また、チャネル層のソース領域側が
高不純物濃度層２５となることから、ベース抵抗の低
減、すなわち、オン抵抗の低減が図れる。
タの不純物濃度Ｎａ全体を小さくすると、図９に示すよ
うに、電界強度も小さくなり、ドレイン耐圧が低下する
ことから、本実施形態１では、ソース領域側のチャネル
層部分、すなわち、高不純物濃度層２５の不純物濃度分
布を階段形分布として電界強度を高くし、ドレイン耐圧
を増大させてある。また、チャネル層のソース領域側が
高不純物濃度層２５となることから、ベース抵抗の低
減、すなわち、オン抵抗の低減が図れる。
【００５６】つぎに、図５に示すように、ＣＶＤ法によ
ってシリコン基板２０の主面側に５００ｎｍ程度の厚さ
のＳｉＯ2膜を形成した後、エッチバックによってゲー
ト電極２３上の端面に側壁２７を形成する。また、前記
側壁２７から所定距離離れた部分に常用のホトリソグラ
フィによってホトレジスト膜４０を形成する。
ってシリコン基板２０の主面側に５００ｎｍ程度の厚さ
のＳｉＯ2膜を形成した後、エッチバックによってゲー
ト電極２３上の端面に側壁２７を形成する。また、前記
側壁２７から所定距離離れた部分に常用のホトリソグラ
フィによってホトレジスト膜４０を形成する。
【００５７】その後、前記ゲート電極２３，側壁２７お
よびホトレジスト膜４０をマスクとして砒素をイオン注
入するとともに、アニールしてｎ+形のコンタクト用ソ
ース領域３０を形成する。砒素は、たとえば、〜５×１
０15／ｃｍ2程度打ち込み、その後、９５０℃の窒素雰
囲気で２０分アニールを行い、不純物濃度が２×１０20
ｃｍ~3となり、深さが０．３μｍ程度のコンタクト用ソ
ース領域３０を形成する。このアニールも、低温で短時
間であることから、前記高不純物濃度層２５の階段形不
純物濃度分布は損なわれない。
よびホトレジスト膜４０をマスクとして砒素をイオン注
入するとともに、アニールしてｎ+形のコンタクト用ソ
ース領域３０を形成する。砒素は、たとえば、〜５×１
０15／ｃｍ2程度打ち込み、その後、９５０℃の窒素雰
囲気で２０分アニールを行い、不純物濃度が２×１０20
ｃｍ~3となり、深さが０．３μｍ程度のコンタクト用ソ
ース領域３０を形成する。このアニールも、低温で短時
間であることから、前記高不純物濃度層２５の階段形不
純物濃度分布は損なわれない。
【００５８】前記ｎ+形のコンタクト用ソース領域３０
は、ｐ+形の高不純物濃度層２５内に位置し、ｐ形の低
不純物濃度層２４には到達しない。また、コンタクト用
ソース領域３０はｎ+形のソース領域２６と導通状態と
なる。
は、ｐ+形の高不純物濃度層２５内に位置し、ｐ形の低
不純物濃度層２４には到達しない。また、コンタクト用
ソース領域３０はｎ+形のソース領域２６と導通状態と
なる。
【００５９】つぎに、前記ホトレジスト膜４０を除去す
る。
る。
【００６０】つぎに、図６に示すように、前記ゲート電
極２３および側壁２７を被うように層間絶縁膜３１を設
ける。すなわち、前記シリコン基板２０の主面側に厚さ
５０ｎｍ程度のＳｉＯ2膜と、このＳｉＯ2膜上に重なる
厚さ９００ｎｍ程度のＢＰＳＧ（ボロン・リンシリケー
トガラス）膜を形成した後、常用のホトリソグラフィに
よって前記ＢＰＳＧ膜およびＳｉＯ2膜を加工して層間
絶縁膜３１を形成する。また、このホトリソグラフィ
時、同一のマスクによってゲート絶縁膜２２もエッチン
グ除去する。これによって、コンタクト用ソース領域３
０の一部およびコンタクト用ソース領域３０の外側のソ
ース領域２６部分の表面が露出する。
極２３および側壁２７を被うように層間絶縁膜３１を設
ける。すなわち、前記シリコン基板２０の主面側に厚さ
５０ｎｍ程度のＳｉＯ2膜と、このＳｉＯ2膜上に重なる
厚さ９００ｎｍ程度のＢＰＳＧ（ボロン・リンシリケー
トガラス）膜を形成した後、常用のホトリソグラフィに
よって前記ＢＰＳＧ膜およびＳｉＯ2膜を加工して層間
絶縁膜３１を形成する。また、このホトリソグラフィ
時、同一のマスクによってゲート絶縁膜２２もエッチン
グ除去する。これによって、コンタクト用ソース領域３
０の一部およびコンタクト用ソース領域３０の外側のソ
ース領域２６部分の表面が露出する。
【００６１】つぎに、前記層間絶縁膜３１をマスクとし
て、ボロンをイオン注入するとともに、アニールしてｐ
+形のコンタクト用高不純物濃度層３２を形成する。ボ
ロンは、たとえば、９０ＫｅＶで〜１×１０15／ｃｍ2
程度打ち込み、その後、９５０℃の窒素雰囲気で２０分
アニールを行い、不純物濃度が１×１０20ｃｍ~3とな
り、深さが０．４μｍ程度のコンタクト用高不純物濃度
層３２を形成する。このアニールも、低温で短時間であ
ることから、前記高不純物濃度層２５の階段形不純物濃
度分布は損なわれない。
て、ボロンをイオン注入するとともに、アニールしてｐ
+形のコンタクト用高不純物濃度層３２を形成する。ボ
ロンは、たとえば、９０ＫｅＶで〜１×１０15／ｃｍ2
程度打ち込み、その後、９５０℃の窒素雰囲気で２０分
アニールを行い、不純物濃度が１×１０20ｃｍ~3とな
り、深さが０．４μｍ程度のコンタクト用高不純物濃度
層３２を形成する。このアニールも、低温で短時間であ
ることから、前記高不純物濃度層２５の階段形不純物濃
度分布は損なわれない。
【００６２】前記ｐ+形のコンタクト用高不純物濃度層
３２は、前記ｐ形の低不純物濃度層２４の表層部に到達
するとともに、端（縁）がコンタクト用ソース領域３０
の途中にまで延在している。
３２は、前記ｐ形の低不純物濃度層２４の表層部に到達
するとともに、端（縁）がコンタクト用ソース領域３０
の途中にまで延在している。
【００６３】つぎに、図示はしないが前記シリコン基板
２０の主面側にアルミニウムからなるソース電極３３を
形成する。ソース電極３３はｎ+形のコンタクト用ソー
ス領域３０およびｐ+形のコンタクト用高不純物濃度層
３２と導通状態となる。また、前記シリコン基板２０の
裏面を研削して２８０μｍ程度の厚さとした後、シリコ
ン基板２０の裏面に金系材料からなるドレイン電極３４
を形成する。その後、シリコン基板２０を縦横に切断し
て、図１に示すような縦型パワーＭＯＳＦＥＴを有する
半導体素子を製造する。
２０の主面側にアルミニウムからなるソース電極３３を
形成する。ソース電極３３はｎ+形のコンタクト用ソー
ス領域３０およびｐ+形のコンタクト用高不純物濃度層
３２と導通状態となる。また、前記シリコン基板２０の
裏面を研削して２８０μｍ程度の厚さとした後、シリコ
ン基板２０の裏面に金系材料からなるドレイン電極３４
を形成する。その後、シリコン基板２０を縦横に切断し
て、図１に示すような縦型パワーＭＯＳＦＥＴを有する
半導体素子を製造する。
【００６４】本実施形態１の縦型パワーＭＯＳＦＥＴは
以下の効果を有する。
以下の効果を有する。
【００６５】本実施形態１の効果を説明する前に、本実
施形態１の縦型パワーＭＯＳＦＥＴと、従来の縦型パワ
ーＭＯＳＦＥＴにおけるソース・ドレイン電界方向に沿
う不純物濃度（Ｎａ，Ｎｄ）および電界強度について説
明する。
施形態１の縦型パワーＭＯＳＦＥＴと、従来の縦型パワ
ーＭＯＳＦＥＴにおけるソース・ドレイン電界方向に沿
う不純物濃度（Ｎａ，Ｎｄ）および電界強度について説
明する。
【００６６】図７に本実施形態１の縦型パワーＭＯＳＦ
ＥＴにおけるソース・ドレイン電界方向を、図１５に従
来の縦型パワーＭＯＳＦＥＴにおけるソース・ドレイン
電界方向を示す。図８は本実施形態１の縦型パワーＭＯ
ＳＦＥＴと従来の縦型パワーＭＯＳＦＥＴにおけるソー
ス・ドレイン電界方向に沿う不純物濃度を示すグラフで
ある。
ＥＴにおけるソース・ドレイン電界方向を、図１５に従
来の縦型パワーＭＯＳＦＥＴにおけるソース・ドレイン
電界方向を示す。図８は本実施形態１の縦型パワーＭＯ
ＳＦＥＴと従来の縦型パワーＭＯＳＦＥＴにおけるソー
ス・ドレイン電界方向に沿う不純物濃度を示すグラフで
ある。
【００６７】図８のｃは従来の縦型パワーＭＯＳＦＥＴ
のチャネル層の不純物濃度を示すものであり、不純物の
イオン注入と高温・長時間によるアニール（熱拡散）の
ため、一定濃度勾配となっている。前記ｃの傾斜した線
の下に連なる水平部分がエピタキシャル層の不純物濃度
（Ｎｄ：ドナー濃度）である。
のチャネル層の不純物濃度を示すものであり、不純物の
イオン注入と高温・長時間によるアニール（熱拡散）の
ため、一定濃度勾配となっている。前記ｃの傾斜した線
の下に連なる水平部分がエピタキシャル層の不純物濃度
（Ｎｄ：ドナー濃度）である。
【００６８】本実施形態１の場合は、斜めイオン注入と
低温でかつ短時間のアニールによって形成された高不純
物濃度層２５の不純物分布は、図８のａで示すように略
一定の不純物濃度を有する階段形分布となる。また、イ
オン注入と高温・長時間アニールによって形成された低
不純物濃度層２４の不純物分布は、図８のｂで示すよう
に一定濃度勾配となっている。前記ｂの傾斜した線の下
に連なる水平部分がエピタキシャル層２の不純物濃度と
なる。
低温でかつ短時間のアニールによって形成された高不純
物濃度層２５の不純物分布は、図８のａで示すように略
一定の不純物濃度を有する階段形分布となる。また、イ
オン注入と高温・長時間アニールによって形成された低
不純物濃度層２４の不純物分布は、図８のｂで示すよう
に一定濃度勾配となっている。前記ｂの傾斜した線の下
に連なる水平部分がエピタキシャル層２の不純物濃度と
なる。
【００６９】図９は図８に示す不純物濃度を積分してソ
ース側からドレイン側に向かって示した電界強度分布を
示すグラフである。図７および図１５において、太い実
線でソース・ドレイン電界方向を示してある。
ース側からドレイン側に向かって示した電界強度分布を
示すグラフである。図７および図１５において、太い実
線でソース・ドレイン電界方向を示してある。
【００７０】しきい値電圧はチャネル層の不純物濃度
（Ｎａ：アクセプタ濃度）の最大濃度で決まる。すなわ
ち、Ｎａの不純物濃度を〜１×１０16ｃｍ~3程度以上に
すると、しきい値電圧が高くなるため、本実施形態１の
場合では不純物濃度Ｎａの最大濃度は従来と同程度にし
てある。
（Ｎａ：アクセプタ濃度）の最大濃度で決まる。すなわ
ち、Ｎａの不純物濃度を〜１×１０16ｃｍ~3程度以上に
すると、しきい値電圧が高くなるため、本実施形態１の
場合では不純物濃度Ｎａの最大濃度は従来と同程度にし
てある。
【００７１】不純物濃度Ｎａ全体を小さくすると電界強
度も小さくなるからドレイン耐圧が低下することがわか
る。従来の縦型パワーＭＯＳＦＥＴの場合は、Ｎａ全体
が小さいことから電界強度が小さくなり、ドレイン耐圧
が低下する。
度も小さくなるからドレイン耐圧が低下することがわか
る。従来の縦型パワーＭＯＳＦＥＴの場合は、Ｎａ全体
が小さいことから電界強度が小さくなり、ドレイン耐圧
が低下する。
【００７２】これに対して、本実施形態１の縦型パワー
ＭＯＳＦＥＴでは、ソース側にしきい値電圧が従来と等
しくなる略一定濃度のチャネル層部分（高不純物濃度層
２５）を斜めイオン注入と低温度・短時間アニールによ
って形成していることと、ゲートに隣接するソース領域
２６が浅い効果もあり、この場合の電界強度分布は、図
９に示すようにソース側で早く立ち上がる。また、ドレ
イン（エピタキシャル層２１）側のチャネル層部分（低
不純物濃度層２４）を低濃度としておくことにより、電
界強度は斜めイオン注入による高不純物濃度層２５の外
側ではあまり増加せず、最大電界強度は従来構造と同等
としたままチャネル層を浅くしてもドレイン耐圧は維持
される。
ＭＯＳＦＥＴでは、ソース側にしきい値電圧が従来と等
しくなる略一定濃度のチャネル層部分（高不純物濃度層
２５）を斜めイオン注入と低温度・短時間アニールによ
って形成していることと、ゲートに隣接するソース領域
２６が浅い効果もあり、この場合の電界強度分布は、図
９に示すようにソース側で早く立ち上がる。また、ドレ
イン（エピタキシャル層２１）側のチャネル層部分（低
不純物濃度層２４）を低濃度としておくことにより、電
界強度は斜めイオン注入による高不純物濃度層２５の外
側ではあまり増加せず、最大電界強度は従来構造と同等
としたままチャネル層を浅くしてもドレイン耐圧は維持
される。
【００７３】また、本実施形態１の縦型パワーＭＯＳＦ
ＥＴは、チャネル層を浅くできるため、縦型パワーＭＯ
ＳＦＥＴ（セル）の縮小化が達成できるとともに、オン
抵抗の低減も達成できる。
ＥＴは、チャネル層を浅くできるため、縦型パワーＭＯ
ＳＦＥＴ（セル）の縮小化が達成できるとともに、オン
抵抗の低減も達成できる。
【００７４】また、本実施形態１の縦型パワーＭＯＳＦ
ＥＴは、ｐ+形のコンタクト用高不純物濃度層３２をｎ+
形のコンタクト用ソース領域３０の下側に伸ばしたこと
により、ブレークダウン電流によるチャネル層の浮き上
がりが防止できるため、破壊強度が向上する。
ＥＴは、ｐ+形のコンタクト用高不純物濃度層３２をｎ+
形のコンタクト用ソース領域３０の下側に伸ばしたこと
により、ブレークダウン電流によるチャネル層の浮き上
がりが防止できるため、破壊強度が向上する。
【００７５】（実施形態２）図１０は本発明の他の実施
形態（実施形態２）である縦型パワーＭＯＳＦＥＴ部分
を示す断面図、図１１および図１２は本実施形態２の縦
型パワーＭＯＳＦＥＴの製造各工程での図であって、図
１１はチャネル層となる低不純物濃度層，高不純物濃度
層およびソース領域を形成した状態を示す断面図、図１
２はコンタクト用ソース領域を形成した状態を示す断面
図である。
形態（実施形態２）である縦型パワーＭＯＳＦＥＴ部分
を示す断面図、図１１および図１２は本実施形態２の縦
型パワーＭＯＳＦＥＴの製造各工程での図であって、図
１１はチャネル層となる低不純物濃度層，高不純物濃度
層およびソース領域を形成した状態を示す断面図、図１
２はコンタクト用ソース領域を形成した状態を示す断面
図である。
【００７６】本実施形態２の縦型パワーＭＯＳＦＥＴ
は、図１０に示すように、ゲート絶縁膜２２の上に設け
られたゲート電極２３上に重ね絶縁膜４１が設けられて
いる。この重ね絶縁膜４１は、０．６μｍ程度の厚さの
ＢＰＳＧ膜で形成され、ゲート電極２３と同じ長さにな
っている。なお、重ね絶縁膜４１の下層を５０ｎｍ程度
の厚さのＳｉＯ2膜で形成してもよい。
は、図１０に示すように、ゲート絶縁膜２２の上に設け
られたゲート電極２３上に重ね絶縁膜４１が設けられて
いる。この重ね絶縁膜４１は、０．６μｍ程度の厚さの
ＢＰＳＧ膜で形成され、ゲート電極２３と同じ長さにな
っている。なお、重ね絶縁膜４１の下層を５０ｎｍ程度
の厚さのＳｉＯ2膜で形成してもよい。
【００７７】前記ゲート電極２３および重ね絶縁膜４１
の端面と、前記ゲート電極２３から外れたゲート絶縁膜
２２の上面には、薄い絶縁膜からなるスペーサ４２が設
けられている。このスペーサ４２は、たとえば、０．１
μｍの厚さのナイトライド膜で形成されている。また、
断面がＬ字状となるスペーサ４２を被うように絶縁膜か
らなる側壁４３が設けられている。この側壁４３は、た
とえばＣＶＤＳｉＯ2膜で形成されている。
の端面と、前記ゲート電極２３から外れたゲート絶縁膜
２２の上面には、薄い絶縁膜からなるスペーサ４２が設
けられている。このスペーサ４２は、たとえば、０．１
μｍの厚さのナイトライド膜で形成されている。また、
断面がＬ字状となるスペーサ４２を被うように絶縁膜か
らなる側壁４３が設けられている。この側壁４３は、た
とえばＣＶＤＳｉＯ2膜で形成されている。
【００７８】本実施形態２の縦型パワーＭＯＳＦＥＴの
各半導体領域は、一部を除いて前記実施形態１の縦型パ
ワーＭＯＳＦＥＴと略同一となっている。すなわち、ｎ
+形のシリコン基板２０の主面に設けたｎ形のエピタキ
シャル層２１の表層部に積層形成されるｐ形の低不純物
濃度層２４，ｐ+形の高不純物濃度層２５，ｎ+形のソー
ス領域２６は、前記実施形態１と同様にゲート電極２３
をマスクとするイオン注入によって形成されている。本
実施形態２の場合は、ゲート電極２３の上に重ねて形成
された重ね絶縁膜４１がマスクとなる。
各半導体領域は、一部を除いて前記実施形態１の縦型パ
ワーＭＯＳＦＥＴと略同一となっている。すなわち、ｎ
+形のシリコン基板２０の主面に設けたｎ形のエピタキ
シャル層２１の表層部に積層形成されるｐ形の低不純物
濃度層２４，ｐ+形の高不純物濃度層２５，ｎ+形のソー
ス領域２６は、前記実施形態１と同様にゲート電極２３
をマスクとするイオン注入によって形成されている。本
実施形態２の場合は、ゲート電極２３の上に重ねて形成
された重ね絶縁膜４１がマスクとなる。
【００７９】ｎ+形のコンタクト用ソース領域３０は、
前記ｎ+形のソース領域２６に導通し、ソース領域２６
の外側に形成されている。このソース領域２６の底はｐ
形の低不純物濃度層２４の表層部に達している。また、
ｐ+形のコンタクト用高不純物濃度層３２は、底が前記
ｐ形の低不純物濃度層２４の表層部に到達して前記ｐ+
形の高不純物濃度層２５と導通し、端（縁）が前記ｎ+
形のソース領域２６の途中部分まで延在しかつソース電
極３３に接続される構造となる。
前記ｎ+形のソース領域２６に導通し、ソース領域２６
の外側に形成されている。このソース領域２６の底はｐ
形の低不純物濃度層２４の表層部に達している。また、
ｐ+形のコンタクト用高不純物濃度層３２は、底が前記
ｐ形の低不純物濃度層２４の表層部に到達して前記ｐ+
形の高不純物濃度層２５と導通し、端（縁）が前記ｎ+
形のソース領域２６の途中部分まで延在しかつソース電
極３３に接続される構造となる。
【００８０】本実施形態２の縦型パワーＭＯＳＦＥＴの
製造においては、図１１に示すように、ｎ+形のシリコ
ン基板２０の主面に設けたｎ形のエピタキシャル層２１
上に厚さ５０ｎｍ程度のＳｉＯ2膜（ゲート絶縁膜２
２）を形成する。また、ＣＶＤ法によって、厚さ５００
ｎｍ程度のポリシリコン膜を前記ＳｉＯ2膜上に形成す
る。また、高圧低温酸化（ＨＬＤ）法によって前記ポリ
シリコン膜上に厚さ０．６μｍのＢＰＳＧ膜（ＨＬＤ
膜）を順次形成する。その後、常用のホトリソグラフィ
技術によって前記ＢＰＳＧ膜とポリシリコン膜を加工し
て長さが３．５〜４μｍ程度のゲート電極２３および重
ね絶縁膜４１を形成する。
製造においては、図１１に示すように、ｎ+形のシリコ
ン基板２０の主面に設けたｎ形のエピタキシャル層２１
上に厚さ５０ｎｍ程度のＳｉＯ2膜（ゲート絶縁膜２
２）を形成する。また、ＣＶＤ法によって、厚さ５００
ｎｍ程度のポリシリコン膜を前記ＳｉＯ2膜上に形成す
る。また、高圧低温酸化（ＨＬＤ）法によって前記ポリ
シリコン膜上に厚さ０．６μｍのＢＰＳＧ膜（ＨＬＤ
膜）を順次形成する。その後、常用のホトリソグラフィ
技術によって前記ＢＰＳＧ膜とポリシリコン膜を加工し
て長さが３．５〜４μｍ程度のゲート電極２３および重
ね絶縁膜４１を形成する。
【００８１】なお、前記ポリシリコン膜上に厚さ１０ｎ
ｍのＳｉＯ2膜を形成した後ＢＰＳＧ膜を形成してもよ
い。
ｍのＳｉＯ2膜を形成した後ＢＰＳＧ膜を形成してもよ
い。
【００８２】つぎに、前記実施形態１と同様に前記ゲー
ト電極２３および重ね絶縁膜４１をマスクとするイオン
注入とアニールによってｐ形の低不純物濃度層２４，ｐ
+形の高不純物濃度層２５，ｎ+形のソース領域２６を積
層形成する。
ト電極２３および重ね絶縁膜４１をマスクとするイオン
注入とアニールによってｐ形の低不純物濃度層２４，ｐ
+形の高不純物濃度層２５，ｎ+形のソース領域２６を積
層形成する。
【００８３】つぎに、図１２に示すように、前記ゲート
電極２３および重ね絶縁膜４１の端面と、ゲート電極２
３から外れたゲート絶縁膜２２上に側壁を形成するため
にナイトライド膜からなるスペーサ４２を形成する。こ
のスペーサ４２は、０．１μｍと薄くなっている。
電極２３および重ね絶縁膜４１の端面と、ゲート電極２
３から外れたゲート絶縁膜２２上に側壁を形成するため
にナイトライド膜からなるスペーサ４２を形成する。こ
のスペーサ４２は、０．１μｍと薄くなっている。
【００８４】つぎに、図１２に示すように、ＣＶＤ法に
よってシリコン基板２０の主面側に０．６μｍ程度の厚
さのＳｉＯ2膜を形成した後、エッチバックによってス
ペーサ４２の端面に側壁４３を形成する。また、前記側
壁４３から所定距離離れた部分に常用のホトリソグラフ
ィによってホトレジスト膜４４を形成する。
よってシリコン基板２０の主面側に０．６μｍ程度の厚
さのＳｉＯ2膜を形成した後、エッチバックによってス
ペーサ４２の端面に側壁４３を形成する。また、前記側
壁４３から所定距離離れた部分に常用のホトリソグラフ
ィによってホトレジスト膜４４を形成する。
【００８５】つぎに、その後、前記側壁４３，スペーサ
４２，重ね絶縁膜４１およびホトレジスト膜４４をマス
クとして、前記実施形態１の場合と同様に砒素をイオン
注入するとともに、アニールしてｎ+形のコンタクト用
ソース領域３０を形成する。コンタクト用ソース領域３
０は、底がｐ形の低不純物濃度層２４の表層部に到達
し、かつｎ+形のソース領域２６と導通状態となる。
４２，重ね絶縁膜４１およびホトレジスト膜４４をマス
クとして、前記実施形態１の場合と同様に砒素をイオン
注入するとともに、アニールしてｎ+形のコンタクト用
ソース領域３０を形成する。コンタクト用ソース領域３
０は、底がｐ形の低不純物濃度層２４の表層部に到達
し、かつｎ+形のソース領域２６と導通状態となる。
【００８６】つぎに、前記ホトレジスト膜４４を除去し
た後、前記側壁４３，スペーサ４２および重ね絶縁膜４
１をマスクとして、前記実施形態１と同様にボロンをイ
オン注入するとともに、アニールしてｐ+形のコンタク
ト用高不純物濃度層３２を形成する。ｐ+形のコンタク
ト用高不純物濃度層３２は、底が前記ｐ形の低不純物濃
度層２４の表層部に到達して前記ｐ+形の高不純物濃度
層２５と導通し、端（縁）が前記ｎ+形のソース領域２
６の途中部分まで延在する。
た後、前記側壁４３，スペーサ４２および重ね絶縁膜４
１をマスクとして、前記実施形態１と同様にボロンをイ
オン注入するとともに、アニールしてｐ+形のコンタク
ト用高不純物濃度層３２を形成する。ｐ+形のコンタク
ト用高不純物濃度層３２は、底が前記ｐ形の低不純物濃
度層２４の表層部に到達して前記ｐ+形の高不純物濃度
層２５と導通し、端（縁）が前記ｎ+形のソース領域２
６の途中部分まで延在する。
【００８７】その後、前記実施形態１と同様の手法でシ
リコン基板２０の主面側にｎ+形のコンタクト用ソース
領域３０およびｐ+形のコンタクト用高不純物濃度層３
２と導通するソース電極３３を形成するとともに、研削
したシリコン基板２０の裏面にドレイン電極３４を形成
する。また、シリコン基板２０を縦横に切断して図１０
に示すような縦型パワーＭＯＳＦＥＴを製造する。
リコン基板２０の主面側にｎ+形のコンタクト用ソース
領域３０およびｐ+形のコンタクト用高不純物濃度層３
２と導通するソース電極３３を形成するとともに、研削
したシリコン基板２０の裏面にドレイン電極３４を形成
する。また、シリコン基板２０を縦横に切断して図１０
に示すような縦型パワーＭＯＳＦＥＴを製造する。
【００８８】本実施形態２の縦型パワーＭＯＳＦＥＴ
は、前記実施形態１の縦型パワーＭＯＳＦＥＴと同様
に、チャネル層の不純物濃度（Ｎａ）を〜１×１０16ｃ
ｍ~3程度とすることから、所望のしきい値電圧を得るこ
とができる。
は、前記実施形態１の縦型パワーＭＯＳＦＥＴと同様
に、チャネル層の不純物濃度（Ｎａ）を〜１×１０16ｃ
ｍ~3程度とすることから、所望のしきい値電圧を得るこ
とができる。
【００８９】また、電界強度は全体としては大きくなっ
ているが、最大電界強度は従来構造と同等となっている
ことから、チャネル層を浅くしてもドレイン耐圧は維持
される。したがって、縦型パワーＭＯＳＦＥＴ（セル）
の縮小化が達成できるとともに、オン抵抗の低減も達成
できる。また、セルの縮小化から縦型パワーＭＯＳＦＥ
Ｔを有する半導体素子の小型化も達成できる。
ているが、最大電界強度は従来構造と同等となっている
ことから、チャネル層を浅くしてもドレイン耐圧は維持
される。したがって、縦型パワーＭＯＳＦＥＴ（セル）
の縮小化が達成できるとともに、オン抵抗の低減も達成
できる。また、セルの縮小化から縦型パワーＭＯＳＦＥ
Ｔを有する半導体素子の小型化も達成できる。
【００９０】また、本実施形態２の縦型パワーＭＯＳＦ
ＥＴにおいては、前記実施形態１の場合の層間絶縁膜が
不要となるので、前記層間絶縁膜に設ける開口穴とゲー
ト電極のマスク合わせ余裕が不要となり、この分だけ縦
型高耐圧ＭＯＳＦＥＴの面積を縮小することができる。
したがって、縦型パワーＭＯＳＦＥＴを有する半導体素
子の小型化が達成できる。
ＥＴにおいては、前記実施形態１の場合の層間絶縁膜が
不要となるので、前記層間絶縁膜に設ける開口穴とゲー
ト電極のマスク合わせ余裕が不要となり、この分だけ縦
型高耐圧ＭＯＳＦＥＴの面積を縮小することができる。
したがって、縦型パワーＭＯＳＦＥＴを有する半導体素
子の小型化が達成できる。
【００９１】（実施形態３）図１３は本発明の他の実施
形態（実施形態３）である横型パワーＭＯＳＦＥＴ部分
を示す断面図である。
形態（実施形態３）である横型パワーＭＯＳＦＥＴ部分
を示す断面図である。
【００９２】本実施形態３の横型パワーＭＯＳＦＥＴ
は、図１３に示すように、ｎ+形シリコン基板５０の主
面に設けられたｎ形のエピタキシャル層５１の表面にゲ
ート絶縁膜５２を介してゲート電極５３が設けられてい
る。前記ゲート絶縁膜５２とゲート電極５３は同一の長
さになっている。また、前記ゲート絶縁膜５２とゲート
電極５３の端面には側壁５７が設けられている。また、
前記ゲート絶縁膜５２と両端の側壁５７を被うように層
間絶縁膜６１が設けられている。
は、図１３に示すように、ｎ+形シリコン基板５０の主
面に設けられたｎ形のエピタキシャル層５１の表面にゲ
ート絶縁膜５２を介してゲート電極５３が設けられてい
る。前記ゲート絶縁膜５２とゲート電極５３は同一の長
さになっている。また、前記ゲート絶縁膜５２とゲート
電極５３の端面には側壁５７が設けられている。また、
前記ゲート絶縁膜５２と両端の側壁５７を被うように層
間絶縁膜６１が設けられている。
【００９３】一方、前記エピタキシャル層５１の表層部
には、前記実施形態１の場合と同様にイオン注入と高温
・長時間アニールまたは低温・短時間アニールとによる
導電形層と、斜めイオン注入と低温・短時間アニールと
による導電形層が形成されている。
には、前記実施形態１の場合と同様にイオン注入と高温
・長時間アニールまたは低温・短時間アニールとによる
導電形層と、斜めイオン注入と低温・短時間アニールと
による導電形層が形成されている。
【００９４】ソース（Ｓ）領域側では、前記実施形態１
と同様のｐ形の低不純物濃度層５４，ｐ+形の高不純物
濃度層５５，ｎ+形のソース領域５６，ｎ+形のコンタク
ト用ソース領域６０およびｐ+形のコンタクト用高不純
物濃度層６２が形成されている。
と同様のｐ形の低不純物濃度層５４，ｐ+形の高不純物
濃度層５５，ｎ+形のソース領域５６，ｎ+形のコンタク
ト用ソース領域６０およびｐ+形のコンタクト用高不純
物濃度層６２が形成されている。
【００９５】前記ｐ形の低不純物濃度層５４は、ゲート
電極５３をマスクとするイオン注入と高温・長時間アニ
ールによって形成される。また、ｐ+形の高不純物濃度
層５５はゲート電極５３をマスクとする斜めイオン注入
と低温・短時間アニールによって形成される。また、前
記ソース領域５６はイオン注入と前記低温・短時間アニ
ールによって形成される。
電極５３をマスクとするイオン注入と高温・長時間アニ
ールによって形成される。また、ｐ+形の高不純物濃度
層５５はゲート電極５３をマスクとする斜めイオン注入
と低温・短時間アニールによって形成される。また、前
記ソース領域５６はイオン注入と前記低温・短時間アニ
ールによって形成される。
【００９６】また、ｎ+形のコンタクト用ソース領域６
０は、ゲート電極５３と側壁５７をマスクとするイオン
注入と低温・短時間アニールによって形成される。コン
タクト用高不純物濃度層６２は、層間絶縁膜６１をマス
クとするイオン注入と低温・短時間アニールによって形
成されている。ソース側の各導電形層の形成方法は実施
形態１と同様である。
０は、ゲート電極５３と側壁５７をマスクとするイオン
注入と低温・短時間アニールによって形成される。コン
タクト用高不純物濃度層６２は、層間絶縁膜６１をマス
クとするイオン注入と低温・短時間アニールによって形
成されている。ソース側の各導電形層の形成方法は実施
形態１と同様である。
【００９７】一方、ドレイン（Ｄ）領域側では、ｎ+形
のドレイン領域７０と、このドレイン領域７０に導通状
態となるｎ+形のコンタクト用ドレイン領域７１とから
なる。
のドレイン領域７０と、このドレイン領域７０に導通状
態となるｎ+形のコンタクト用ドレイン領域７１とから
なる。
【００９８】前記ｎ+形のドレイン領域７０は、前記ソ
ース領域５６と同時に形成される。また、前記ｎ+形の
コンタクト用ドレイン領域７１は前記ｎ+形コンタクト
用ソース領域６０と同時に形成される。
ース領域５６と同時に形成される。また、前記ｎ+形の
コンタクト用ドレイン領域７１は前記ｎ+形コンタクト
用ソース領域６０と同時に形成される。
【００９９】また、前記ｐ+形のコンタクト用高不純物
濃度層６２およびｎ+形のコンタクト用ソース領域６０
上にはソース電極７３が設けられ、前記ドレイン領域７
０およびコンタクト用ドレイン領域７１上にはドレイン
電極７４が設けられている。
濃度層６２およびｎ+形のコンタクト用ソース領域６０
上にはソース電極７３が設けられ、前記ドレイン領域７
０およびコンタクト用ドレイン領域７１上にはドレイン
電極７４が設けられている。
【０１００】本実施形態３の横型パワーＭＯＳＦＥＴ
も、前記実施形態１と同様にチャネル層の不純物濃度
（Ｎａ）を〜１×１０16ｃｍ~3程度とすることから、所
望のしきい値電圧を得ることができる。
も、前記実施形態１と同様にチャネル層の不純物濃度
（Ｎａ）を〜１×１０16ｃｍ~3程度とすることから、所
望のしきい値電圧を得ることができる。
【０１０１】また、電界強度は高不純物濃度層５５の不
純物濃度分布が階段形分布となり、全体としては大きく
なっているが、最大電界強度は従来構造と同等にできる
ことから、チャネル層を浅くしてもドレイン耐圧は維持
できる。したがって、横型パワーＭＯＳＦＥＴ（セル）
の縮小化が達成できるとともに、オン抵抗の低減も達成
できる。また、セルの縮小化から横型パワーＭＯＳＦＥ
Ｔを有する半導体素子の小型化も達成できる。
純物濃度分布が階段形分布となり、全体としては大きく
なっているが、最大電界強度は従来構造と同等にできる
ことから、チャネル層を浅くしてもドレイン耐圧は維持
できる。したがって、横型パワーＭＯＳＦＥＴ（セル）
の縮小化が達成できるとともに、オン抵抗の低減も達成
できる。また、セルの縮小化から横型パワーＭＯＳＦＥ
Ｔを有する半導体素子の小型化も達成できる。
【０１０２】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【０１０３】本発明は少なくとも絶縁ゲートを有する電
界効果トランジスタ（絶縁ゲート型電界効果トランジス
タ）を組み込んだ半導体素子の製造技術には適用でき
る。
界効果トランジスタ（絶縁ゲート型電界効果トランジス
タ）を組み込んだ半導体素子の製造技術には適用でき
る。
【０１０４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１０５】（１）本発明の縦型パワーＭＯＳＦＥＴを
有する半導体素子では、縦型パワーＭＯＳＦＥＴにおい
て、チャネル層は、ソース領域側の高不純物濃度層と、
ドレイン側の低不純物濃度層とからなる２層構造となっ
ているが、前記高不純物濃度層は略一定の濃度分布（階
段形分布）となるため、電界強度は従来と同程度の強度
の状態で、かつチャネル層全体として大きくできること
から、チャネル層を浅くしても従来と同程度の高いドレ
イン耐圧が得られる。
有する半導体素子では、縦型パワーＭＯＳＦＥＴにおい
て、チャネル層は、ソース領域側の高不純物濃度層と、
ドレイン側の低不純物濃度層とからなる２層構造となっ
ているが、前記高不純物濃度層は略一定の濃度分布（階
段形分布）となるため、電界強度は従来と同程度の強度
の状態で、かつチャネル層全体として大きくできること
から、チャネル層を浅くしても従来と同程度の高いドレ
イン耐圧が得られる。
【０１０６】（２）また、前記高不純物濃度層の最大不
純物濃度は従来と同程度となることから、所望のしきい
値電圧を得ることができる。
純物濃度は従来と同程度となることから、所望のしきい
値電圧を得ることができる。
【０１０７】（３）また、チャネル層を浅くできること
から、縦型パワーＭＯＳＦＥＴ（セル）の小型化が図れ
るとともに、オン抵抗の低減が達成できる。
から、縦型パワーＭＯＳＦＥＴ（セル）の小型化が図れ
るとともに、オン抵抗の低減が達成できる。
【０１０８】（４）また、縦型パワーＭＯＳＦＥＴは、
ｐ+形のコンタクト用高不純物濃度層をｎ+形のコンタク
ト用ソース領域の下側に伸ばしたことにより、ブレーク
ダウン電流によるチャネル層の浮き上がりが防止できる
ため、破壊強度が向上する。
ｐ+形のコンタクト用高不純物濃度層をｎ+形のコンタク
ト用ソース領域の下側に伸ばしたことにより、ブレーク
ダウン電流によるチャネル層の浮き上がりが防止できる
ため、破壊強度が向上する。
【０１０９】（５）縦型パワーＭＯＳＦＥＴ（セル）の
小型化から半導体素子の小型化・高集積化が達成でき
る。
小型化から半導体素子の小型化・高集積化が達成でき
る。
【図１】本発明の一実施形態（実施形態１）である半導
体素子における縦型パワーＭＯＳＦＥＴ部分を示す断面
図である。
体素子における縦型パワーＭＯＳＦＥＴ部分を示す断面
図である。
【図２】本実施形態１の縦型パワーＭＯＳＦＥＴの製造
において、シリコン基板主面のエピタキシャル層上にゲ
ート絶縁膜を介してゲート電極を形成した状態を示す断
面図である。
において、シリコン基板主面のエピタキシャル層上にゲ
ート絶縁膜を介してゲート電極を形成した状態を示す断
面図である。
【図３】本実施形態１の縦型パワーＭＯＳＦＥＴの製造
において、チャネル層となる低不純物濃度層を形成した
状態を示す断面図である。
において、チャネル層となる低不純物濃度層を形成した
状態を示す断面図である。
【図４】本実施形態１の縦型パワーＭＯＳＦＥＴの製造
において、チャネル層となる高不純物濃度層およびソー
ス領域を形成した状態を示す断面図である。
において、チャネル層となる高不純物濃度層およびソー
ス領域を形成した状態を示す断面図である。
【図５】本実施形態１の縦型パワーＭＯＳＦＥＴの製造
において、コンタクト用ソース領域を形成した状態を示
す断面図である。
において、コンタクト用ソース領域を形成した状態を示
す断面図である。
【図６】本実施形態１の縦型パワーＭＯＳＦＥＴの製造
において、コンタクト用高不純物濃度層を形成した状態
を示す断面図である。
において、コンタクト用高不純物濃度層を形成した状態
を示す断面図である。
【図７】本実施形態１の縦型パワーＭＯＳＦＥＴにおけ
るソース・ドレイン電界方向を示す模式的断面図であ
る。
るソース・ドレイン電界方向を示す模式的断面図であ
る。
【図８】本実施形態１の縦型パワーＭＯＳＦＥＴと従来
の縦型パワーＭＯＳＦＥＴにおけるソース・ドレイン電
界方向に沿う不純物濃度を示すグラフである。
の縦型パワーＭＯＳＦＥＴにおけるソース・ドレイン電
界方向に沿う不純物濃度を示すグラフである。
【図９】本実施形態１の縦型パワーＭＯＳＦＥＴと従来
の縦型パワーＭＯＳＦＥＴにおけるソース・ドレイン電
界方向に沿う電界強度を示すグラフである。
の縦型パワーＭＯＳＦＥＴにおけるソース・ドレイン電
界方向に沿う電界強度を示すグラフである。
【図１０】本発明の他の実施形態（実施形態２）である
縦型パワーＭＯＳＦＥＴ部分を示す断面図である。
縦型パワーＭＯＳＦＥＴ部分を示す断面図である。
【図１１】本実施形態２の縦型パワーＭＯＳＦＥＴの製
造において、チャネル層となる低不純物濃度層，高不純
物濃度層およびソース領域を形成した状態を示す断面図
である。
造において、チャネル層となる低不純物濃度層，高不純
物濃度層およびソース領域を形成した状態を示す断面図
である。
【図１２】本実施形態２の縦型パワーＭＯＳＦＥＴの製
造において、コンタクト用ソース領域を形成した状態を
示す断面図である。
造において、コンタクト用ソース領域を形成した状態を
示す断面図である。
【図１３】本発明の他の実施形態（実施形態３）である
横型パワーＭＯＳＦＥＴ部分を示す断面図である。
横型パワーＭＯＳＦＥＴ部分を示す断面図である。
【図１４】従来の縦型パワーＭＯＳＦＥＴを示す断面図
である。
である。
【図１５】従来の縦型パワーＭＯＳＦＥＴにおけるソー
ス・ドレイン電界方向を示す模式的断面図である。
ス・ドレイン電界方向を示す模式的断面図である。
１…ｎ形シリコン基板、２…エピタキシャル層、３…ゲ
ート絶縁膜、４…ゲート電極、５…低不純物濃度ベース
層、６…高不純物濃度ベース層、７…ソース層、８…ソ
ース電極、９…ドレイン電極、２０…低抵抗高濃度基板
（シリコン基板）、２１…エピタキシャル層、２２…ゲ
ート絶縁膜、２３…ゲート電極、２４…低不純物濃度
層、２５…高不純物濃度層、２６…ソース領域、２７…
側壁、３０…コンタクト用ソース領域、３１…層間絶縁
膜、３２…コンタクト用高不純物濃度層、３３…ソース
電極、３４…ドレイン電極、４０…ホトレジスト膜、４
１…重ね絶縁膜、４２…スペーサ、４３…側壁、４４…
ホトレジスト膜、５０…シリコン基板、５１…エピタキ
シャル層、５２…ゲート絶縁膜、５３…ゲート電極、５
４…低不純物濃度層、５５…高不純物濃度層、５６…ソ
ース領域、５７…側壁、６０…コンタクト用ソース領
域、６１…層間絶縁膜、６２…コンタクト用高不純物濃
度層、７０…ドレイン領域、７１…コンタクト用ドレイ
ン領域、７３…ソース電極、７４…ドレイン電極。
ート絶縁膜、４…ゲート電極、５…低不純物濃度ベース
層、６…高不純物濃度ベース層、７…ソース層、８…ソ
ース電極、９…ドレイン電極、２０…低抵抗高濃度基板
（シリコン基板）、２１…エピタキシャル層、２２…ゲ
ート絶縁膜、２３…ゲート電極、２４…低不純物濃度
層、２５…高不純物濃度層、２６…ソース領域、２７…
側壁、３０…コンタクト用ソース領域、３１…層間絶縁
膜、３２…コンタクト用高不純物濃度層、３３…ソース
電極、３４…ドレイン電極、４０…ホトレジスト膜、４
１…重ね絶縁膜、４２…スペーサ、４３…側壁、４４…
ホトレジスト膜、５０…シリコン基板、５１…エピタキ
シャル層、５２…ゲート絶縁膜、５３…ゲート電極、５
４…低不純物濃度層、５５…高不純物濃度層、５６…ソ
ース領域、５７…側壁、６０…コンタクト用ソース領
域、６１…層間絶縁膜、６２…コンタクト用高不純物濃
度層、７０…ドレイン領域、７１…コンタクト用ドレイ
ン領域、７３…ソース電極、７４…ドレイン電極。
Claims (10)
- 【請求項１】 チャネル層をソース領域側の高不純物濃
度層と、ドレイン領域側の低不純物濃度層とからなる２
層構造とした絶縁ゲート型電界効果トランジスタを有す
る半導体素子であって、少なくとも前記ソース領域の端
部分からゲート電極の真下に至る前記高不純物濃度層部
分の不純物濃度は略一定の濃度となっていることを特徴
とする半導体素子。 - 【請求項２】 前記低不純物濃度層および高不純物濃度
層ならびに前記高不純物濃度層の表層部に設けられるソ
ース領域はゲート電極をマスクとする不純物のイオン注
入とアニールによって形成された層であり、かつ前記不
純物濃度が略一定となる高不純物濃度層部分は前記ゲー
ト電極の下に斜め方向から不純物を打ち込んだ後不純物
の拡散を目的とせずイオン注入による結晶損傷を修復さ
せる低温度のアニールによって形成されていることを特
徴とする請求項１記載の半導体素子。 - 【請求項３】 前記ゲート電極の端を被う絶縁性の側壁
と、前記側壁および前記ゲート電極を被う層間絶縁膜
と、前記層間絶縁膜上の少なくとも一部に重なるソース
電極と、前記ソース領域に導通し前記ソース電極に接続
されるコンタクト用ソース領域と、前記低不純物濃度層
の表層部に到達するとともに端が前記コンタクト用ソー
ス領域の途中にまで延在しかつ前記ソース電極に接続さ
れるコンタクト用高不純物濃度層とを有することを特徴
とする請求項２記載の半導体素子。 - 【請求項４】 前記ゲート電極の上面を被う重ね絶縁膜
と、前記重ね絶縁膜の端および前記ゲート電極の端なら
びに前記ゲート電極から外れたゲート絶縁膜上を被う薄
い絶縁膜で形成されたスペーサと、前記スペーサを被う
絶縁膜からなる側壁と、少なくとも前記側壁からゲート
絶縁膜の端に掛けて設けられるソース電極と、前記ソー
ス領域に導通し前記ソース電極に接続されるコンタクト
用ソース領域と、前記低不純物濃度層の表層部に到達し
て前記高不純物濃度層と導通し端が前記ソース領域の途
中部分まで延在しかつ前記ソース電極に接続されるコン
タクト用高不純物濃度層とを有することを特徴とする請
求項２記載の半導体素子。 - 【請求項５】 前記絶縁ゲート電界効果トランジスタは
縦型高耐圧ＭＯＳＦＥＴであることを特徴とする請求項
１乃至請求項４のいずれか１項記載の半導体素子。 - 【請求項６】 第１導電形の半導体基板の主面に設けた
第１導電形のエピタキシャル層の表面にゲート絶縁膜を
介してゲート電極を形成した後、前記ゲート電極をマス
クとするイオン注入とアニールによってチャネル層を構
成する第２導電形の低不純物濃度層および第２導電形の
高不純物濃度層と第１導電形のソース領域を順次積層形
成することを特徴とする絶縁ゲート型電界効果トランジ
スタを有する半導体素子の製造方法であって、イオン注
入とアニール処理によって前記低不純物濃度層を形成し
た後、ゲート絶縁膜の下に斜め方向から不純物を打ち込
んだ後不純物の拡散を目的とせずイオン注入による結晶
損傷を修復させる低温度のアニールによって不純物濃度
が略一定となる高不純物濃度層を形成することを特徴と
する半導体素子の製造方法。 - 【請求項７】 前記ゲート電極の端に側壁を形成し、前
記ゲート電極および側壁ならびに前記ゲート電極から外
れたゲート絶縁膜上に設けたホトレジスト膜をマスクと
するイオン注入とアニールによって前記ソース領域を貫
通して前記高不純物濃度層の表層部に到達しかつ前記ソ
ース電極に導通するコンタクト用ソース領域を形成する
工程と、前記側壁から外れたゲート絶縁膜および前記ゲ
ート電極ならびに前記側壁上に設けられた層間絶縁膜を
マスクとするイオン注入とアニールによって前記低不純
物濃度層の表層部に到達するとともに端が前記コンタク
ト用ソース領域の途中にまで延在しかつ前記ソース電極
に接続されるコンタクト用高不純物濃度層を形成する工
程とを有することを特徴とする請求項６記載の半導体素
子の製造方法。 - 【請求項８】 前記ゲート電極の上面に重ね絶縁膜を設
け、前記重ね絶縁膜および前記ゲート電極の端ならびに
前記ゲート電極から外れたゲート絶縁膜上を薄い絶縁膜
で形成されたスペーサで被い、前記スペーサの側面を絶
縁膜からなる側壁で被った後、前記ゲート電極から外れ
たゲート絶縁膜上に設けたホトレジスト膜，前記重ね絶
縁膜，前記スペーサおよび前記側壁をマスクとするイオ
ン注入とアニールによって前記低不純物濃度層または高
不純物濃度層の表層部に至る部分に前記ソース領域に導
通しかつ前記ソース電極に接続されるコンタクト用ソー
ス領域を形成する工程と、前記重ね絶縁膜，前記スペー
サおよび前記側壁をマスクとするイオン注入とアニール
によって底が前記コンタクト用ソース領域よりも下にな
り端が前記ソース領域の途中にまで到達するとともに前
記不純物濃度が略一定となる高不純物濃度層と導通とな
りかつ前記ソース電極に接続されるコンタクト用高不純
物濃度層を形成することを特徴とする請求項６記載の半
導体素子の製造方法。 - 【請求項９】 前記コンタクト用高不純物濃度層および
コンタクト用ソース領域の形成時のアニール処理は、前
記不純物濃度が略一定となる高不純物濃度層の不純物の
拡散が起き難い低い温度で行われることを特徴とする請
求項７または請求項８記載の半導体素子の製造方法。 - 【請求項１０】 前記絶縁ゲート電界効果トランジスタ
として縦型高耐圧ＭＯＳＦＥＴを製造することを特徴と
する請求項６乃至請求項９のいずれか１項記載の半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070102A JPH09260659A (ja) | 1996-03-26 | 1996-03-26 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070102A JPH09260659A (ja) | 1996-03-26 | 1996-03-26 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260659A true JPH09260659A (ja) | 1997-10-03 |
Family
ID=13421843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8070102A Pending JPH09260659A (ja) | 1996-03-26 | 1996-03-26 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260659A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242925A (ja) * | 2006-03-09 | 2007-09-20 | Mitsubishi Electric Corp | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| JP2009054765A (ja) * | 2007-08-27 | 2009-03-12 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2012235001A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2012235002A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2013105856A (ja) * | 2011-11-11 | 2013-05-30 | Hitachi Ltd | 炭化珪素半導体装置およびその製造方法 |
| JP2014170886A (ja) * | 2013-03-05 | 2014-09-18 | National Institute Of Advanced Industrial & Technology | 半導体装置及びその製造方法 |
-
1996
- 1996-03-26 JP JP8070102A patent/JPH09260659A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242925A (ja) * | 2006-03-09 | 2007-09-20 | Mitsubishi Electric Corp | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| JP2009054765A (ja) * | 2007-08-27 | 2009-03-12 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2012235001A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2012235002A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2013105856A (ja) * | 2011-11-11 | 2013-05-30 | Hitachi Ltd | 炭化珪素半導体装置およびその製造方法 |
| JP2014170886A (ja) * | 2013-03-05 | 2014-09-18 | National Institute Of Advanced Industrial & Technology | 半導体装置及びその製造方法 |
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