CN216054715U - 平面型vdmos器件 - Google Patents

Abstract

本实用新型公开了一种平面型VDMOS器件及其制备方法。该平面型VDMOS器件包括衬底层、层叠设置于衬底层上的外延层、层叠设置于外延层上的图案化的第一栅介质层、层叠设置于第一栅介质层上的栅极、以及设置于外延层中的体区、设置于体区中的源区、接触体和深体区；其中，体区的上表面自外延层的上表面暴露，源区的上表面与接触体的上表面自体区的上表面暴露，接触体紧靠源区侧边设置，深体区设置于源区与接触体下方，且紧靠源区与接触体。该平面型VDMOS器件的深体区设置于源区与接触体下方，其中的掺杂原子能够由具有多晶硅接触体经热驱入工艺扩散得到，有效避免了在深体区的制作过程中受到注入能量以及注入剂量的限制。

Description

平面型VDMOS器件

技术领域

本实用新型涉及半导体技术领域，特别是涉及一种平面型VDMOS器件。

背景技术

垂直双扩散金属氧化物半导体晶体管(Vertical Double Diffusion MetalOxide Semiconductor，简称VDMOS)是通过源区和体区离子注入的纵向扩散距离差来形成沟道。VDMOS兼有双极晶体管和普通MOS器件的优点。与双极晶体管相比，它具有开关速度快、开关损耗小、输入阻抗高，驱动功率小；频率特性好、跨导高度线性等优点，广泛应用于电机调速、逆变器、开关电源等设备中。

对于平面型VDMOS器件，存在一个非常重要的参数，即单脉冲雪崩能量 (E_AS)，定义为单次雪崩状态下器件能够消耗的最大能量。在源极和漏极会产生较大电压尖峰的应用环境下，必须要考虑器件的雪崩能量。E_AS能力也是衡量 VDMOS器件性能的一个重要标准。

传统的VDMOS器件中都包括外延层以及在外延层上制备的源区和体区，外延层及源区和体区可本征等效为一个三极管，即寄生三极管。当平面型 VDMOS器件关断时，源漏间的反向电流流经体区时，产生压降，如果此压降大于寄生三极管的开启电压，则此反向电流会因为三极管的放大作用将寄生三极管导通，导致失控，此时，栅极电压已不能关断VDMOS，造成E_AS失效。则从原理上来说，为了防止器件发生失效，有必要防止寄生的三极管导通。

传统技术中，通常可以将深体区的掺杂浓度提高，或者增大源区和体区的短接面积，以减小体区电阻，防止寄生三极管导通。但是深体区通常通过栅极自对准注入形成，很难将剂量做得很大；若想要提高注入剂量，由于深体区距离沟道区较近，因此在注入的过程中还会对邻近区域的器件造成影响，使得器件劣化。

实用新型内容

基于此，有必要提供一种能够在保持邻近区域不受影响的情况下，有效提高深体区注入剂量的平面型VDMOS器件。

根据本实用新型的一个实施例，一种平面型VDMOS器件，其包括衬底、外延层、第一栅介质层、栅极、体区、源区、接触体和深体区；

所述外延层层叠设置于所述衬底上，所述第一栅介质间隔所述外延层与所述栅极，所述体区设置于所述外延层中，所述源区、所述深体区与所述接触体均设置于所述体区中；

其中，所述体区的上表面从所述外延层中露出，所述源区与所述接触体从所述体区中露出，所述接触体接触所述源区侧边设置，所述深体区设置于所述源区与所述接触体下方，包裹所述接触体并与所述接触区和所述源区接触；

所述源区中的掺杂类型为第一掺杂类型，所述接触体为多晶硅接触体且其掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区和所述深体区的掺杂类型均为第在其中一个实施例中，所述接触体嵌入所述体区的深度大于所述源区嵌入所述体区的深度。

在其中一个实施例中，所述接触体嵌入所述体区的深度为2μm～3μm。

在其中一个实施例中，所述体区的厚度为d，所述接触体嵌入所述体区的深度≤80％d。

在其中一个实施例中，所述第一栅介质层的厚度为

在其中一个实施例中，还包括第一金属层和包覆所述栅极的第二栅介质层，所述第一金属层整体覆盖所述第二栅介质层、所述源区和所述接触体，且所述第一金属层接触所述源区与所述接触体。

在其中一个实施例中，还包括第二金属层，所述第二金属层设置于所述衬底层远离所述外延层的一侧表面上，所述接触体中的掺杂浓度低于所述源区中的掺杂浓度。

在其中一个实施例中，所述接触体中的掺杂浓度低于所述源区中的掺杂浓度。

在其中一个实施例中，所述栅极为多晶硅栅极。

在其中一个实施例中，所述栅极的厚度为

在如上实施例的平面型VDMOS器件的结构中，包括设置于源区侧边的多晶硅接触体。具有第二掺杂类型的多晶硅接触体暴露于体区的表面，能够直接与后续设置于其上的金属电极直接接触，可视为一个整体电阻；该整体不仅接触于源区的上表面，还接触于源区的侧面，大大增加了源区与体区间的短接面积，使得器件的E_AS能力大幅提高。进一步地，深体区设置于源区与接触体下方，其中的掺杂原子能够由具有第二掺杂类型的多晶硅经热驱入工艺扩散得到，有效避免了在深体区的制作过程中受到注入能量以及注入剂量的限制。额外的，该器件中的深体区可以由具有第二掺杂类型的多晶硅经热驱入工艺扩散制备，而无需像传统工艺中一样需要额外的制备步骤，能够有效降低生产成本。

附图说明

图1为一实施例的平面型VDMOS器件的结构；

图2为平面型VDMOS器件的制备过程示意图；

图3为图2示出的步骤S3中器件的俯视图；

其中，各附图标记及说明如下：

10、平面型VDMOS器件；101、第一金属层；102、第二金属层；110、衬底层；120、外延层；130、第一栅介质层；140、栅极；150、第二栅介质层； 160、体区；170、源区；180、接触体；190、深体区；210、源区光刻胶；220、接触体光刻胶。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。本文所使用的“多”包括两个和多于两个的项目。本文所使用的“某数以上”应当理解为某数及大于某数的范围。

根据本实用新型的一个实施例，一种平面型VDMOS器件，其包括衬底、外延层、第一栅介质层、栅极、体区、源区、接触体和深体区；

所述外延层层叠设置于所述衬底上，所述第一栅介质间隔所述外延层与所述栅极，所述体区设置于所述外延层中，所述源区、所述深体区与所述接触体均设置于所述体区中；

其中，所述体区的上表面从所述外延层中露出，所述源区与所述接触体从所述体区中露出，所述接触体接触所述源区侧边设置，所述深体区设置于所述源区与所述接触体下方，包裹所述接触体并与所述接触区和所述源区接触；

所述源区、所述接触体、所述体区与所述深体区均为掺杂半导体；所述源区中的掺杂类型为第一掺杂类型，所述接触体为多晶硅接触体且其掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区和所述深体区的掺杂类型均为第二掺杂类型，所述接触体与深体区中的掺杂浓度均高于所述体区。

请参照图1，其示出了根据上述实施例的进一步具体的平面型VDMOS器件 10的结构。该平面型VDMOS器件10包括衬底层110、外延层120、第一栅介质层130、栅极140、以及设置于外延层120中的体区160、设置于所述体区160 中的源区170、接触体180和深体区190。其中，外延层120设置于衬底层110 上，第一栅介质层130图案化设置于外延层120上，栅极140设置于第一栅介质层130上。其中，“上”是为了方便本文描述所用的相对方位，而不代表器件中各组件的绝对位置，其对应于图1示出的方位。“图案化的第一栅介质层130”例如，第一栅介质层130之间具有间隔，以暴露出部分外延层120区域。

其中，体区160设置于外延层120的上端，具体来说，体区160的上表面自外延层120的上表面暴露；源区170设置于体区160的上端，具体来说，源区170的上表面自体区160的上表面暴露。接触体180的上表面也自体区160 的上表面暴露，接触体180紧靠源区170侧边设置，深体区190设置于源区170 与接触体180下方，且紧靠源区170与接触体180。

其中，更具体地，源区170的掺杂类型为第一掺杂类型，接触体180为多晶硅接触体180且其掺杂类型为第二掺杂类型，体区160和深体区190的掺杂类型均为第二掺杂类型，且深体区190中的掺杂浓度高于体区160。

可以理解地，半导体的掺杂类型通常分为N型掺杂和P型掺杂，第一掺杂类型为N型掺杂时，则第二掺杂类型为P型掺杂；若第一掺杂类型为P型掺杂时，则第二掺杂类型为N型掺杂。在其中一个具体示例中，第一掺杂类型为N 型掺杂，第二掺杂类型为P型掺杂。在本文如下的实施例中，为了方便理解，就直接以“N型掺杂”及“P型掺杂”进行描述。

更具体地，在该实施例中，衬底层110为N型掺杂，外延层120为N型掺杂；源区170为N型重掺杂，体区160为P型掺杂，深体区190为P型重掺杂。可以理解，“重掺杂”为相对概念。例如，源区170相较于外延层120的N型掺杂浓度较高，为N型重掺杂，记为“N+源区170”；深体区190相较于体区160 的P型掺杂浓度较高，为P型重掺杂，记为“P+深体区190”，体区160记为“P- 体区160”。

在其中一个具体示例中，如图1，体区160的上端设置有两个间隔设置的源区170，接触体180设置于该两个源区170之间，且紧靠该两个源区170。可以理解，基于VDMOS器件的通常结构设置，一个体区160外部设置有外延层120，体区160的边界与源区170的边界之间也存在间隔。第一栅介质层130和栅极 140设置于相邻两个体区160之间的外延层120上，并延伸覆盖至最靠近的源区 170上。

在如上实施例的平面型VDMOS器件10的结构中，包括设置于源区170侧边的多晶硅接触体180。具有第二掺杂类型的多晶硅接触体180暴露于体区160 的表面，能够直接与后续设置于其上的金属电极直接接触，可视为一个整体电阻；该整体不仅接触于源区170的上表面，还接触于源区170的侧面，大大增加了源区170与体区160间的短接面积，使得器件的EAS能力大幅提高。进一步地，深体区190设置于源区170与接触体180下方，其中的掺杂原子能够由具有第二掺杂类型的多晶硅经热驱入工艺扩散得到，有效避免了在深体区190 的制作过程中受到注入能量以及注入剂量的限制。额外的，该器件中的深体区 190可以由具有第二掺杂类型的多晶硅经热驱入工艺扩散制备，而无需像传统工艺中一样需要额外的制备步骤，能够有效降低生产成本。

在其中一个具体示例中，接触体180嵌入体区160的深度大于源区170嵌入体区160的深度。将接触体180嵌入体区160的深度设置为大于源区170嵌入体区160的深度，一方面使得接触体180与源区170的侧边接触的面积更大，以进一步提高器件的EAS能力。另一方面，还能够使得接触体180与体区160 的接触面积更大，能够显著提高在实际制备过程中，掺杂原子向体区160扩散的速度和效率，并提高形成的深体区190中掺杂原子分布的均匀性。

在其中一个具体示例中，接触体180嵌入体区160的深度为2μm～3μm。

在其中一个具体示例中，体区160的厚度为d，接触体180嵌入所述体区 160的深度≤80％d。接触体180具有P型掺杂原子，且在实际制备过程中深体区190的注入有赖于接触体180中掺杂原子的热驱入，则倘若接触体180嵌入过深，就会导致接触体180中的P型掺杂原子扩散入N型外延层120中，影响外延层120的正常工作。因此将接触体180嵌入的深度限定为≤80％d，有利于进一步确保器件整体的质量不受到显著影响。

进一步地，接触体180嵌入体区160的深度为50％d～80％d。可选地，接触体180嵌入体区160的深度为50％d、60％d或70％d。

在其中一个具体示例中，第一栅介质层130不仅设置于相邻的体区160之间的外延层120表面上，还与体区160的上表面和源区170的上表面接触设置。但可以理解的是，图案化的第一栅介质层130也应当暴露出部分源区170，以使得源区170能够接触于后续设置的金属电极。

在其中一个具体示例中，还包括第一金属层101和包覆所述栅极140的第二栅介质层150，所述第一金属层101整体覆盖所述第二栅介质层150、所述源区170和所述接触体180。可以理解，由于第二栅介质层150的存在，第一金属层101与栅极140之间为绝缘状态。第一金属层101覆盖接触体180，则第一金属层101与接触体180整体可以认为是一个电阻。第一金属层101覆盖源区170，可作为源极触点。

在其中一个具体示例中，还包括第二金属层102，第二金属层102设置于所述衬底层110远离所述外延层120的一侧表面上。

进一步地，接触体180中的掺杂浓度低于源区170中的掺杂浓度，以防止在后续热驱入过程中，接触体180中的P型掺杂材料显著影响源区170中的N 型掺杂状态。

在其中一个具体示例中，N型外延层120的材料选自N型掺杂的单晶硅。

在其中一个具体示例中，第一栅介质层130的厚度为

例如，第一栅介质层130的厚度为

等。第一栅介质层130的厚度不宜过薄，否则可能会发生栅极140与源区170或体区160短接的情况；第一栅介质层130的厚度也不宜过厚，否则可能会发生栅极140无法控制VDMOS 器件通断的情况。

在其中一个具体示例中，栅极140选自多晶硅栅极140。

在其中一个具体示例中，栅极140的厚度为

例如，栅极 140的厚度为

等。

在其中一个具体示例中，体区160的掺杂元素包括B。体区160可以经由B 掺杂于外延层120的上端形成。

在其中一个具体示例中，源区170的掺杂元素选自As或P，源区170可以经由As或P掺杂于体区160的上端形成。

在其中一个具体示例中，多晶硅接触体180为P型多晶硅接触体180。

进一步地，本实用新型的一个实施例还提供了一种平面型VDMOS器件的制作方法，其包括如下步骤：

在设置于衬底层上的外延层上制备图案化的第一栅介质层和栅极，栅极形成于第一栅介质层上；

对所述第一栅介质层之间的外延层进行体区注入及热驱入处理，在所述外延层中形成掺杂类型为第二掺杂类型的体区；

在所述体区表面形成暴露源区区域的源区光刻胶，并在所述体区表面的所述源区区域进行源区注入，去除所述源区光刻胶并进行热驱入处理，制备源区；

制备暴露接触体区域的接触体光刻胶，并刻蚀所述体区表面的所述接触体区域，形成接触体沟槽，去除所述接触体光刻胶并在所述接触体沟槽内沉积掺杂类型为第二掺杂类型的多晶硅，制备接触体；

加热所述接触体，使所述接触体内的掺杂杂质向所述体区内扩散。

进一步地，请同时参照图2其示出了上述步制备方法的其中一个具体实施方式的实际操作过程示意图。

步骤S1，在设置于衬底层上的外延层上制备图案化的第一栅介质层和栅极，栅极形成于第一栅介质层上。其中，衬底层为N型衬底层，外延层为N型外延层。

具体地，第一栅介质层可以由热氧化工艺在N型外延层上表面形成。第一栅介质层的厚度可以根据实际的氧化时间等参数进行控制，视器件的设计而定。

在形成第一栅介质层之后，再于第一栅介质层表面沉积一层原位掺杂的N 型多晶硅，作为栅极。随后，再进行多晶硅的光刻及刻蚀，去除外延层表面部分区域上的第一栅介质层及栅极材料，暴露出该区域的外延层表面，即图案化的第一栅介质层和设置于第一栅介质层上的栅极。

具体地，在器件上表面，第一栅介质层呈间隔的多条状分布，相邻的第一栅介质层之间为暴露的外延层表面。

步骤S2，对第一栅介质层之间的外延层进行体区注入及热驱入处理，在外延层中形成P型掺杂的体区。

掺杂元素可以通过栅极之间的窗口进行注入。在其中一个具体示例中，在进行体区注入处理的过程中，注入能量为50keV～130keV，注入剂量为1×10¹³个/cm²～9×10¹³个/cm²。

注入外延层中的掺杂元素通常集中于某一部位，因而通常还需要经过进一步地扩散，才能够形成所需的体区。促使该掺杂元素扩散的工艺可以选自热驱入处理，在进行体区热驱入处理的过程中，驱入温度为1000℃～1200℃。可以理解，热驱入的时长可以由操作人员进行设计。

具体地，注入的元素选自B，注入的B通过热扩散能够形成P-体区。

在形成体区之后，在体区表面的源区区域进行源区注入及热驱入处理，制备源区。其中，该步骤可具体分为步骤S3及S4。

步骤S3，先在体区表面形成暴露源区区域的源区光刻胶210，再对源区光刻胶210未遮挡的部分进行源区注入。

步骤S4，在去除源区光刻胶210之后进行热驱入处理，制备源区。

为了便于理解器件的整体结构，形成源区光刻胶210之后的器件俯视图如图3。

掺杂元素可以通过源区光刻胶未遮挡的区域注入，在其中一个具体示例中，在进行源区注入的过程中，注入能量为30keV～100keV，注入剂量为5×10¹⁵个/cm²～1×10¹⁶个/cm²。

进一步，具体地，掺杂元素可以选自As或P。

注入外延层中的掺杂元素通常集中于某一部位，因而通常还需要经过进一步地扩散，才能够形成所需的源区。促使该掺杂元素扩散的工艺可以选自热驱入处理，在进行源区热驱入处理的过程中，驱入温度为850℃～1000℃。可以理解，热驱入的时长可以由操作人员进行设计。

制备暴露接触体区域的接触体光刻胶，并刻蚀所述体区表面的所述接触体区域，形成接触体沟槽，去除所述接触体光刻胶并在所述接触体沟槽内沉积掺杂类型为第二掺杂类型的多晶硅，制备接触体。该过程具体可分为步骤S5～步骤 S7。

具体地，步骤S5，制备暴露接触体区域的接触体光刻胶220。

在其中一个具体示例中，接触体光刻胶220的图形与源区光刻胶210的图形相反。则在实际操作过程中，接触体光刻胶220可以与源区光刻胶210采用同一个掩模板进行制备，只需要对其中一个光刻胶采用负胶工艺进行曝光即可，例如，对接触体光刻胶220采用负胶工艺曝光，以形成与源区光刻胶210相反的图形。

步骤S6，在形成接触体光刻胶之后，对未被接触体光刻胶220覆盖的区域进行刻蚀，形成接触体沟槽。在其中一个具体示例中，接触体沟槽的深度为 2μm～3μm。进一步地，接触体沟槽的深度不超过体区厚度的80％，防止后续接触体材料的热驱入工艺对体区产生显著影响。

步骤S7，去除接触体光刻胶，并在表面沉积原位掺杂的P型多晶硅，以制备接触体。进一步地，接触体中的掺杂浓度低于源区中的掺杂浓度，防止后续的热过程中，P型杂质对源区造成影响。

进一步地，在其中一个具体示例中，在沉积原位掺杂的P型多晶硅之后，还包括回刻的步骤，以去除可能存在的形成于源区表面的多余P型多晶硅。

步骤S8，加热接触体，使接触体内的掺杂元素向体区内扩散。

接触体中的掺杂元素扩散入体区后，会增加原本体区中的掺杂原子的数量，从而该部分体区中的掺杂浓度得到提高，形成深体区。由于深体区由接触体中的掺杂元素扩散形成，因而显然该深体区位于接触体以及源区的下方。

在其中一个具体示例中，在加热所述接触体的过程中，加热温度为750℃～900℃，加热时间为25min～45min。

步骤S9，制备第二栅介质层、第一金属层及第二金属层。

具体地，第二栅介质层包覆栅极的表面，第一金属层整体覆盖第二栅介质层、源区和接触体，第二金属层形成于衬底层远离外延层的一侧表面。

该制备过程中，器件的深体区通过沟槽内的多晶热扩散形成，不需要单独做深体区，因而能够节约生产步骤，有效降低生产成本。更重要的是，采用该制备方法，不同于直接在栅极窗口之间注入形成深体区，不会受到注入能量以及注入剂量的限制。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种平面型VDMOS器件，其特征在于，包括衬底、外延层、第一栅介质层、栅极、体区、源区、接触体和深体区；

所述外延层层叠设置于所述衬底上，所述第一栅介质间隔所述外延层与所述栅极，所述体区设置于所述外延层中，所述源区、所述深体区与所述接触体均设置于所述体区中；

其中，所述体区的上表面从所述外延层中露出，所述源区与所述接触体从所述体区中露出，所述接触体接触所述源区侧边设置，所述深体区设置于所述源区与所述接触体下方，包裹所述接触体并与所述接触体和所述源区接触；

所述源区、所述接触体、所述体区与所述深体区均为掺杂半导体，所述源区中的掺杂类型为第一掺杂类型，所述接触体为多晶硅接触体且其掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区和所述深体区的掺杂类型均为第二掺杂类型，所述接触体与所述深体区中的掺杂浓度均高于所述体区。

2.根据权利要求1所述的平面型VDMOS器件，其特征在于，所述接触体嵌入所述体区的深度大于所述源区嵌入所述体区的深度。

3.根据权利要求2所述的平面型VDMOS器件，其特征在于，所述接触体嵌入所述体区的深度为2μm～3μm。

4.根据权利要求2所述的平面型VDMOS器件，其特征在于，所述体区的厚度为d，所述接触体嵌入所述体区的深度≤80％d。

5.根据权利要求4所述的平面型VDMOS器件，其特征在于，所述第一栅介质层的厚度为

6.根据权利要求5所述的平面型VDMOS器件，其特征在于，还包括第一金属层和包覆所述栅极的第二栅介质层，所述第一金属层整体覆盖所述第二栅介质层、所述源区和所述接触体，且所述第一金属层接触所述源区与所述接触体。

7.根据权利要求1～4任一项所述的平面型VDMOS器件，其特征在于，还包括第二金属层，所述第二金属层设置于所述衬底远离所述外延层的一侧表面上，所述接触体中的掺杂浓度低于所述源区中的掺杂浓度。

8.根据权利要求1～4任一项所述的平面型VDMOS器件，其特征在于，所述接触体中的掺杂浓度低于所述源区中的掺杂浓度。

9.根据权利要求1～4任一项所述的平面型VDMOS器件，其特征在于，所述栅极为多晶硅栅极。

10.根据权利要求1～4任一项所述的平面型VDMOS器件，其特征在于，所述栅极的厚度为

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