JPH09224022A

JPH09224022A - フレーム同期回路

Info

Publication number: JPH09224022A
Application number: JP8029350A
Authority: JP
Inventors: Hideyuki Sakata; 秀幸坂田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-02-16
Filing date: 1996-02-16
Publication date: 1997-08-26

Abstract

(57)【要約】【課題】最悪同期確立時間を短縮することのできる１
ビットシフト方式のフレーム同期回路を提供する。【解決手段】フレーム同期パターン比較回路２１に
て、同期パターンデータを発生して入力データ信号中を
サーチし、その検出タイミングでフレーム検出パルスを
同期再生回路２２，２３に出力する。各同期再生回路２
２，２３では、それぞれフレームパルスを互いに位相を
ずらして発生しており、このフレームパルスとフレーム
検出パルスとの一致・不一致を判定し、この判定結果か
らフレームパルスがずれているときは１ビット相当シフ
トさせ、一致しているとき同期確立信号をフレームパル
スと共に優先回路２４に出力する。優先回路２４は、最
先の同期確立信号が得られた同期再生回路のフレームパ
ルスをフレーム同期信号として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば通信装置に
用いられる１ビットシフト方式のフレーム同期回路に関
する。

【０００２】

【従来の技術】従来、通信装置に用いられる１ビットシ
フト方式のフレーム同期回路は図６に示すように構成さ
れる。図６において、入力データ信号ＤＩＮはフレーム
同期パターン比較回路１１に供給される。このフレーム
同期パターン比較回路１１は、入力データ信号ＤＩＮを
予め決められた同期パターンと比較し、その同期パター
ンと同じデータが入ってきたとき、論理レベルをハイレ
ベルとするフレーム検出パルスＦＤＰを出力する。この
フレーム検出パルスＦＤＰは一致・不一致判定回路１２
に供給される。

【０００３】一方、フレームカウンタ１４は入力データ
信号ＤＩＮのビットクロックＢＣＫをカウントし、その
フレーム周期でハイレベルとなるフレームパルスＦＰを
発生する。このフレームパルスＦＰは上記一致・不一致
判定回路１２に供給される。この一致・不一致判定回路
１２は、フレーム検出パルスＦＤＰとフレームパルスＦ
Ｐとの論理積を演算することにより、一致（ハイレベ
ル：ＦＡＳ＝１）、不一致（ローレベル：ＦＡＳ＝０）
を判定する。この判定結果ＦＡＳは前方・後方保護回路
１３に供給される。

【０００４】この前方・後方保護回路１３は、一致・不
一致判定回路１２の判定結果に基づいて選択的に同期喪
失モード、同期確立モードとなる。同期喪失モードでは
同期引き込み処理と共に前方保護を行い、同期確立モー
ドでは後方保護を行う。

【０００５】すなわち、同期喪失モードでは、一致・不
一致判定回路１２からの一致の判定結果（ＦＡＳ１＝
１）がフレームカウンタ１４からのフレームパルスＦＰ
１のタイミングで規定段数連続するか否かを判別し、規
定段数に満たないときはフレームカウンタ１４に対して
１ビットシフト命令ＣＯＭ１を出力して同期引き込み処
理を行い、規定段数以上のときは同期確立信号ＳＥ１を
ハイレベルとする（前方保護）。

【０００６】また、同期確立モードでは、一致・不一致
判定回路１２からの不一致の判定結果（ＦＡＳ１＝０）
がフレームカウンタ１４からのフレームパルスＦＰ１の
タイミングで規定段数連続するか否かを判別し、規定段
数に満たないときは同期確立信号ＳＥ１を継続してハイ
レベルとし、規定段数以上のときは同期確立信号ＳＥ１
をローレベルとし、同期引き込み状態に戻ってフレーム
カウンタ１４に１ビットシフト命令ＣＯＭ１を出力する
（後方保護）。

【０００７】このようにして得られた同期確立信号ＳＥ
をフレームパルスＦＰと共にＡＮＤゲート回路１５に入
力し、論理積演算することにより、フレーム同期パルス
ＦＳＰを生成することができる。

【０００８】しかしながら、上記構成によるフレーム同
期回路では、以上のようなシーケンスになっているた
め、例えばデータ１０個に対してフレームパルスが１ビ
ット付加されているような信号を扱うものとし、前方・
後方について５段の保護を行う場合には、フレームパル
スが最悪の位置にあると、９回１ビットシフトし、５段
の保護が行われて同期確立となるため、同期確立まで１
４フレーム分の時間を要することになる。実際には、入
力データ信号のフレームビットの割合は一般にもっと少
ないため、最悪フレーム同期確立時間はさらに多くのフ
レーム分を要することになる。

【０００９】よって、従来方式のフレーム同期回路で
は、例えば通信中に瞬時の障害等が発生し、いったんフ
レーム同期が外れたような場合、再びフレーム同期の引
き込みが施されるため、通信が正常に戻るまでにかなり
の時間を要することがある。

【００１０】

【発明が解決しようとする課題】以上の如く、従来の１
ビットシフト方式のフレーム同期回路では、同期引き込
み処理過程で、フレームパルスのタイミングでフレーム
検出パルスがなかった場合、次フレーム＋１ビットのと
ころを見に行くため、初期判定位置によっては同期確立
までに時間がかかるという問題があった。また、通信装
置運用時に何らかの原因で同期が外れた場合、復旧まで
に時間がかかるという問題があった。そこで本発明で
は、上記の問題を解決し、最悪同期確立時間を短縮する
ことのできる１ビットシフト方式のフレーム同期回路を
提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係るフレーム同期回路は、互いに位相の
異なる複数のフレームパルスを生成するフレームパルス
生成手段と、この手段で得られる複数のフレームパルス
を１ビットづつシフトして入力データ信号中のフレーム
ビットをサーチし、最初に同期確立したフレームパルス
を検出する同期確立検出手段とを具備することを特徴と
する。特に、前記フレームパルス数がＮ個であるとき、
各フレームパルスの位相差を１フレーム長の１／Ｎとし
たことを特徴とする。

【００１２】

【発明の実施の形態】以下、図１乃至図５を参照して本
発明の実施の形態を詳細に説明する。図１は、本発明に
おけるフレーム同期回路の構成を示すもので、入力デー
タ信号ＤＩＮはフレーム同期パターン比較回路２１に供
給される。このフレーム同期パターン比較回路２１は、
従来回路と同様に、入力データ信号ＤＩＮを予め決めら
れた同期パターンと比較し、その同期パターンと同じデ
ータが入ってきたとき、論理レベルをハイレベルとする
フレーム検出パルスＦＤＰを出力する。このフレーム検
出パルスＦＤＰは第１及び第２の同期再生回路２２，２
３に分配供給される。

【００１３】第１の同期再生回路２２は、フレームカウ
ンタ２２１、一致・不一致判定回路２２２及び前方・後
方保護回路２２３により構成される。フレームカウンタ
２２１は、入力データ信号ＤＩＮのビットクロックＢＣ
Ｋをカウントし、そのフレーム周期でハイレベルとなる
フレームパルスＦＰ１を発生する。

【００１４】一致・不一致検出回路２２２は、フレーム
パルスＦＰ１とフレーム検出パルスＦＤＰとの論理積を
演算することにより、一致（ハイレベル：ＦＡＳ１＝
１）、不一致（ローレベル：ＦＡＳ１＝０）を判定す
る。

【００１５】前方・後方保護回路２２３は、同期喪失モ
ードで同期引き込み処理及び前方保護を行い、同期確立
モードでは後方保護を行う。すなわち、同期喪失モード
では、一致・不一致判定回路２２２からの一致の判定結
果（ＦＡＳ１＝１）がフレームカウンタ２２１からのフ
レームパルスＦＰ１のタイミングで規定段数連続するか
否かを判別し、規定段数に満たないときはフレームカウ
ンタ２２１に対して１ビットシフト命令ＣＯＭ１を出力
することで同期引き込み処理を行い、規定段数以上のと
きは同期確立信号ＳＥ１をハイレベルとする（前方保
護）。

【００１６】また、同期確立モードでは、一致・不一致
判定回路２２２からの不一致の判定結果（ＦＡＳ１＝
０）がフレームカウンタ２２１からのフレームパルスＦ
Ｐ１のタイミングで規定段数連続するか否かを判別し、
規定段数に満たないときは同期確立信号ＳＥ１を継続し
てハイレベルとし、規定段数以上のときは同期確立信号
ＳＥ１をローレベルとし、同期引き込み状態に戻ってフ
レームカウンタ２２１に１ビットシフト命令ＣＯＭ１を
出力する（後方保護）。

【００１７】一方、第２の同期再生回路２３は、フレー
ムカウンタ２３１、一致・不一致判定回路２３２及び前
方・後方保護回路２３３により構成される。各回路２３
１〜２３３の動作は第１の同期再生回路２２のフレーム
カウンタ２２１、一致・不一致判定回路２２２及び前方
・後方保護回路２２３と同じである。

【００１８】フレームカウンタ２３１はフレームパルス
ＦＰ２を発生し、前方・後方保護回路２３３からの１ビ
ットシフト命令ＣＯＭ２に従ってそのパルス位置を１ビ
ット分シフトする。一致・不一致判定回路２３２は、フ
レーム検出パルスＦＤＰとフレームパルスＦＰ２との一
致・不一致を判定し、その判定結果ＦＡＳ２を出力す
る。

【００１９】前方・後方保護回路２３３は、一致・不一
致判定結果ＦＡＳ２をフレームパルスＦＰ２のタイミン
グでカウント処理することで、同期喪失モード、同期確
立モードを判別し、その判別結果に基づいて同期引き込
み処理、前方保護、後方保護を行い、適宜１ビットシフ
ト命令ＣＯＭ２、同期確立信号ＳＥ２を出力する。

【００２０】上記第１、第２の同期再生回路２２，２３
で得られたフレームパルスＦＰ１，ＦＰ２及び同期確立
信号ＳＥ１，ＳＥ２はいずれも優先回路２４に供給され
る。この優先回路２４は、具体的には図２に示すように
構成される。

【００２１】図２において、同期確立信号ＳＥ１はＡＮ
Ｄゲート回路２４１の一方の入力端及びＯＲゲート回路
２４２の一方の入力端に供給され、同期確立信号ＳＥ２
はＡＮＤゲート回路２４３の一方の入力端及びＯＲゲー
ト回路２４２の他方の入力端に供給され、フレームパル
スＦＰ１，ＦＰ２はそれぞれＡＮＤゲート２４４，２４
５の一方の入力端に供給される。

【００２２】ＡＮＤゲート回路２４１，２４３の出力は
それぞれＤ型フリップフロップ２４６，２４７のＣＫ端
子に供給される。各フリップフロップ２４６，２４７の
Ｄ端子は接地されており、一方のフリップフロップ２４
６のＱ端子出力はＡＮＤゲート回路２４３の他方の入力
端及びＡＮＤゲート回路２４５の他方の入力端に供給さ
れ、他方のフリップフロップ２４７のＱ端子出力はＡＮ
Ｄゲート回路２４１の他方の入力端及びＡＮＤゲート回
路２４４の他方の入力端に供給される。

【００２３】ＯＲゲート回路２４２の出力はワンショッ
トパルス発生回路（ＩＣ）２４８に供給され、その出力
はＤ型フリップフロップ２４６，２４７の各ＣＬＲ端子
に供給される。また、上記ＡＮＤゲート回路２４４，２
４５の出力は共にＯＲゲート回路２４９に供給され、そ
の出力はフレームビットと位相同期したフレーム同期パ
ルスＦＳＰとなる。

【００２４】上記構成において、以下、図３及び図４を
参照してその動作を説明する。尚、ここでは説明を簡単
にするため、入力データ信号ＤＩＮが１フレーム長１０
ビットであり、そのうち先頭の１ビットがフレームビッ
トであるものとする。

【００２５】まず、フレーム同期パターン比較回路２１
では、入力データ信号ＤＩＮと予め決められた同期パタ
ーンとを比較し、同期パターンと同じデータが入ってき
たとき、論理レベルをハイレベルとしてフレーム検出パ
ルスＦＤＰを第１及び第２の同期再生回路２２，２３に
出力する。

【００２６】各同期再生回路２２，２３では、フレーム
カウンタ２２１，２３１から出力されるフレームパルス
ＦＰ１，ＦＰ２を一致・不一致判定回路２２２，２３２
にそれぞれ入力する。ここで、フレームパルスＦＰ１，
ＦＰ２は正論理とし、ＦＰ１とＦＰ２の位相関係は、非
同期モード時には５ビット分ずれるように制御されてい
るものとする。

【００２７】各一致・不一致判定回路２２２，２３２
は、フレームカウンタ２２１，２３１からのフレームパ
ルスＦＰ１，ＦＰ２のタイミングでフレーム同期パター
ン比較回路２１からフレーム検出パルスＦＤＰが入力さ
れるとき、これを導出することで、一致・不一致判定信
号ＦＡＳ１，ＦＡＳ２を前方・後方保護回路２２３，２
３３に出力する。

【００２８】各前方・後方保護回路２２３，２３３は、
いずれも図３に示すようなシーケンスで同様に動作す
る。ここでは、前方保護５段、後方保護５段のシーケン
スを示しており、フレーム同期パターン比較回路２１の
比較結果をフレームパルスＦＰのタイミングで確認した
結果（ＦＡＳ）が５回連続で一致（ＦＡＳ＝１）であれ
ば同期確立となり、また同期確立中から５回連続で不一
致（ＦＡＳ＝０）であれば同期喪失となることを示して
いる。

【００２９】すなわち、上記フレーム同期シーケンスで
は次のような動作を行う。（同期引き込み処理） (1) フレームパルスＦＰのタイミングでＦＡＳ信号が１
になるまでフレームカウンタ４を１ビットシフト（フレ
ームパルスＦＰのタイミングを次のフレームで１ビット
分ずらす）させ、同期引き込み処理を行う。（前段保護） (2) フレームパルスＦＰのタイミングで最初にＦＡＳ＝
１が得られるとき、状態（Ａ）に移行する。 (3) 次のフレームパルスＦＰのタイミングでＦＡＳ＝１
が継続しているとき、状態（Ｂ）に移行する。 (4) その次のフレームパルスＦＰのタイミングでＦＡＳ
＝１が継続しているとき、状態（Ｃ）に移行する。 (5) その次のフレームパルスＦＰのタイミングでＦＡＳ
＝１が継続しているとき、状態（Ｄ）に移行する。 (6) その次のフレームパルスＦＰのタイミングでＦＡＳ
＝１が継続しているとき、状態（Ｅ）に移行する。 (7) その次のフレームパルスＦＰのタイミングでＦＡＳ
＝１が継続しているとき、同期確立とみなし、フレーム
パルスＦＰをフレーム同期パルスとして出力する。

【００３０】（後段保護） (8) 同期確立の状態で、フレームパルスＦＰのタイミン
グでＦＡＳ＝１が継続している間は同期確立のままとす
る。 (9) 同期確立の状態で、次のフレームパルスＦＰのタイ
ミングで最初にＦＡＳ＝０となるとき、状態Ｆに移行
し、同期確立のままとする。 (10) その次のフレームパルスＦＰのタイミングでＦＡ
Ｓ＝０が継続しているとき、状態Ｇに移行し、同期確立
のままとする。 (11) その次のフレームパルスＦＰのタイミングでＦＡ
Ｓ＝０が継続しているとき、状態Ｈに移行し、同期確立
のままとする。 (12) その次のフレームパルスＦＰのタイミングでＦＡ
Ｓ＝０が継続しているとき、状態Ｉに移行し、同期確立
のままとする。 (13) その次のフレームパルスＦＰのタイミングでＦＡ
Ｓ＝０が継続しているとき、状態Ｊに移行し、同期確立
のままとする。 (14) その次のフレームパルスＦＰのタイミングでＦＡ
Ｓ＝０が継続しているとき、同期喪失とみなし、同期引
き込み処理に移行する。

【００３１】上記のシーケンス動作により、各前方・後
方保護回路２２３，２３３から出力される同期確立信号
ＳＥ１，ＳＥ２は、フレームパルスＦＰ１，ＦＰ２の位
相関係が非同期モード時に５ビット分ずれているので、
いずれか一方が先にハイレベルとなる。この様子を図４
に示す。

【００３２】尚、図４において、Ｆはフレームビット、
×はデータビットを示している。また、図中（Ａ）〜
（Ｅ）は図３に示すＡ〜Ｅの各状態と同じであることを
示しており、図４ではフレームパルスＦＰ２がフレーム
パルスＦＰ１よりもフレームビットＦに近く、先に同期
確立することを示している。

【００３３】いま、フレームパルスＦＰ２が先に同期確
立し、同期確立信号ＳＥ２がハイレベルになったとする
と、図２に示す優先回路２４は以下のように動作する。
まず、同期確立信号ＳＥ２（ハイレベル）がＯＲゲート
回路２４２を介してワンショットパルス発生回路２４８
に入力され、ワンショットのクリアパルスが各フリップ
フロップ２４６，２４７に供給される。よって、各フリ
ップフロップ２４６，２４７のＱ端子出力がいずれもハ
イレベルとなる。

【００３４】しかしながら、フリップフロップ２４６の
Ｑ端子出力がハイレベルになると、同期確立信号ＳＥ２
によりＡＮＤゲート回路２４３の出力がハイレベルとな
るため、フリップフロップ２４７のＱ端子出力はローレ
ベルに落ちる。

【００３５】よって、フレームパルスＦＰ１はＡＮＤゲ
ート回路２４４で遮断され、同期確立しているフレーム
パルスＰＦ２がＡＮＤゲート回路２４５及びＯＲゲート
回路２４９を介して出力される。これにより、フレーム
ビットに位相同期したフレーム同期パルスＦＳＰが得ら
れる。以上の動作は、フレームパルスＦＰ１が先に同期
確立した場合でも同様である。

【００３６】したがって、上記構成によるフレーム同期
回路は、一方のフレームパルスがフレームビットから最
も遠い最悪の場所に位置していても、他方のフレームパ
ルスが半フレーム分ずれた場所に位置しているため、そ
のフレームパルスが先に同期がかかる。よって、最悪同
期確立時間は、従来の方式に比べて略半分に短縮でき
る。また、通信装置に用いた場合には、通信装置運用中
での障害発生から復旧までの不稼働時間を従来の略半分
に短縮することができる。

【００３７】ところで、上記の実施形態では、同期再生
回路の個数を２個としたが、本発明はその個数を限定す
るものではない。例えば、図５に示すように、Ｎ個の同
期再生回路２５１〜２５Ｎを用いて、それぞれの持つフ
レームパルスの非同期モード時の位相関係を互いにずら
し、優先回路２４で最先の同期確立信号ＳＥｉ（ｉは１
〜Ｎのいずれか）を出力する同期再生回路２５ｉのフレ
ームパルスＦＰｉをフレーム同期パルスＦＳＰとして出
力するようにすれば、設定の仕方によっては略１／Ｎフ
レームの間で同期確立信号が得られるようになる。

【００３８】尚、上記の各実施形態では、同期再生回路
２２，２３におけるフレームパルスＦＰ１，ＦＰ２の非
同期モードでの位相関係が５ビットずれている場合につ
いて説明したが、本発明はこれに限定されるものではな
く、そのずれ量は任意である。その他、種々の変形が可
能であることはいうまでもない。

【００３９】

【発明の効果】以上のように本発明によれば、最悪同期
確立時間を短縮することのできる１ビットシフト方式の
フレーム同期回路を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る１ビットシフト方式のフレーム同
期回路の一実施形態の構成を示すブロック回路図。

【図２】同実施形態に用いられる優先回路の具体的な構
成を示す論理ゲート回路図。

【図３】同実施形態に用いられる前方・後方保護回路の
フレーム同期シーケンスの例を示す図。

【図４】同実施形態の同期引き込み処理を説明するため
のタイミング図。

【図５】本発明に係るフレーム同期回路の他の実施形態
の構成を示すブロック回路図。

【図６】従来の１ビットシフト方式のフレーム同期回路
の構成を示すブロック回路図。

【符号の説明】

２１…フレーム同期パターン比較回路２２…第１の同期再生回路２３…第２の同期再生回路２２１，２３１…フレームカウンタ２２２，２３２…一致・不一致判定回路２２３，２３３…前方・後方保護回路２４…優先回路２４１，２４３，２４４，２４５…ＡＮＤゲート回路２４２，２４９…ＯＲゲート回路２４６，２４７…Ｄ型フリップフロップ２４８…ワンショットパルス発生回路ＤＩＮ…入力データ信号ＦＤＰ…フレーム検出パルスＦＰ，ＦＰ１，ＦＰ２…フレームパルスＦＡＳ，ＦＡＳ１，ＦＡＳ２…一致・不一致判定信号ＣＯＭ，ＣＯＭ１，ＣＯＭ２…１ビットシフト命令ＳＥ，ＳＥ１，ＳＥ２…同期確立信号ＦＳＰ…フレーム同期パルス

Claims

【特許請求の範囲】

【請求項１】互いに位相の異なる複数のフレームパルス
を生成するフレームパルス生成手段と、この手段で得られる複数のフレームパルスを１ビットづ
つシフトして入力データ信号中のフレームビットをサー
チし、最初に同期確立したフレームパルスを検出する同
期確立検出手段とを具備することを特徴とするフレーム
同期回路。
【請求項２】前記フレームパルス数がＮ個であるとき、
各フレームパルスの位相差を１フレーム長の１／Ｎとし
たことを特徴とする請求項１記載のフレーム同期回路。
【請求項３】フレーム先頭に特定の同期パターンデータ
が挿入されたデータ信号からフレーム同期信号を生成す
るフレーム同期回路において、前記データ信号を入力し、前記同期パターンデータを発
生して入力データ信号中をサーチし、その検出タイミン
グでフレーム検出パルスを出力するフレーム同期パター
ン比較回路と、それぞれ前記入力データ信号のフレーム周期に対応する
フレームパルスを互いに位相をずらして発生し、このフ
レームパルスと前記フレーム検出パルスとの一致・不一
致を判定し、この判定結果から前記フレームパルスがず
れているときは１ビット相当シフトさせ、一致している
とき同期確立信号をフレームパルスと共に出力する複数
の同期再生回路と、前記複数の同期再生回路から出力される同期確立信号及
びフレームパルスを入力し、最先の同期確立信号が得ら
れた同期再生回路のフレームパルスをフレーム同期信号
として出力する優先回路とを具備することを特徴とする
フレーム同期回路。
【請求項４】前記同期再生回路は、前記フレームパルス
と前記フレーム検出パルスとの一致が規定回数以上のと
き同期確立信号を出力する前方保護手段を備えることを
特徴とする請求項３記載のフレーム同期回路。
【請求項５】前記複数の同期再生回路は、前記フレーム
パルスを位相関係が互いに均一にずれるように発生する
ことを特徴とする請求項３記載のフレーム同期回路。