JPH0878573A - Ｂｇａパッケージ - Google Patents
ＢｇａパッケージInfo
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- JPH0878573A JPH0878573A JP21294394A JP21294394A JPH0878573A JP H0878573 A JPH0878573 A JP H0878573A JP 21294394 A JP21294394 A JP 21294394A JP 21294394 A JP21294394 A JP 21294394A JP H0878573 A JPH0878573 A JP H0878573A
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Abstract
(57)【要約】
【目的】 電源電位あるいは接地電位の変動によるＬＳ
Ｉの誤動作問題を解消可能なＢＧＡパッケージを提供す
る。 【構成】 導体ボール４からなる複数の端子を下面に取
り付けたスティフナー・プレート８を有する多層配線基
板６と、この多層配線基板６の上のインターポーザ・プ
レート７上面に載置された半導体素子とＴＡＢテープキ
ャリア（アウターリード）を備え、前記導体ボールの端
子が前記半導体素子の電極端子に、それぞれ接続されて
いる構造のＢＧＡ（ボールグリッドアレイ）パッケージ
において、多層配線基板上におけるＬＳＩチップ５の接
続リードと接地層との接続位置、及びＬＳＩチップ５の
接続リードと電源層との接続位置は、それぞれＬＳＩチ
ップ５の周辺に接続領域９を集中させて、ＬＳＩチップ
５と接地層・電源層との相互接続距離を短くすると共
に、ＬＳＩチップ５と信号リードとの接続位置は、その
接続領域１０が、前記ＬＳＩチップ５と接地層・電源層
との相互接続領域９の外側に存在するように構成したＢ
ＧＡ（ボールグリッドアレイ）パッケージ。
Ｉの誤動作問題を解消可能なＢＧＡパッケージを提供す
る。 【構成】 導体ボール４からなる複数の端子を下面に取
り付けたスティフナー・プレート８を有する多層配線基
板６と、この多層配線基板６の上のインターポーザ・プ
レート７上面に載置された半導体素子とＴＡＢテープキ
ャリア（アウターリード）を備え、前記導体ボールの端
子が前記半導体素子の電極端子に、それぞれ接続されて
いる構造のＢＧＡ（ボールグリッドアレイ）パッケージ
において、多層配線基板上におけるＬＳＩチップ５の接
続リードと接地層との接続位置、及びＬＳＩチップ５の
接続リードと電源層との接続位置は、それぞれＬＳＩチ
ップ５の周辺に接続領域９を集中させて、ＬＳＩチップ
５と接地層・電源層との相互接続距離を短くすると共
に、ＬＳＩチップ５と信号リードとの接続位置は、その
接続領域１０が、前記ＬＳＩチップ５と接地層・電源層
との相互接続領域９の外側に存在するように構成したＢ
ＧＡ（ボールグリッドアレイ）パッケージ。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の導体ボール端子
を下面に有する多層配線基板と、この多層配線基板上に
載置された半導体素子とをＢＧＡ（ボールグリッドアレ
イ）パッケージに関し、特に多層配線基板上に載置され
た半導体素子（ＬＳＩのチップ）と接続用の信号リー
ド、グランド・プレーン、電源プレーン等の、配置及び
接続位置の関するもので、半導体素子（ＬＳＩのチッ
プ）との接続距離を最短とし、パッケージの特性向上
と、製造加工時における工程組み立て時間の短縮並びに
製造工程の効率化に寄与する構造のＢＧＡパッケージに
関する。
を下面に有する多層配線基板と、この多層配線基板上に
載置された半導体素子とをＢＧＡ（ボールグリッドアレ
イ）パッケージに関し、特に多層配線基板上に載置され
た半導体素子（ＬＳＩのチップ）と接続用の信号リー
ド、グランド・プレーン、電源プレーン等の、配置及び
接続位置の関するもので、半導体素子（ＬＳＩのチッ
プ）との接続距離を最短とし、パッケージの特性向上
と、製造加工時における工程組み立て時間の短縮並びに
製造工程の効率化に寄与する構造のＢＧＡパッケージに
関する。
【０００２】パソコン、コンピュータ及び高速デジタル
・データ処理を行う各種機器に関する産業において、多
ピン化と高速化が進むＬＳＩパッケージは、従来のＱＦ
ＰタイプからＢＧＡ（ボールグリットアレイ）タイプに
切り替わろうとしている。当面は高速なパソコン、ＷＳ
及びコンピュータに組み込まれれるＬＳＩパッケージを
対象としてＢＧＡパッケージに移行するといわれ、汎用
性が出て来ればＢＧＡタイプの各種パッケージへの適用
も十分考えられる。このため、各種機器に組み込まれる
ＢＧＡパッケージにおける半導体素子（ＬＳＩのチッ
プ）の動作特性の信頼性確保として、電気特性確保の面
からの改善が重要である。
・データ処理を行う各種機器に関する産業において、多
ピン化と高速化が進むＬＳＩパッケージは、従来のＱＦ
ＰタイプからＢＧＡ（ボールグリットアレイ）タイプに
切り替わろうとしている。当面は高速なパソコン、ＷＳ
及びコンピュータに組み込まれれるＬＳＩパッケージを
対象としてＢＧＡパッケージに移行するといわれ、汎用
性が出て来ればＢＧＡタイプの各種パッケージへの適用
も十分考えられる。このため、各種機器に組み込まれる
ＢＧＡパッケージにおける半導体素子（ＬＳＩのチッ
プ）の動作特性の信頼性確保として、電気特性確保の面
からの改善が重要である。
【０００３】
【従来の技術】ＢＧＡパッケージの技術は最新の技術の
為、現在知られている技術内容は、ＢＧＡパッケージ構
成（図示せず）として、導体ボールからなる複数の端子
を下面に有する多層配線基板と、この多層配線基板の上
に載置された半導体素子とを備え、前記端子が前記半導
体素子の電極端子に、それぞれ接続されている構造があ
る。この構造においては、各種製造方法や組み立てに関
する技術はあるが、信号レードとグランド・プレーンの
関係、電源プレーンの関係を検討した事例は見当たらな
い。
為、現在知られている技術内容は、ＢＧＡパッケージ構
成（図示せず）として、導体ボールからなる複数の端子
を下面に有する多層配線基板と、この多層配線基板の上
に載置された半導体素子とを備え、前記端子が前記半導
体素子の電極端子に、それぞれ接続されている構造があ
る。この構造においては、各種製造方法や組み立てに関
する技術はあるが、信号レードとグランド・プレーンの
関係、電源プレーンの関係を検討した事例は見当たらな
い。
【０００４】
【発明が解決しようとする課題】しかし、このＢＧＡパ
ッケージの技術的課題としては、パソコン、コンピュー
タ及び高速デジタル・データ処理を行う各種機器に関す
る産業において、各種機器に組み込まれるＢＧＡパッケ
ージにおける半導体素子（ＬＳＩのチップ）の動作特性
の信頼性確保、特に電気特性の信頼性確保の面からの特
性向上の要望が多く求められている。
ッケージの技術的課題としては、パソコン、コンピュー
タ及び高速デジタル・データ処理を行う各種機器に関す
る産業において、各種機器に組み込まれるＢＧＡパッケ
ージにおける半導体素子（ＬＳＩのチップ）の動作特性
の信頼性確保、特に電気特性の信頼性確保の面からの特
性向上の要望が多く求められている。
【０００５】最近の技術課題として、データ処理の高速
化が進行し、１００ＭＨｚのクロック周波数によるデー
タ処理が現実の形になってきた。これよりも速いクロッ
クになると、伝送信号波形がリード途中で歪んだり、伝
送時間遅れの為にＢＧＡパッケージにおけるＬＳＩの動
作に支障を来すケースが出るようになってきた。同時ス
イッチング時に電源電位あるいは接地電位が変動し、Ｌ
ＳＩが誤動作する問題が現れてきた。
化が進行し、１００ＭＨｚのクロック周波数によるデー
タ処理が現実の形になってきた。これよりも速いクロッ
クになると、伝送信号波形がリード途中で歪んだり、伝
送時間遅れの為にＢＧＡパッケージにおけるＬＳＩの動
作に支障を来すケースが出るようになってきた。同時ス
イッチング時に電源電位あるいは接地電位が変動し、Ｌ
ＳＩが誤動作する問題が現れてきた。
【０００６】考えられる誤動作の理由は、同時スイッチ
ング時に電源電流及び信号電流が共通に使用している接
地リード、電源リードに流出入する。これによりリード
部のインダクタンスが関係してスイッチング時に過渡電
流（振動電流）が流れる。同時に流出入するする電流の
総計値が関与して接地電位、電源電位の変動値が決ま
る。このため電位変動の値を制限して、ＢＧＡパッケー
ジにおけるＬＳＩが誤動作しない範囲内に抑える必要が
ある。図３は、ＢＧＡパッケージにおける同時スイッチ
ング時の、電源電流及び信号電流の流出入経路と電流集
中の状況説明図であり、４つの信号リードの同時スイッ
チング時の例である。ＬＳＩ回路１２とトランジスタ回
路１６とを結ぶ４つの信号リード１５が重複する部分の
リードに流出入電流が集中するので、この部分のリード
のインダクタンス低減が必要である。矢印で示される電
源電流及び信号電流の流出入経路と電流集中の状況から
も流出入電流が集中している事が理解される。また、Ｌ
ＳＩチップとの接続部分に相当するリード部分では、そ
のリード長はＬＳＩチップとの接続点の電源層、接地層
に接続するまでの長さになるので、この点のインダクタ
ンスの低減が極めて重要になって来る。
ング時に電源電流及び信号電流が共通に使用している接
地リード、電源リードに流出入する。これによりリード
部のインダクタンスが関係してスイッチング時に過渡電
流（振動電流）が流れる。同時に流出入するする電流の
総計値が関与して接地電位、電源電位の変動値が決ま
る。このため電位変動の値を制限して、ＢＧＡパッケー
ジにおけるＬＳＩが誤動作しない範囲内に抑える必要が
ある。図３は、ＢＧＡパッケージにおける同時スイッチ
ング時の、電源電流及び信号電流の流出入経路と電流集
中の状況説明図であり、４つの信号リードの同時スイッ
チング時の例である。ＬＳＩ回路１２とトランジスタ回
路１６とを結ぶ４つの信号リード１５が重複する部分の
リードに流出入電流が集中するので、この部分のリード
のインダクタンス低減が必要である。矢印で示される電
源電流及び信号電流の流出入経路と電流集中の状況から
も流出入電流が集中している事が理解される。また、Ｌ
ＳＩチップとの接続部分に相当するリード部分では、そ
のリード長はＬＳＩチップとの接続点の電源層、接地層
に接続するまでの長さになるので、この点のインダクタ
ンスの低減が極めて重要になって来る。
【０００７】それ故、本発明の目的は、各種機器に組み
込まれるＢＧＡパッケージにおける半導体素子（ＬＳＩ
のチップ）の動作特性の信頼性確保、特に電気特性の信
頼性確保の面から特性を向上させたＢＧＡパッケージを
提供することにある。
込まれるＢＧＡパッケージにおける半導体素子（ＬＳＩ
のチップ）の動作特性の信頼性確保、特に電気特性の信
頼性確保の面から特性を向上させたＢＧＡパッケージを
提供することにある。
【０００８】また、本発明の目的は、信号伝送中に歪ん
だり、電源電位あるいは接地電位の変動によるＬＳＩの
誤動作問題を解消可能なＢＧＡパッケージを提供する。
だり、電源電位あるいは接地電位の変動によるＬＳＩの
誤動作問題を解消可能なＢＧＡパッケージを提供する。
【０００９】
【課題を解決するための手段】本発明は、上記の目的を
実現するために、電源層、接地層に接続するまでのリー
ド長を最小限にしてリードのインダクタンスを小さくす
るとともに、接地リード及び電源リードをプレーン化
し、信号リードとの関係及び電源層、接地層間の関係も
蜜結合するよう配置を工夫し、信号リードの見掛けのイ
ンダクタンスを小さくなる様にしたＢＧＡ（ボールグリ
ッドアレイ）パッケージを提供する。
実現するために、電源層、接地層に接続するまでのリー
ド長を最小限にしてリードのインダクタンスを小さくす
るとともに、接地リード及び電源リードをプレーン化
し、信号リードとの関係及び電源層、接地層間の関係も
蜜結合するよう配置を工夫し、信号リードの見掛けのイ
ンダクタンスを小さくなる様にしたＢＧＡ（ボールグリ
ッドアレイ）パッケージを提供する。
【００１０】上記の目的を達成するために、本発明は、
導体ボールからなる複数の端子を下面に取り付けたステ
ィフナー・プレートを有する多層配線基板と、この多層
配線基板の上のインターポーザ・プレート上面に載置さ
れた半導体素子（ＬＳＩチップ）とＴＡＢテープキャリ
ア（アウターリード）を備え、前記複数の端子が前記半
導体素子の電極端子に、それぞれ接続されている構造の
ＢＧＡ（ボールグリッドアレイ）パッケージにおいて、
多層配線基板上におけるＬＳＩチップの接続リードと接
地層との接続位置、及びＬＳＩチップの接続リードと電
源層との接続位置は、それぞれＬＳＩチップ周辺に接続
領域を集中させて、ＬＳＩチップと接地層・電源層との
相互接続距離を短くすると共に、ＬＳＩチップと信号リ
ードとの接続位置は、その接続領域が、前記ＬＳＩチッ
プと接地層・電源層との相互接続領域の外側に存在する
ように構成したことを特徴とするＢＧＡ（ボールグリッ
ドアレイ）パッケージを提供する。
導体ボールからなる複数の端子を下面に取り付けたステ
ィフナー・プレートを有する多層配線基板と、この多層
配線基板の上のインターポーザ・プレート上面に載置さ
れた半導体素子（ＬＳＩチップ）とＴＡＢテープキャリ
ア（アウターリード）を備え、前記複数の端子が前記半
導体素子の電極端子に、それぞれ接続されている構造の
ＢＧＡ（ボールグリッドアレイ）パッケージにおいて、
多層配線基板上におけるＬＳＩチップの接続リードと接
地層との接続位置、及びＬＳＩチップの接続リードと電
源層との接続位置は、それぞれＬＳＩチップ周辺に接続
領域を集中させて、ＬＳＩチップと接地層・電源層との
相互接続距離を短くすると共に、ＬＳＩチップと信号リ
ードとの接続位置は、その接続領域が、前記ＬＳＩチッ
プと接地層・電源層との相互接続領域の外側に存在する
ように構成したことを特徴とするＢＧＡ（ボールグリッ
ドアレイ）パッケージを提供する。
【００１１】多層配線基板上におけるＬＳＩチップの接
続リードと接地層との接続位置、及びＬＳＩチップの接
続リードと電源層との接続位置は、それぞれＬＳＩチッ
プ周辺に接続領域を集中させて、ＬＳＩチップと接地層
・電源層との相互接続距離を短くすると共に、ＬＳＩチ
ップと信号リードとの接続位置は、その接続領域が、前
記ＬＳＩチップと接地層・電源層との相互接続領域の外
側に存在するようにしてＢＧＡ（ボールグリッドアレ
イ）パッケージ構成する。
続リードと接地層との接続位置、及びＬＳＩチップの接
続リードと電源層との接続位置は、それぞれＬＳＩチッ
プ周辺に接続領域を集中させて、ＬＳＩチップと接地層
・電源層との相互接続距離を短くすると共に、ＬＳＩチ
ップと信号リードとの接続位置は、その接続領域が、前
記ＬＳＩチップと接地層・電源層との相互接続領域の外
側に存在するようにしてＢＧＡ（ボールグリッドアレ
イ）パッケージ構成する。
【００１２】信号リードと接地層の関係、信号リードと
電源層関係及び接地層と電源層関係を最短距離に確保す
る。
電源層関係及び接地層と電源層関係を最短距離に確保す
る。
【００１３】信号リードと接地層の関係、信号リードと
電源層関係及び接地層と電源層関係を最短距離に確保す
る場合の最適条件としては、接地層及び電源層に接続す
るスルーホール又はビアホール位置はパッケージ中心に
最も近いところから順次配置する。信号リードに接続す
るスルーホールは、接地層、電源層に接続するスルーホ
ールの外側に位置するスルホールに接続する事がよい。
接地層及び電源層は、従って信号リードの配線層とは異
なる層に各々設定する。
電源層関係及び接地層と電源層関係を最短距離に確保す
る場合の最適条件としては、接地層及び電源層に接続す
るスルーホール又はビアホール位置はパッケージ中心に
最も近いところから順次配置する。信号リードに接続す
るスルーホールは、接地層、電源層に接続するスルーホ
ールの外側に位置するスルホールに接続する事がよい。
接地層及び電源層は、従って信号リードの配線層とは異
なる層に各々設定する。
【００１４】
【実施例】図１は、本発明ＢＧＡパッケージの実施例を
示す各層の配置を示す断面説明図であり、１はＬＳＩチ
ップ５との接地層および信号層であり、２は電源層また
は接地層であり、３は接地層または電源層であり、４は
導体ボールである。図２は、本発明ＢＧＡパッケージの
実施例を示す平面説明図であって、特に、ＬＳＩチップ
５と電源層・接地層の接続領域９と、ＬＳＩチップと信
号リードの接続領域１０と、両者の間の重複許容領域１
１を示す説明図、図３は、ＢＧＡパッケージにおける同
時スイッチング時の、電源電流・信号電流の流出入経路
と電流集中の状況説明図である。
示す各層の配置を示す断面説明図であり、１はＬＳＩチ
ップ５との接地層および信号層であり、２は電源層また
は接地層であり、３は接地層または電源層であり、４は
導体ボールである。図２は、本発明ＢＧＡパッケージの
実施例を示す平面説明図であって、特に、ＬＳＩチップ
５と電源層・接地層の接続領域９と、ＬＳＩチップと信
号リードの接続領域１０と、両者の間の重複許容領域１
１を示す説明図、図３は、ＢＧＡパッケージにおける同
時スイッチング時の、電源電流・信号電流の流出入経路
と電流集中の状況説明図である。
【００１５】図１と図２の本発明ＢＧＡパッケージの実
施例では、導体ボール４からなる複数の端子を下面に取
り付けたスティフナー・プレート８を有する多層配線基
板６と、この多層配線基板６の上のインターポーザ・プ
レート７上面に載置された半導体素子とＴＡＢテープキ
ャリア（アウターリード）を備え、前記導体ボールの端
子が前記半導体素子の電極端子に、それぞれ接続されて
いる構造のＢＧＡ（ボールグリッドアレイ）パッケージ
において、多層配線基板上におけるＬＳＩチップ５の接
続リードと接地層との接続位置、及びＬＳＩチップ５の
接続リードと電源層との接続位置は、それぞれＬＳＩチ
ップ５の周辺に接続領域９を集中させて、ＬＳＩチップ
５と接地層・電源層との相互接続距離を短くすると共
に、ＬＳＩチップ５と信号リードとの接続位置は、その
接続領域１０が、前記ＬＳＩチップ５と接地層・電源層
との相互接続領域９の外側に存在するように構成したＢ
ＧＡ（ボールグリッドアレイ）パッケージが示されてい
る。
施例では、導体ボール４からなる複数の端子を下面に取
り付けたスティフナー・プレート８を有する多層配線基
板６と、この多層配線基板６の上のインターポーザ・プ
レート７上面に載置された半導体素子とＴＡＢテープキ
ャリア（アウターリード）を備え、前記導体ボールの端
子が前記半導体素子の電極端子に、それぞれ接続されて
いる構造のＢＧＡ（ボールグリッドアレイ）パッケージ
において、多層配線基板上におけるＬＳＩチップ５の接
続リードと接地層との接続位置、及びＬＳＩチップ５の
接続リードと電源層との接続位置は、それぞれＬＳＩチ
ップ５の周辺に接続領域９を集中させて、ＬＳＩチップ
５と接地層・電源層との相互接続距離を短くすると共
に、ＬＳＩチップ５と信号リードとの接続位置は、その
接続領域１０が、前記ＬＳＩチップ５と接地層・電源層
との相互接続領域９の外側に存在するように構成したＢ
ＧＡ（ボールグリッドアレイ）パッケージが示されてい
る。
【００１６】また、実施例は、多層配線基板上における
ＬＳＩチップ５の接続リードと接地層との接続位置、及
びＬＳＩチップの接続リードと電源層との接続位置は、
それぞれＬＳＩチップ５周辺の接続領域９に集中させ
て、ＬＳＩチップ５と接地層・電源層との相互接続距離
を最短にした状態で接続しＢＧＡパッケージを構成して
いる。
ＬＳＩチップ５の接続リードと接地層との接続位置、及
びＬＳＩチップの接続リードと電源層との接続位置は、
それぞれＬＳＩチップ５周辺の接続領域９に集中させ
て、ＬＳＩチップ５と接地層・電源層との相互接続距離
を最短にした状態で接続しＢＧＡパッケージを構成して
いる。
【００１７】実施例では、多層配線基板上におけるＬＳ
Ｉチップ５と信号リードとの接続位置の接続領域１０
は、ＬＳＩチップ５の接続リードと接地層・電源層との
相互接続位置の接続領域９の外側に存在するように構成
している。
Ｉチップ５と信号リードとの接続位置の接続領域１０
は、ＬＳＩチップ５の接続リードと接地層・電源層との
相互接続位置の接続領域９の外側に存在するように構成
している。
【００１８】実施例では、多層配線基板上のＬＳＩチッ
プ５周辺に、それぞれ接続領域を集中させている、ＬＳ
Ｉチップと接地層・電源層との相互接続位置の接続領域
９と、その外側に存在するＬＳＩチップと信号リードと
の接続位置の接続領域１０とは、その接続領域の間が同
心状に重複する許容領域１１が存在する。その範囲は設
計上許される間隔である。
プ５周辺に、それぞれ接続領域を集中させている、ＬＳ
Ｉチップと接地層・電源層との相互接続位置の接続領域
９と、その外側に存在するＬＳＩチップと信号リードと
の接続位置の接続領域１０とは、その接続領域の間が同
心状に重複する許容領域１１が存在する。その範囲は設
計上許される間隔である。
【００１９】実施例では、信号リードと多層配線基板上
のスティフナー・プレート下面に取り付けてある複数の
導体ボール４との接続領域は、ＬＳＩチップと信号リー
ドとの接続位置の接続領域１１と同じか、若しくはその
接続領域１１の外側周辺に位置するように接続して構成
する。
のスティフナー・プレート下面に取り付けてある複数の
導体ボール４との接続領域は、ＬＳＩチップと信号リー
ドとの接続位置の接続領域１１と同じか、若しくはその
接続領域１１の外側周辺に位置するように接続して構成
する。
【００２０】本発明は、前記多層配線基板上における接
続リードと接地層との接続位置、接続リードと電源層と
の接続位置は、それぞれその接続領域をパッケージ中央
に集中させて、接地層・電源層との相互接続距離を最短
にした状態で接続しＢＧＡパッケージを構成できる。
続リードと接地層との接続位置、接続リードと電源層と
の接続位置は、それぞれその接続領域をパッケージ中央
に集中させて、接地層・電源層との相互接続距離を最短
にした状態で接続しＢＧＡパッケージを構成できる。
【００２１】本発明の実施例では、ＬＳＩチップ５との
接続層と電源層及び接地層に接続する接続領域９に制限
を設定する。電源層及び接地層との電気的接続は、ＬＳ
Ｉチップ５との接続位置を勘案して接続リード長が出来
るだけ短くなるような位置にスルーホール又はビアホー
ルを介して導通をとる。その為のスルーホール位置又は
ビアホール位置は、実施例で説明に示す接続領域９，１
０，１１に限定している。この接続領域９，１０，１１
は全スルーホール、ビヤホールのうち、電源層、接地層
との接続に関わるものだけをＬＳＩチップ５の周辺に集
めて形成される領域であるので、電源層、接地層に接続
されるスルーホール又はビアホールの総数及びマトリッ
クス状に配置することを前提とすればスルーホール・ピ
ッチによって決まる領域となる。
接続層と電源層及び接地層に接続する接続領域９に制限
を設定する。電源層及び接地層との電気的接続は、ＬＳ
Ｉチップ５との接続位置を勘案して接続リード長が出来
るだけ短くなるような位置にスルーホール又はビアホー
ルを介して導通をとる。その為のスルーホール位置又は
ビアホール位置は、実施例で説明に示す接続領域９，１
０，１１に限定している。この接続領域９，１０，１１
は全スルーホール、ビヤホールのうち、電源層、接地層
との接続に関わるものだけをＬＳＩチップ５の周辺に集
めて形成される領域であるので、電源層、接地層に接続
されるスルーホール又はビアホールの総数及びマトリッ
クス状に配置することを前提とすればスルーホール・ピ
ッチによって決まる領域となる。
【００２２】
【発明の効果】本発明の効果としては、ＢＧＡパッケー
ジにおける半導体素子（ＬＳＩチップ）の動作特性の信
頼性を確保できる。特に各種機器に組み込まれた場合の
電気特性の信頼性確保による産業上へ寄与は極めて大で
ある。
ジにおける半導体素子（ＬＳＩチップ）の動作特性の信
頼性を確保できる。特に各種機器に組み込まれた場合の
電気特性の信頼性確保による産業上へ寄与は極めて大で
ある。
【００２３】また、本発明は、信号伝送中に歪んだり、
電源電位あるいは接地電位の変動によるＬＳＩの誤動作
を著しく低減したＢＧＡパッケージを提供できる。
電源電位あるいは接地電位の変動によるＬＳＩの誤動作
を著しく低減したＢＧＡパッケージを提供できる。
【００２４】また、本発明の効果としては、半導体素子
（ＬＳＩのチップ）との接続距離を最短としたことによ
り、パッケージの特性向上と、製造加工時における工程
組み立て時間の短縮並びに製造工程の効率化に寄与する
ＢＧＡパッケージＢＧＡパッケージを提供することが出
来る。
（ＬＳＩのチップ）との接続距離を最短としたことによ
り、パッケージの特性向上と、製造加工時における工程
組み立て時間の短縮並びに製造工程の効率化に寄与する
ＢＧＡパッケージＢＧＡパッケージを提供することが出
来る。
【００２５】また、本発明の効果としては、電気的特性
が改善される。特に接地層及び電源層のインダクタンス
を小さくすることが可能になり、同時スイッチング時の
電源電位、接地電位の変動を抑制できる効果が期待され
る。
が改善される。特に接地層及び電源層のインダクタンス
を小さくすることが可能になり、同時スイッチング時の
電源電位、接地電位の変動を抑制できる効果が期待され
る。
【図１】本発明ＢＧＡパッケージの各層の配置を示す断
面説明図。
面説明図。
【図２】本発明ＢＧＡパッケージの各層の配置を示す平
面説明図であって、特に、ＬＳＩチップと電源層・接地
層の接続領域と、ＬＳＩチップと信号リードの接続領域
と、両者の間の重複許容領域を示す説明図。
面説明図であって、特に、ＬＳＩチップと電源層・接地
層の接続領域と、ＬＳＩチップと信号リードの接続領域
と、両者の間の重複許容領域を示す説明図。
【図３】ＢＧＡパッケージにおける同時スイッチング時
の、電源電流・信号電流の流出入経路と電流集中の状況
説明図。
の、電源電流・信号電流の流出入経路と電流集中の状況
説明図。
１．ＬＳＩチップとの接続層及び信号層 ２．電源層又は接地層 ３．接地層又は電源層 ４．導体ボール ５．ＬＳＩチップ ６．単層又は積層の基板 ７．インターポーザ・プレート ８．スティフナー・プレート ９．ＬＳＩチップと電源層又は接地層との接続領域 １０．ＬＳＩチップと信号リードとの接続領域 １１．ＬＳＩチップと電源層・接地層の接続領域とＬＳ
Ｉチップと信号リードの接続領域との間の重複許容領域 １２．ＬＳＩ回路 １３．電源リード １４．接地リード １５．信号リード １６．トランジスタ回路（ＴＲＳ）
Ｉチップと信号リードの接続領域との間の重複許容領域 １２．ＬＳＩ回路 １３．電源リード １４．接地リード １５．信号リード １６．トランジスタ回路（ＴＲＳ）
Claims (6)
- 【請求項１】導体ボールからなる複数の端子を下面に取
り付けたスティフナー・プレートを有する多層配線基板
と、この多層配線基板の上のインターポーザ・プレート
上面に載置された半導体素子（ＬＳＩチップ）とＴＡＢ
テープキャリア（アウターリード）を備え、前記複数の
端子が前記半導体素子の電極端子に、それぞれ接続され
ている構造のＢＧＡ（ボールグリッドアレイ）パッケー
ジにおいて、 多層配線基板上におけるＬＳＩチップの接続リードと接
地層との接続位置、及びＬＳＩチップの接続リードと電
源層との接続位置は、それぞれＬＳＩチップ周辺に接続
領域を集中させて、ＬＳＩチップと接地層・電源層との
相互接続距離を短くすると共に、ＬＳＩチップと信号リ
ードとの接続位置は、その接続領域が、前記ＬＳＩチッ
プと接地層・電源層との相互接続領域の外側に存在する
ように構成したことを特徴とするＢＧＡ（ボールグリッ
ドアレイ）パッケージ。 - 【請求項２】前記多層配線基板上におけるＬＳＩチップ
の接続リードと接地層との接続位置、及びＬＳＩチップ
の接続リードと電源層との接続位置は、それぞれＬＳＩ
チップ周辺の接続領域に集中させて、ＬＳＩチップと接
地層・電源層との相互接続距離を最短にした状態で接続
する構成したことを特徴とする請求項１記載のＢＧＡパ
ッケージ。 - 【請求項３】前記多層配線基板上におけるＬＳＩチップ
と信号リードとの接続位置の接続領域は、ＬＳＩチップ
の接続リードと接地層・電源層との相互接続位置の接続
領域の外側に存在するように構成したことを特徴とする
請求項１記載のＢＧＡパッケージ。 - 【請求項４】前記多層配線基板上のＬＳＩチップ周辺
に、それぞれ接続領域を集中させている、ＬＳＩチップ
と接地層・電源層との相互接続位置の接続領域と、その
外側に存在するＬＳＩチップと信号リードとの接続位置
の接続領域とは、その接続領域の間が同心状に重複する
領域が、許容されることを特徴とする請求項１記載のＢ
ＧＡパッケージ。 - 【請求項５】前記信号リードと多層配線基板上のスティ
フナー・プレート下面に取り付けてある複数の導体ボー
ルとの接続領域は、ＬＳＩチップと信号リードとの接続
位置の接続領域と同じか、若しくはその接続領域の外側
周辺に位置するように接続構成することを特徴とする請
求項１記載のＢＧＡパッケージ。 - 【請求項６】前記多層配線基板上における接続リードと
接地層との接続位置、接続リードと電源層との接続位置
は、それぞれその接続領域をパッケージに集中させて、
接地層・電源層との相互接続距離を最短にした状態で接
続するように構成したことを特徴とする請求項１記載の
ＢＧＡパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21294394A JP3163912B2 (ja) | 1994-09-06 | 1994-09-06 | Ｂｇａパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21294394A JP3163912B2 (ja) | 1994-09-06 | 1994-09-06 | Ｂｇａパッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878573A true JPH0878573A (ja) | 1996-03-22 |
| JP3163912B2 JP3163912B2 (ja) | 2001-05-08 |
Family
ID=16630871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21294394A Expired - Fee Related JP3163912B2 (ja) | 1994-09-06 | 1994-09-06 | Ｂｇａパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163912B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020546A1 (en) * | 1996-11-08 | 1998-05-14 | W.L. Gore & Associates, Inc. | High tolerance cavities in chip packages |
| WO1998020545A1 (en) * | 1996-11-08 | 1998-05-14 | W.L. Gore & Associates, Inc. | Method for manufacturing high tolerance cavities in chip packages |
| US6144091A (en) * | 1998-04-13 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| WO2009048154A1 (ja) * | 2007-10-12 | 2009-04-16 | Nec Corporation | 半導体装置及びその設計方法 |
-
1994
- 1994-09-06 JP JP21294394A patent/JP3163912B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020546A1 (en) * | 1996-11-08 | 1998-05-14 | W.L. Gore & Associates, Inc. | High tolerance cavities in chip packages |
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| US6144091A (en) * | 1998-04-13 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| WO2009048154A1 (ja) * | 2007-10-12 | 2009-04-16 | Nec Corporation | 半導体装置及びその設計方法 |
| JPWO2009048154A1 (ja) * | 2007-10-12 | 2011-02-24 | 日本電気株式会社 | 半導体装置及びその設計方法 |
| US8450843B2 (en) | 2007-10-12 | 2013-05-28 | Nec Corporation | Semiconductor device and method for designing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3163912B2 (ja) | 2001-05-08 |
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