JP2919162B2 - Ｌｓｉパッケージの形成方法およびｌｓｉチップ - Google Patents
Ｌｓｉパッケージの形成方法およびｌｓｉチップInfo
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- JP2919162B2 JP2919162B2 JP4063897A JP6389792A JP2919162B2 JP 2919162 B2 JP2919162 B2 JP 2919162B2 JP 4063897 A JP4063897 A JP 4063897A JP 6389792 A JP6389792 A JP 6389792A JP 2919162 B2 JP2919162 B2 JP 2919162B2
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Description
【０００１】
【産業上の利用分野】本発明はフリップチップ方式で形
成することに適したＬＳＩパッケージの形成方法および
ＬＳＩチップに関する。 ＬＳＩはその集積度が増すに
従ってチップの信号端子、電源端子数が増加して来た。
フリップチップ方式でチップ上にバンプをマトリックス
状に並べ多数の端子を設けることが実用化されて来た。
そのときバンプとチップ内部の配線についてＣＡＤ装置
による自動レイアウトが要望されるようになった。
成することに適したＬＳＩパッケージの形成方法および
ＬＳＩチップに関する。 ＬＳＩはその集積度が増すに
従ってチップの信号端子、電源端子数が増加して来た。
フリップチップ方式でチップ上にバンプをマトリックス
状に並べ多数の端子を設けることが実用化されて来た。
そのときバンプとチップ内部の配線についてＣＡＤ装置
による自動レイアウトが要望されるようになった。
【０００２】
【従来の技術】ＬＳＩチップはチップ上の周辺にパッド
を並べパッケージ端子との間をボンディングワイヤによ
り接続することが従来実行されていた。またパッドとチ
ップ内入出力回路とを接続する配線は、比較的短距離を
接続しているのみであった。その配線はチップ内の信号
線と比較して大電流が流れ、その抵抗値が大きくなると
ＬＳＩとしての電気特性に影響を与えることとなる。
を並べパッケージ端子との間をボンディングワイヤによ
り接続することが従来実行されていた。またパッドとチ
ップ内入出力回路とを接続する配線は、比較的短距離を
接続しているのみであった。その配線はチップ内の信号
線と比較して大電流が流れ、その抵抗値が大きくなると
ＬＳＩとしての電気特性に影響を与えることとなる。
【０００３】近年になってフリップチップ方式はパッケ
ージ端子数が増大したため採用されるようになった。チ
ップ上にバンプと称する端子をマトリックス状に並べた
１個または必要に応じて複数個のチップを、パッケージ
端子と予め接続された端子をバンプに対向する位置に並
べたパッケージと向かい合わせて置き、炉を通すことに
よりはんだリフロー処理を行って溶着させる。従来のボ
ンディングワイヤを使用する接続の場合と比較し、フリ
ップチップ方式はチップの上下側を逆転させている。
ージ端子数が増大したため採用されるようになった。チ
ップ上にバンプと称する端子をマトリックス状に並べた
１個または必要に応じて複数個のチップを、パッケージ
端子と予め接続された端子をバンプに対向する位置に並
べたパッケージと向かい合わせて置き、炉を通すことに
よりはんだリフロー処理を行って溶着させる。従来のボ
ンディングワイヤを使用する接続の場合と比較し、フリ
ップチップ方式はチップの上下側を逆転させている。
【０００４】図５はフリップチップ方式によるパッケー
ジ組み立ての様子を示す横断面図である。図５におい
て、１はチップ、２ははんだ、３はパッケージ、４はチ
ップ内配線層、５はバンプで通常はアルミニウムを使用
している。バンプ５の上にクロム・銅の金属薄膜を介し
てはんだ２として鉛−錫合金をめっきまたは蒸着法によ
って形成する。６はパッケージ外部端子と予め接続され
たチップとの接続端子を示す。炉を通すとはんだが溶け
て図５の状態となる。
ジ組み立ての様子を示す横断面図である。図５におい
て、１はチップ、２ははんだ、３はパッケージ、４はチ
ップ内配線層、５はバンプで通常はアルミニウムを使用
している。バンプ５の上にクロム・銅の金属薄膜を介し
てはんだ２として鉛−錫合金をめっきまたは蒸着法によ
って形成する。６はパッケージ外部端子と予め接続され
たチップとの接続端子を示す。炉を通すとはんだが溶け
て図５の状態となる。
【０００５】予め設計されたスタンダードセルを複数ま
とめてＬＳＩチップを形成するスタンダードセル方式で
レイアウトするときは、チップにおけるバンプの下を配
線や各種素子・回路がレイアウトされている。したがっ
てチップ内の回路は近くのバンプまで信号・電源の結線
をしなければならない。
とめてＬＳＩチップを形成するスタンダードセル方式で
レイアウトするときは、チップにおけるバンプの下を配
線や各種素子・回路がレイアウトされている。したがっ
てチップ内の回路は近くのバンプまで信号・電源の結線
をしなければならない。
【０００６】ＬＳＩチップ特にスタンダードセル形式で
ＬＳＩチップを設計するときは、チップ内にブロックと
称する小区分の回路を考え、当初はブロックのレイアウ
トを行う。ブロックはまた「マクロセル」「モジュー
ル」ということがある。次にチップのレイアウトを行な
い、そのときブロック内の入出力回路とバンプとの結線
を行う。それはチップレイアウト時においてブロックの
「配置」が全て決まるからである。
ＬＳＩチップを設計するときは、チップ内にブロックと
称する小区分の回路を考え、当初はブロックのレイアウ
トを行う。ブロックはまた「マクロセル」「モジュー
ル」ということがある。次にチップのレイアウトを行な
い、そのときブロック内の入出力回路とバンプとの結線
を行う。それはチップレイアウト時においてブロックの
「配置」が全て決まるからである。
【０００７】
【発明が解決しようとする課題】ＬＳＩチップを設計す
るためブロックのレイアウトを行ったとき、入出力回路
など内部回路の配線レイアウトを終わらせてしまうか
ら、チップレイアウト時になって、バンプとの結線を行
うような配線チャネル（チップ上で回路同士の隙間とな
る部分）が残っていないとか、電源配線は出来るが信号
配線は出来ない、ということが起こった。
るためブロックのレイアウトを行ったとき、入出力回路
など内部回路の配線レイアウトを終わらせてしまうか
ら、チップレイアウト時になって、バンプとの結線を行
うような配線チャネル（チップ上で回路同士の隙間とな
る部分）が残っていないとか、電源配線は出来るが信号
配線は出来ない、ということが起こった。
【０００８】またフリップチップ方式のチップではブロ
ックの上に電源端子が並ぶから、ブロックに対し上下方
向の配線により直接電源を引き込むことが有利となった
が、当初の設計では中々実行できなかった。
ックの上に電源端子が並ぶから、ブロックに対し上下方
向の配線により直接電源を引き込むことが有利となった
が、当初の設計では中々実行できなかった。
【０００９】本発明の目的は前述の欠点を改善し、チッ
プ内で配線層を上下に分けて配線パターンを有効に設計
して適切にレイアウトすることができるＬＳＩパッケー
ジの形成方法およびＬＳＩチップを提供することにあ
る。
プ内で配線層を上下に分けて配線パターンを有効に設計
して適切にレイアウトすることができるＬＳＩパッケー
ジの形成方法およびＬＳＩチップを提供することにあ
る。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
を示すチップの部分上面図である。図１において、７は
チップ内ブロックの一部の回路例えば入出力回路が存在
する層より一層上側の上層である。８は層７における回
路の信号端子を示し、図示しないバンプと結線されるも
の、９は配線禁止領域を示す。
を示すチップの部分上面図である。図１において、７は
チップ内ブロックの一部の回路例えば入出力回路が存在
する層より一層上側の上層である。８は層７における回
路の信号端子を示し、図示しないバンプと結線されるも
の、９は配線禁止領域を示す。
【００１１】フリップチップ方式により処理するためチ
ップの内部回路は図５に示すチップの下方即ちはんだ２
とは反対側方向の下層に在る。そして入出力回路を含む
複数回路が１ブロックを形成し、チップ上に複数ブロッ
クが存在することがある。
ップの内部回路は図５に示すチップの下方即ちはんだ２
とは反対側方向の下層に在る。そして入出力回路を含む
複数回路が１ブロックを形成し、チップ上に複数ブロッ
クが存在することがある。
【００１２】チップ上のパッドとパッケージ端子とをフ
リップチップ方式により接続し、スタンダードセル形式
のレイアウト方法によりＬＳＩパッケージを得るときの
ＬＳＩパッケージの形成方法およびＬＳＩチップにおい
て、本発明は下記の手順および構成とする。即ち、チッ
プ内ブロックの外方端子に近い上層７において、ブロッ
クの入出力信号端子８を含み所定方向に配線禁止領域９
を設けておき、チップレイアウト時に前記配線禁止領域
９に前記入出力信号端子８とパッケージ端子との配線パ
ターンを設け、且つ更に上層の上に設けた最上層におい
て、所定バンプとの結線を行う。
リップチップ方式により接続し、スタンダードセル形式
のレイアウト方法によりＬＳＩパッケージを得るときの
ＬＳＩパッケージの形成方法およびＬＳＩチップにおい
て、本発明は下記の手順および構成とする。即ち、チッ
プ内ブロックの外方端子に近い上層７において、ブロッ
クの入出力信号端子８を含み所定方向に配線禁止領域９
を設けておき、チップレイアウト時に前記配線禁止領域
９に前記入出力信号端子８とパッケージ端子との配線パ
ターンを設け、且つ更に上層の上に設けた最上層におい
て、所定バンプとの結線を行う。
【００１３】また、他の発明では、チップ内ブロックの
上層に設けられた電源配線の方向に対し、チップレイア
ウト時に更にその上側に設けた最上層の外部からの電源
配線は、前述の電源配線の方向と異なる方向に配線さ
れ、その電源配線の同電位同士の交点を結ぶ「ビア」を
具備すること、で構成する。
上層に設けられた電源配線の方向に対し、チップレイア
ウト時に更にその上側に設けた最上層の外部からの電源
配線は、前述の電源配線の方向と異なる方向に配線さ
れ、その電源配線の同電位同士の交点を結ぶ「ビア」を
具備すること、で構成する。
【００１４】
【作用】図１に示す構成によりチップの内部回路例えば
入出力回路の存在する上層７において、配線禁止領域９
を設けておくから、ＣＡＤ装置によりブロック内配線の
設計を行うとき、領域９内を通過する配線を設けないこ
ととする。そのためその後にチップレイアウト設計を行
うとき、少なくとも前記配線禁止領域９については必要
な配線（例えばブロックの入出力信号端子とパッケージ
外部端子との配線）を自由に設けることができる。
入出力回路の存在する上層７において、配線禁止領域９
を設けておくから、ＣＡＤ装置によりブロック内配線の
設計を行うとき、領域９内を通過する配線を設けないこ
ととする。そのためその後にチップレイアウト設計を行
うとき、少なくとも前記配線禁止領域９については必要
な配線（例えばブロックの入出力信号端子とパッケージ
外部端子との配線）を自由に設けることができる。
【００１５】また他の発明においては、前記内部回路の
存在する上層に設けられた電源配線に対し、チップレイ
アウト時にその上側の最上層に電源配線を前記とは異な
る方向に設けておくから、必要の都度電源配線の同電位
の点をビア接続することで簡易確実に電源配線ができ
る。
存在する上層に設けられた電源配線に対し、チップレイ
アウト時にその上側の最上層に電源配線を前記とは異な
る方向に設けておくから、必要の都度電源配線の同電位
の点をビア接続することで簡易確実に電源配線ができ
る。
【００１６】
【実施例】図２は本発明の実施例としてブロック内の入
出力回路と、信号用バンプとの結線を示す図である。図
２において10-1,10-2 〜10-6は入出力回路、11-1,11-2
〜11-6は信号用バンプ、１２は接地用ＶSSパッド、１３
は接地電位線を示す。
出力回路と、信号用バンプとの結線を示す図である。図
２において10-1,10-2 〜10-6は入出力回路、11-1,11-2
〜11-6は信号用バンプ、１２は接地用ＶSSパッド、１３
は接地電位線を示す。
【００１７】図３は入出力回路10-1の一部を拡大して示
す図である。図３において、９は配線禁止領域で、図１
に示す領域と同様のものを示す。１４は入出力回路の上
層に設けた配線、15-1は層間接続線であって、入出力回
路の信号端子と上層配線１４とを接続するもの、15-1は
層間接続線であって、上層配線１４と信号用バンプ11-2
とを接続するものを示す。１６は最上層配線を示す。
す図である。図３において、９は配線禁止領域で、図１
に示す領域と同様のものを示す。１４は入出力回路の上
層に設けた配線、15-1は層間接続線であって、入出力回
路の信号端子と上層配線１４とを接続するもの、15-1は
層間接続線であって、上層配線１４と信号用バンプ11-2
とを接続するものを示す。１６は最上層配線を示す。
【００１８】ブロック内配線をＣＡＤ装置により設計す
るとき、図２・図３に示す最上層配線１６と、図２に示
す接地電位線１３とは、設計の対象とならない。それは
入出力回路10-1などの配置場所は、バンプ11-1などの位
置関係が定まらないからである。そのため設計処理の当
初は図３に示すように、入出力回路10-1の大きさよりも
横方向に若干長い距離の配線禁止領域９を設けて、その
時は上層配線１４を行う場所とせず、電源配線をも通過
させない。
るとき、図２・図３に示す最上層配線１６と、図２に示
す接地電位線１３とは、設計の対象とならない。それは
入出力回路10-1などの配置場所は、バンプ11-1などの位
置関係が定まらないからである。そのため設計処理の当
初は図３に示すように、入出力回路10-1の大きさよりも
横方向に若干長い距離の配線禁止領域９を設けて、その
時は上層配線１４を行う場所とせず、電源配線をも通過
させない。
【００１９】ここで配線禁止領域９が横方向に長いこと
は、図２において接地電位線１３が図面の縦方向に長く
伸びていることと関連している。即ち、接地電位線１３
が、接続点13-1において入出力回路10-4と接地接続さ
れ、一方、電源電位線（ＶDD線）は入出力回路の存在す
る層より上層において、横方向に配線されている（図示
せず）。その電源電位線を横切ることのない方向に細長
く、配線禁止領域９を定める必要がある。そして入出力
回路がチップレイアウト時に電源電位線や電源バンプの
下に配置された場合であっても、信号用バンプまでの配
線チャネルを配線禁止領域内に設ければ良いため、ブロ
ック内配置の設計のとき自由度が大きい。
は、図２において接地電位線１３が図面の縦方向に長く
伸びていることと関連している。即ち、接地電位線１３
が、接続点13-1において入出力回路10-4と接地接続さ
れ、一方、電源電位線（ＶDD線）は入出力回路の存在す
る層より上層において、横方向に配線されている（図示
せず）。その電源電位線を横切ることのない方向に細長
く、配線禁止領域９を定める必要がある。そして入出力
回路がチップレイアウト時に電源電位線や電源バンプの
下に配置された場合であっても、信号用バンプまでの配
線チャネルを配線禁止領域内に設ければ良いため、ブロ
ック内配置の設計のとき自由度が大きい。
【００２０】次に本発明の他の実施例として、図３に示
す各層の配線を示す図において、上層配線１４をブロッ
ク内配置の設計のとき配線禁止領域の大きさとして予め
定めておくことができる。そのとき上層配線が既に設け
られているため、電源配線について設計上の制約を受け
ることとなり、且つ上層配線１４として必要な長さより
長い配線を設けたため、入出力回路から見て余計な負荷
となるけれど、チップレイアウトを行うときに、入出力
回路・電源線の配置の設計自由度が大きいという効果を
有する。
す各層の配線を示す図において、上層配線１４をブロッ
ク内配置の設計のとき配線禁止領域の大きさとして予め
定めておくことができる。そのとき上層配線が既に設け
られているため、電源配線について設計上の制約を受け
ることとなり、且つ上層配線１４として必要な長さより
長い配線を設けたため、入出力回路から見て余計な負荷
となるけれど、チップレイアウトを行うときに、入出力
回路・電源線の配置の設計自由度が大きいという効果を
有する。
【００２１】次に図４は図２と対応するブロック内に電
源電位線を配線した場合を示す図である。図４におい
て、17-1,17-2 は入出力回路10-1の上層（Ｌ３）におけ
る電源電位線ＶＤを示し、１８は同じく上層における接
地線ＶＳを示す。19-1,19-2 は最上層（Ｌ４）における
電源電位線ＶＤを示し、２０は同じく最上層における接
地線ＶＳを示す。21-1〜21-4は電源ＶDD用バンプ、22-1
〜22-4はＶDD関係の電源線同士を接続するビアで、当然
同電位の所を結線している。２３は接地ＶSS用バンプ、
２４はＶSS関係の接地同士接続するビアを示す。
源電位線を配線した場合を示す図である。図４におい
て、17-1,17-2 は入出力回路10-1の上層（Ｌ３）におけ
る電源電位線ＶＤを示し、１８は同じく上層における接
地線ＶＳを示す。19-1,19-2 は最上層（Ｌ４）における
電源電位線ＶＤを示し、２０は同じく最上層における接
地線ＶＳを示す。21-1〜21-4は電源ＶDD用バンプ、22-1
〜22-4はＶDD関係の電源線同士を接続するビアで、当然
同電位の所を結線している。２３は接地ＶSS用バンプ、
２４はＶSS関係の接地同士接続するビアを示す。
【００２２】図４において、入出力回路10-1などはＬ３
における電源線ＶＤとＶＳから電源供給を受け、ＶＤと
ＶＳはそれらの上層即ち、最上層Ｌ４の電源線と直交し
ているので、所定箇所22-1〜22-4と２４とにおいてビア
接続する。
における電源線ＶＤとＶＳから電源供給を受け、ＶＤと
ＶＳはそれらの上層即ち、最上層Ｌ４の電源線と直交し
ているので、所定箇所22-1〜22-4と２４とにおいてビア
接続する。
【００２３】図４では信号用バンプ11-1などと、入出力
回路10-1などとの接続配線は図示してないが、実用化す
るときは当然接続している。
回路10-1などとの接続配線は図示してないが、実用化す
るときは当然接続している。
【００２４】
【発明の効果】このようにして本発明によると、チップ
レイアウトするときブロックは基板上の何処に配置され
ても良いので、スタンダードセル形式におけるフリップ
チップ対応のレイアウトをＣＡＤ装置により簡単に実現
できる。
レイアウトするときブロックは基板上の何処に配置され
ても良いので、スタンダードセル形式におけるフリップ
チップ対応のレイアウトをＣＡＤ装置により簡単に実現
できる。
【図１】本発明の原理構成を示す図である。
【図２】本発明の実施例の構成を示す図である。
【図３】図２の一部を拡大して示す図である。
【図４】本発明の他の実施例の構成を示す図である。
【図５】フリップチップ方式によるパッケージ組み立て
の様子を示す図である。
の様子を示す図である。
７ ブロックの上層 ８ 入出力信号端子 ９ 配線禁止領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】 チップ上のパッドとパッケージ端子とを
フリップチップ方式により接続し、スタンダードセル形
式のレイアウト方法によりＬＳＩパッケージを得るＬＳ
Ｉパッケージの形成方法において、ブロック内配線の設計処理の当初には、 チップ内ブロッ
クの外方端子に近い上層(7) において、ブロックの入出
力信号端子(8) を含み所定方向に配線禁止領域(9) を設
けておき、チップレイアウト時に前記配線禁止領域(9)
に前記入出力信号端子(8) とパッケージ端子との配線パ
ターンを設け、且つ更に上層の上に設けた最上層におい
て所定バンプとの結線を行うことを特徴とするＬＳＩパ
ッケージの形成方法。 - 【請求項２】 請求項１記載の配線禁止領域(9) となる
位置にブロックの上層配線を予め設けておき、ブロック
の入出力信号端子との接続配線として使用することを特
徴とするＬＳＩパッケージの形成方法。 - 【請求項３】 チップ上のパッドと端子とをフリップチ
ップ方式により接続し、スタンダードセル形式のレイア
ウト方法によりＬＳＩパッケージを得るときのＬＳＩチ
ップにおいて、 チップ内ブロックの上層に設けられた電源配線の方向に
対し、チップレイアウト時に更にその上側に設けた最上
層の外部からの電源配線は、前述の配線の方向と異なる
方向に配線され、その電源配線の同電位同士の交点を結
ぶ「ビア」を具備することを特徴とするＬＳＩチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063897A JP2919162B2 (ja) | 1992-03-19 | 1992-03-19 | Ｌｓｉパッケージの形成方法およびｌｓｉチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063897A JP2919162B2 (ja) | 1992-03-19 | 1992-03-19 | Ｌｓｉパッケージの形成方法およびｌｓｉチップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267459A JPH05267459A (ja) | 1993-10-15 |
| JP2919162B2 true JP2919162B2 (ja) | 1999-07-12 |
Family
ID=13242559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063897A Expired - Fee Related JP2919162B2 (ja) | 1992-03-19 | 1992-03-19 | Ｌｓｉパッケージの形成方法およびｌｓｉチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919162B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3441948B2 (ja) * | 1997-12-12 | 2003-09-02 | 富士通株式会社 | 半導体集積回路におけるクロック分配回路 |
| US8198133B2 (en) * | 2009-07-13 | 2012-06-12 | International Business Machines Corporation | Structures and methods to improve lead-free C4 interconnect reliability |
| CN110244215A (zh) * | 2019-06-17 | 2019-09-17 | 蔚复来(浙江)科技股份有限公司 | 一种集成安全距离自动检查功能的pcb封装设计方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205051A (ja) * | 1989-02-02 | 1990-08-14 | Matsushita Electron Corp | 配線処理方法 |
-
1992
- 1992-03-19 JP JP4063897A patent/JP2919162B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267459A (ja) | 1993-10-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |
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