JPH0865546A - シェーディング補正係数生成回路およびシェーディング補正係数生成方法 - Google Patents
シェーディング補正係数生成回路およびシェーディング補正係数生成方法Info
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- JPH0865546A JPH0865546A JP6215272A JP21527294A JPH0865546A JP H0865546 A JPH0865546 A JP H0865546A JP 6215272 A JP6215272 A JP 6215272A JP 21527294 A JP21527294 A JP 21527294A JP H0865546 A JPH0865546 A JP H0865546A
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- 238000005286 illumination Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/61—Noise processing, e.g. detecting, correcting, reducing or removing noise the noise originating only from the lens unit, e.g. flare, shading, vignetting or "cos4"
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Abstract
(57)【要約】
【目的】 シェーディング補正のための補正係数のデー
タ量を少なくしつつ，高精度のシェーディング補正を達
成する。 【構成】 ラッチ回路17には画素アドレス「ｘ−１」の
補正係数Ｃ(x-1) が保持されている。ラッチ回路17に画
素クロック・パルスが与えられると，補正係数Ｃ(x-1)
が出力され切替スイッチ14を介して加算回路13に与えら
れる。差分補正係数メモリ12には隣接する画素の補正係
数の差が記憶されている。差分補正係数メモリ12から画
素アドレス「ｘ−１」の画素の補正係数Ｃ(x-1) と画素
アドレス「ｘ」の画素の補正係数Ｃ(x) との差を表わす
差分補正係数Ｖ(x) が読出され加算回路13に与えられ
る。加算回路13において補正係数Ｃ(x-1) と差分補正係
数Ｖ(x) が加算され，その加算データＣ(x-1) ＋Ｖ(x)
が画素アドレス「ｘ」の補正係数Ｃ(x) として出力され
る。
タ量を少なくしつつ，高精度のシェーディング補正を達
成する。 【構成】 ラッチ回路17には画素アドレス「ｘ−１」の
補正係数Ｃ(x-1) が保持されている。ラッチ回路17に画
素クロック・パルスが与えられると，補正係数Ｃ(x-1)
が出力され切替スイッチ14を介して加算回路13に与えら
れる。差分補正係数メモリ12には隣接する画素の補正係
数の差が記憶されている。差分補正係数メモリ12から画
素アドレス「ｘ−１」の画素の補正係数Ｃ(x-1) と画素
アドレス「ｘ」の画素の補正係数Ｃ(x) との差を表わす
差分補正係数Ｖ(x) が読出され加算回路13に与えられ
る。加算回路13において補正係数Ｃ(x-1) と差分補正係
数Ｖ(x) が加算され，その加算データＣ(x-1) ＋Ｖ(x)
が画素アドレス「ｘ」の補正係数Ｃ(x) として出力され
る。
Description
【０００１】
【技術分野】この発明は，照明むらなどによって生じる
シェーディングを補正するための補正係数を算出する回
路および補正係数算出方法ならびにシェーディング補正
係数保持方法に関する。
シェーディングを補正するための補正係数を算出する回
路および補正係数算出方法ならびにシェーディング補正
係数保持方法に関する。
【０００２】
【発明の背景】照明のむらや入力装置の不均一な特性に
よって，輝度および濃度が均一な対象を撮像しても撮像
画像の明度が不均一となることがある。このような現象
はシェーディングとよばれている。
よって，輝度および濃度が均一な対象を撮像しても撮像
画像の明度が不均一となることがある。このような現象
はシェーディングとよばれている。
【０００３】シェーディングが起こると，後の処理の妨
げとなることがあるため，撮像画像の明度が均一となる
ようにシェーディング補正が行なわれる。あらかじめ真
白な対象と真黒な対象を撮影してシェーディング補正の
ための補正係数を記憶しておき，撮像によって得られた
画像データを画素ごとの演算でシェーディング補正が行
なわれる。この場合，高精度のシェーディング補正を行
なうとすると，シェーディング補正のための補正係数の
データ量が多くなってしまう。たとえば撮像して得られ
た画像データによって表わされる画像が８ビットの階調
をもつものであるとすると，補正係数のデータも８ビッ
トの精度が必要となる。画像データのデータ量と補正係
数のデータ量とがほぼ等しくなってしまい，補正係数を
記憶するために大容量のメモリが必要となる。したがっ
てシステムも大型化してしまうことがある。
げとなることがあるため，撮像画像の明度が均一となる
ようにシェーディング補正が行なわれる。あらかじめ真
白な対象と真黒な対象を撮影してシェーディング補正の
ための補正係数を記憶しておき，撮像によって得られた
画像データを画素ごとの演算でシェーディング補正が行
なわれる。この場合，高精度のシェーディング補正を行
なうとすると，シェーディング補正のための補正係数の
データ量が多くなってしまう。たとえば撮像して得られ
た画像データによって表わされる画像が８ビットの階調
をもつものであるとすると，補正係数のデータも８ビッ
トの精度が必要となる。画像データのデータ量と補正係
数のデータ量とがほぼ等しくなってしまい，補正係数を
記憶するために大容量のメモリが必要となる。したがっ
てシステムも大型化してしまうことがある。
【０００４】
【発明の開示】この発明は，シェーディング補正のため
の補正係数のデータ量を少なくしつつも高精度のシェー
ディング補正を達成することを目的とする。
の補正係数のデータ量を少なくしつつも高精度のシェー
ディング補正を達成することを目的とする。
【０００５】第１の発明のシェーディング補正係数生成
回路は，加算演算のための少なくとも１つの初期補正係
数を記憶する第１のメモリ，隣接する画素とのシェーデ
ィング補正のための補正係数の差を表わす差分補正係数
を画素ごとに記憶し，与えられる画素クロック・パルス
に同期して記憶している差分補正係数を出力する差分補
正係数メモリ，上記差分補正係数メモリから読出された
差分補正係数と，上記初期補正係数または前回求められ
た補正係数とを加算し補正係数として出力する加算回
路，上記加算回路から出力される補正係数を，一画素ク
ロック・パルスの間保持する係数保持回路，および上記
係数保持回路から出力される補正係数を前回の補正係数
として，上記加算回路に与えるフィードバック回路を備
えていることを特徴とする。
回路は，加算演算のための少なくとも１つの初期補正係
数を記憶する第１のメモリ，隣接する画素とのシェーデ
ィング補正のための補正係数の差を表わす差分補正係数
を画素ごとに記憶し，与えられる画素クロック・パルス
に同期して記憶している差分補正係数を出力する差分補
正係数メモリ，上記差分補正係数メモリから読出された
差分補正係数と，上記初期補正係数または前回求められ
た補正係数とを加算し補正係数として出力する加算回
路，上記加算回路から出力される補正係数を，一画素ク
ロック・パルスの間保持する係数保持回路，および上記
係数保持回路から出力される補正係数を前回の補正係数
として，上記加算回路に与えるフィードバック回路を備
えていることを特徴とする。
【０００６】第１の発明のシューディング補正係数生成
方法は，加算演算のための少なくとも１つの初期補正係
数のデータを記憶し，かつ隣接する画素とのシェーディ
ング補正のための補正係数の差を表わす差分補正係数の
データを画素ごとに記憶しておき，記憶されている上記
差分補正係数のデータを順に読出し，読出された差分補
正係数のデータと，記憶されている上記初期補正係数の
データまたは前回求められた補正係数のデータとを加算
し，加算して得られたデータを補正係数のデータとして
出力し，加算して得られたデータを，上記加算処理のた
めにフィードバックして与えることを特徴とする。
方法は，加算演算のための少なくとも１つの初期補正係
数のデータを記憶し，かつ隣接する画素とのシェーディ
ング補正のための補正係数の差を表わす差分補正係数の
データを画素ごとに記憶しておき，記憶されている上記
差分補正係数のデータを順に読出し，読出された差分補
正係数のデータと，記憶されている上記初期補正係数の
データまたは前回求められた補正係数のデータとを加算
し，加算して得られたデータを補正係数のデータとして
出力し，加算して得られたデータを，上記加算処理のた
めにフィードバックして与えることを特徴とする。
【０００７】第１の発明によると，隣接する画素とのシ
ェーディング補正のための補正係数の差を表わす差分補
正係数が画素ごとに記憶されている。最初は記憶されて
いる初期補正係数と対応する差分補正係数が加算され
る。加算して得られた係数が補正係数として出力される
とともに，加算処理のためにフィードバックされる。フ
ィードバックされた補正係数と，記憶されており，対応
する差分補正係数が加算され新たな補正係数が得られ
る。このフィードバック処理および加算処理が繰返され
る。
ェーディング補正のための補正係数の差を表わす差分補
正係数が画素ごとに記憶されている。最初は記憶されて
いる初期補正係数と対応する差分補正係数が加算され
る。加算して得られた係数が補正係数として出力される
とともに，加算処理のためにフィードバックされる。フ
ィードバックされた補正係数と，記憶されており，対応
する差分補正係数が加算され新たな補正係数が得られ
る。このフィードバック処理および加算処理が繰返され
る。
【０００８】補正係数を得るのに補正係数をすべて記憶
しておく必要はなく，上記初期補正係数および上記差分
補正係数を記憶するのみでよい。隣接する画素間ではシ
ェーディングによる画像データの変動は少ない。したが
って差分補正係数は補正係数に比べてデータ量が少なく
なる。このため小容量のメモリを用いて差分補正係数を
記憶することができ，有効なシェーディング補正を可能
としつつシステムの小型化を図ることが可能となる。
しておく必要はなく，上記初期補正係数および上記差分
補正係数を記憶するのみでよい。隣接する画素間ではシ
ェーディングによる画像データの変動は少ない。したが
って差分補正係数は補正係数に比べてデータ量が少なく
なる。このため小容量のメモリを用いて差分補正係数を
記憶することができ，有効なシェーディング補正を可能
としつつシステムの小型化を図ることが可能となる。
【０００９】第２の発明のシェーディング補正係数保持
方法は，１画面分のすべての画素についてシェーディン
グ補正のための補正係数を求め，加算演算のための少な
くとも１つの初期補正係数を決定し，隣接する画素との
上記補正係数の差を表わす差分補正係数を，上記１画面
分のすべての画素について画素ごとに算出し，上記決定
された初期補正係数および上記算出された差分補正係数
を記憶することを特徴とする。
方法は，１画面分のすべての画素についてシェーディン
グ補正のための補正係数を求め，加算演算のための少な
くとも１つの初期補正係数を決定し，隣接する画素との
上記補正係数の差を表わす差分補正係数を，上記１画面
分のすべての画素について画素ごとに算出し，上記決定
された初期補正係数および上記算出された差分補正係数
を記憶することを特徴とする。
【００１０】第２の発明によると，上記初期補正係数と
上記差分補正係数とが記憶される。補正係数は，上記初
期補正係数と上記差分補正係数とを加算することおよび
加算して得られた補正係数と上記差分補正係数とを加算
することにより得られる。
上記差分補正係数とが記憶される。補正係数は，上記初
期補正係数と上記差分補正係数とを加算することおよび
加算して得られた補正係数と上記差分補正係数とを加算
することにより得られる。
【００１１】補正係数を得るのに補正係数をすべて記憶
しておく必要はなく，上記初期補正係数および上記差分
補正係数を記憶するのみでよい。隣接する画素間ではシ
ェーディングによる画像データの変動は少ない。したが
って差分補正係数は補正係数に比べてデータ量が少なく
なる。このため小容量のメモリを用いて差分補正係数を
記憶することができ，システムの小型化を図ることが可
能となる。
しておく必要はなく，上記初期補正係数および上記差分
補正係数を記憶するのみでよい。隣接する画素間ではシ
ェーディングによる画像データの変動は少ない。したが
って差分補正係数は補正係数に比べてデータ量が少なく
なる。このため小容量のメモリを用いて差分補正係数を
記憶することができ，システムの小型化を図ることが可
能となる。
【００１２】
【実施例の説明】図１は，シェーディング補正の原理を
示している。図２(A) は，輝度または濃度が一様の基準
対象物を撮像して得られる画像データのレベルを示し，
図２(B)はシェーディング補正を行なうときの補正係数
を示している。
示している。図２(A) は，輝度または濃度が一様の基準
対象物を撮像して得られる画像データのレベルを示し，
図２(B)はシェーディング補正を行なうときの補正係数
を示している。
【００１３】図２(A) を参照して，輝度または濃度が一
様の基準対象物を撮像して得られる画像データのレベル
は，シェーディングのため，輝度または濃度が一様の基
準対象物を撮像して得られるべき画像データのレベルと
同一とはならず，レベルが一部低いまたは高いことがあ
る。この場合，画像データの後の処理の妨げとなること
があるので，シェーディング補正が行なわれる。
様の基準対象物を撮像して得られる画像データのレベル
は，シェーディングのため，輝度または濃度が一様の基
準対象物を撮像して得られるべき画像データのレベルと
同一とはならず，レベルが一部低いまたは高いことがあ
る。この場合，画像データの後の処理の妨げとなること
があるので，シェーディング補正が行なわれる。
【００１４】画像データのレベルの補正は一般的には輝
度データに対して行なわれるが，Ｒ，Ｇ，Ｂデータに対
して行なってもよい。
度データに対して行なわれるが，Ｒ，Ｇ，Ｂデータに対
して行なってもよい。
【００１５】図１を参照して，輝度または濃度が一様の
基準対象物を撮像して得られた画像データは入力画像デ
ータＤｉ(x) として乗算回路５に与えられる。乗算回路
５には補正係数生成回路10から出力される補正係数Ｃ
(x) が除算回路６において128で除されたあとに与えら
れている。除算回路６において，生成された補正係数Ｃ
(x) を除しているのは後述のように，８ビットの有効数
字をもつように128 を乗じられた補正係数Ｃ(x) をもと
の値に戻すためである。
基準対象物を撮像して得られた画像データは入力画像デ
ータＤｉ(x) として乗算回路５に与えられる。乗算回路
５には補正係数生成回路10から出力される補正係数Ｃ
(x) が除算回路６において128で除されたあとに与えら
れている。除算回路６において，生成された補正係数Ｃ
(x) を除しているのは後述のように，８ビットの有効数
字をもつように128 を乗じられた補正係数Ｃ(x) をもと
の値に戻すためである。
【００１６】乗算回路５において入力画像データＤｉ
(x) と，128 で除された補正係数Ｃ(x) とが乗算され，
シェーディング補正された画像データＤｒ(x) が得られ
る。
(x) と，128 で除された補正係数Ｃ(x) とが乗算され，
シェーディング補正された画像データＤｒ(x) が得られ
る。
【００１７】補正係数Ｃ(x) は，図２(B) に示すように
図２(A) に示す入力画像データのレベルに対称的な特性
を有しており，入力画像データＤｉ(x) に乗じることに
より輝度または濃度が一様な基準対象物を撮像して得ら
れるべき画像データのレベルとするものである。補正係
数Ｃ(x) は，補正係数算出回路10において算出される。
この算出方法について次に述べる。
図２(A) に示す入力画像データのレベルに対称的な特性
を有しており，入力画像データＤｉ(x) に乗じることに
より輝度または濃度が一様な基準対象物を撮像して得ら
れるべき画像データのレベルとするものである。補正係
数Ｃ(x) は，補正係数算出回路10において算出される。
この算出方法について次に述べる。
【００１８】図３は，補正係数生成回路10の電気的構成
を示すブロック図，図４は基準対象物を撮像して得られ
る入力画像データのレベルを示し，図５は画素アドレス
と補正係数の関係を示している。
を示すブロック図，図４は基準対象物を撮像して得られ
る入力画像データのレベルを示し，図５は画素アドレス
と補正係数の関係を示している。
【００１９】補正係数生成回路10は，隣接する画素との
補正係数の差を表わす差分補正係数を画素ごとにあらか
じめ記憶しておき，画素クロック・パルスに同期して差
分補正係数を出力し，一の画素の画像データの補正係数
に，一の画素の画像データと一の画素に隣接する画素の
画像データとの差分補正係数を加算し，一の画素に隣接
する画素の画像データの補正係数として出力するもので
ある。また，このようにして得られる補正係数を１画素
クロック・パルスの間保持し，保持された補正係数を補
正係数算出のためにフィードバックして差分補正係数と
の加算処理を行なうものである。
補正係数の差を表わす差分補正係数を画素ごとにあらか
じめ記憶しておき，画素クロック・パルスに同期して差
分補正係数を出力し，一の画素の画像データの補正係数
に，一の画素の画像データと一の画素に隣接する画素の
画像データとの差分補正係数を加算し，一の画素に隣接
する画素の画像データの補正係数として出力するもので
ある。また，このようにして得られる補正係数を１画素
クロック・パルスの間保持し，保持された補正係数を補
正係数算出のためにフィードバックして差分補正係数と
の加算処理を行なうものである。
【００２０】補正係数生成回路10には差分補正係数メモ
リ12が含まれている。差分補正係数メモリ12には，輝度
または濃度が一様の基準対象物を撮像した場合の，「ｘ
−１」アドレスの画素とこれに隣接する「ｘ」アドレス
の画素の補正係数を表わす差分補正係数Ｖ(x) があらか
じめ記憶されている。
リ12が含まれている。差分補正係数メモリ12には，輝度
または濃度が一様の基準対象物を撮像した場合の，「ｘ
−１」アドレスの画素とこれに隣接する「ｘ」アドレス
の画素の補正係数を表わす差分補正係数Ｖ(x) があらか
じめ記憶されている。
【００２１】差分補正係数メモリ12に差分補正係数Ｖ
(x) を記憶するのは，次のようにすればよい。輝度また
は濃度が一様の基準対象物を撮影し，得られる画像デー
タのレベルと，基準対象物を撮影したときに本来得られ
るべき画像データのレベルとを比較し，シェーディング
補正係数を求める。つづいて隣接する画素との補正係数
との差を表わす差分補正係数を画素ごとに算出する。こ
のようにして算出された差分補正係数を差分補正係数メ
モリ12に記憶する。
(x) を記憶するのは，次のようにすればよい。輝度また
は濃度が一様の基準対象物を撮影し，得られる画像デー
タのレベルと，基準対象物を撮影したときに本来得られ
るべき画像データのレベルとを比較し，シェーディング
補正係数を求める。つづいて隣接する画素との補正係数
との差を表わす差分補正係数を画素ごとに算出する。こ
のようにして算出された差分補正係数を差分補正係数メ
モリ12に記憶する。
【００２２】クロック・ジェネレータ（図示略）から出
力される画素クロック・パルスが画素アドレス発生回路
11に与えられ，画素クロック・パルスに同期して画素ア
ドレスが発生して出力される。画素アドレス発生回路11
から出力される画素アドレスは差分補正係数メモリ12に
与えられる。これにより差分補正係数メモリ12から入力
する画素アドレスに対応する画素についての差分補正係
数Ｖ(x) が出力され加算回路13に与えられる。
力される画素クロック・パルスが画素アドレス発生回路
11に与えられ，画素クロック・パルスに同期して画素ア
ドレスが発生して出力される。画素アドレス発生回路11
から出力される画素アドレスは差分補正係数メモリ12に
与えられる。これにより差分補正係数メモリ12から入力
する画素アドレスに対応する画素についての差分補正係
数Ｖ(x) が出力され加算回路13に与えられる。
【００２３】補正係数算出回路10には，切替スイッチ14
が含まれており画素アドレス発生回路11から出力される
画素アドレスにもとづいてａ端子側とｂ端子側とが切替
制御される。補正係数算出回路10には，初期補正係数Ｃ
(0) を記憶している，初期補正係数メモリ15が含まれて
いる。初期補正係数メモリ15に記憶されている初期補正
係数Ｃ(0) は，切替スイッチ14のａ端子側に与えられて
いる。
が含まれており画素アドレス発生回路11から出力される
画素アドレスにもとづいてａ端子側とｂ端子側とが切替
制御される。補正係数算出回路10には，初期補正係数Ｃ
(0) を記憶している，初期補正係数メモリ15が含まれて
いる。初期補正係数メモリ15に記憶されている初期補正
係数Ｃ(0) は，切替スイッチ14のａ端子側に与えられて
いる。
【００２４】切替スイッチ14は，画素アドレス発生回路
11から出力される画素アドレスが「０」および「１」の
ときはａ端子側が接続され，それら以外はｂ端子側が接
続される。
11から出力される画素アドレスが「０」および「１」の
ときはａ端子側が接続され，それら以外はｂ端子側が接
続される。
【００２５】画素アドレスが「０」のときには，加算回
路13において初期補正係数Ｃ(0) と画素アドレスが
「０」の画素に対応した差分補正係数Ｖ(0) が加算され
て出力される。画素アドレスが「０」の画素に対応した
差分補正係数Ｖ(0) は０であり，結局初期補正係数Ｃ
(0) が加算回路13の出力となる。
路13において初期補正係数Ｃ(0) と画素アドレスが
「０」の画素に対応した差分補正係数Ｖ(0) が加算され
て出力される。画素アドレスが「０」の画素に対応した
差分補正係数Ｖ(0) は０であり，結局初期補正係数Ｃ
(0) が加算回路13の出力となる。
【００２６】加算回路13の出力データは第１のラッチ回
路16に与えられる。第１のラッチ回路16には画素クロッ
ク・パルスが与えられ，画素クロック・パルスが入力す
るまで加算回路13から与えられるデータを保持する。第
１のラッチ回路16に画素クロック・パルスが与えられる
と，保持されていたデータがアドレス「０」の画素の画
像データの補正係数Ｃ(0) として出力される。
路16に与えられる。第１のラッチ回路16には画素クロッ
ク・パルスが与えられ，画素クロック・パルスが入力す
るまで加算回路13から与えられるデータを保持する。第
１のラッチ回路16に画素クロック・パルスが与えられる
と，保持されていたデータがアドレス「０」の画素の画
像データの補正係数Ｃ(0) として出力される。
【００２７】第１のラッチ回路16から出力される補正係
数は第２のラッチ回路17にも与えられる。第２のラッチ
回路17にも画素クロック・パルスが与えられ，画素クロ
ック・パルスが入力するまでの間第１のラッチ回路16か
ら出力される補正係数を保持する。第２のラッチ回路17
に画素クロック・パルスが与えられると保持されていた
補正係数が出力され切替スイッチ14のｂ端子側に与えら
れる。
数は第２のラッチ回路17にも与えられる。第２のラッチ
回路17にも画素クロック・パルスが与えられ，画素クロ
ック・パルスが入力するまでの間第１のラッチ回路16か
ら出力される補正係数を保持する。第２のラッチ回路17
に画素クロック・パルスが与えられると保持されていた
補正係数が出力され切替スイッチ14のｂ端子側に与えら
れる。
【００２８】画素アドレス発生回路11から出力される画
素アドレスが「０」のときは，加算回路13からＣ(0) ＋
Ｖ(0) ，すなわちＣ(0) が出力され第１のラッチ回路16
を介して補正係数Ｃ(0) として出力される。
素アドレスが「０」のときは，加算回路13からＣ(0) ＋
Ｖ(0) ，すなわちＣ(0) が出力され第１のラッチ回路16
を介して補正係数Ｃ(0) として出力される。
【００２９】画素アドレス発生回路11から出力される画
素アドレスが「１」となると，加算回路13からＣ(0) ＋
Ｖ(1) が出力され第１のラッチ回路16を介してアドレス
「１」の画素の画像データについての補正係数Ｃ(1) と
して出力される。また第２のラッチ回路17にはアドレス
「１」の画素の画像データについての補正係数Ｃ(1)が
保持される。
素アドレスが「１」となると，加算回路13からＣ(0) ＋
Ｖ(1) が出力され第１のラッチ回路16を介してアドレス
「１」の画素の画像データについての補正係数Ｃ(1) と
して出力される。また第２のラッチ回路17にはアドレス
「１」の画素の画像データについての補正係数Ｃ(1)が
保持される。
【００３０】画素アドレス発生回路11から出力される画
素アドレスが「２」となると切替スイッチ14はｂ端子側
が接続され，これにより第２のラッチ回路17に保持され
ている補正係数Ｃ(1) と差分補正係数Ｖ(2) とが加算回
路13から出力される。第１のラッチ回路16を介してＣ
(1) ＋Ｖ(2) が，アドレス「２」の画素の画像データに
ついての補正係数Ｃ(2) として出力される。
素アドレスが「２」となると切替スイッチ14はｂ端子側
が接続され，これにより第２のラッチ回路17に保持され
ている補正係数Ｃ(1) と差分補正係数Ｖ(2) とが加算回
路13から出力される。第１のラッチ回路16を介してＣ
(1) ＋Ｖ(2) が，アドレス「２」の画素の画像データに
ついての補正係数Ｃ(2) として出力される。
【００３１】このように，画素アドレス「ｘ」の画素の
画像データについての補正係数Ｃ(x) は，画素アドレス
「ｘ」よりも１つ前のアドレス「ｘ−１」の補正係数Ｃ
(x-1) に画素アドレス「ｘ」の画素の画像データについ
ての差分補正係数Ｖ(x) とを加算したものとなる。補正
係数の算出に必要なメモリは，差分補正係数メモリ12と
初期補正係数メモリ15のみであり，差分補正係数は３ビ
ット程度のデータなので，小容量のメモリを用いて補正
係数生成回路10を構成できる。
画像データについての補正係数Ｃ(x) は，画素アドレス
「ｘ」よりも１つ前のアドレス「ｘ−１」の補正係数Ｃ
(x-1) に画素アドレス「ｘ」の画素の画像データについ
ての差分補正係数Ｖ(x) とを加算したものとなる。補正
係数の算出に必要なメモリは，差分補正係数メモリ12と
初期補正係数メモリ15のみであり，差分補正係数は３ビ
ット程度のデータなので，小容量のメモリを用いて補正
係数生成回路10を構成できる。
【００３２】補正係数生成回路10から出力される補正係
数Ｃ(x) は図１に示すように乗算回路５に与えられ，シ
ェーディング補正された画像データＤｒ(x) が得られ
る。
数Ｃ(x) は図１に示すように乗算回路５に与えられ，シ
ェーディング補正された画像データＤｒ(x) が得られ
る。
【００３３】次に図４を参照して，具体的な数値を用い
て補正係数を算出する。
て補正係数を算出する。
【００３４】図４に示すように，画像データの最小レベ
ルが０，最大レベルが255 とし，輝度または濃度が一様
な基準対象物を撮像して得られる画像データのレベルが
200とする。画素アドレス「０」の画像データのレベル
は120 ，画素アドレス「１」の画像データのレベルは12
2 ，画素アドレス「２」の画像データのレベルは123，
画素アドレス「３」の画像データのレベルは125 である
とする。
ルが０，最大レベルが255 とし，輝度または濃度が一様
な基準対象物を撮像して得られる画像データのレベルが
200とする。画素アドレス「０」の画像データのレベル
は120 ，画素アドレス「１」の画像データのレベルは12
2 ，画素アドレス「２」の画像データのレベルは123，
画素アドレス「３」の画像データのレベルは125 である
とする。
【００３５】これより画素アドレス「０」，「１」，
「２」および「３」の補正係数Ｃ(0)，Ｃ(1) ，Ｃ(2)
およびＣ(3) は式０，式１，式２および式３にもとづい
て得られる。式０から式３において128 を乗じているの
は，補正係数Ｃ(x) が８ビットの有効数字をもつように
するためである。
「２」および「３」の補正係数Ｃ(0)，Ｃ(1) ，Ｃ(2)
およびＣ(3) は式０，式１，式２および式３にもとづい
て得られる。式０から式３において128 を乗じているの
は，補正係数Ｃ(x) が８ビットの有効数字をもつように
するためである。
【００３６】
【数０】Ｃ(0) ＝200 ／120 ×128 ＝213 ‥式０
【００３７】
【数１】Ｃ(1) ＝200 ／122 ×128 ＝210 ‥式１
【００３８】
【数２】Ｃ(2) ＝200 ／123 ×128 ＝208 ‥式２
【００３９】
【数３】Ｃ(3) ＝200 ／125 ×128 ＝205 ‥式３
【００４０】式０から式３と同様にして，すべての画素
の画像データについて補正係数Ｃ(x) が算出される。
の画像データについて補正係数Ｃ(x) が算出される。
【００４１】次に補正係数Ｃ(x) から差分補正係数Ｖ
(x) が算出される。
(x) が算出される。
【００４２】隣接する画素の画像データについての補正
係数Ｃ(x) の差を算出することにより，差分補正係数Ｖ
(x) が得られる。ただし，画素アドレス「０」の差分補
正係数Ｖ(0) は０である。画素アドレス「１」，「２」
および「３」の差分補正係数Ｖ(1) ，Ｖ(2) およびＶ
(3) は式４，式５および式６にもとづいて得られる。
係数Ｃ(x) の差を算出することにより，差分補正係数Ｖ
(x) が得られる。ただし，画素アドレス「０」の差分補
正係数Ｖ(0) は０である。画素アドレス「１」，「２」
および「３」の差分補正係数Ｖ(1) ，Ｖ(2) およびＶ
(3) は式４，式５および式６にもとづいて得られる。
【００４３】
【数４】Ｖ(1) ＝Ｃ(1) −Ｃ(0) ＝−３ ‥式４
【００４４】
【数５】Ｖ(2) ＝Ｃ(2) −Ｃ(1) ＝−２ ‥式５
【００４５】
【数６】Ｖ(3) ＝Ｃ(3) −Ｃ(2) ＝−３ ‥式６
【００４６】式４から式６と同様にしてすべての画素の
画像データについて差分補正係数Ｖ(x) が算出される。
算出された差分補正係数Ｖ(x) が差分補正係数メモリ12
に記憶される。
画像データについて差分補正係数Ｖ(x) が算出される。
算出された差分補正係数Ｖ(x) が差分補正係数メモリ12
に記憶される。
【００４７】画素アドレス「０」の補正係数Ｃ(0) は初
期補正係数メモリ15に記憶されている補正係数Ｃ(0) が
そのまま補正係数算出回路10から出力される。補正係数
Ｃ(0) は除算回路６において128 で除され乗算回路５に
与えられる。割算回路６において補正係数Ｃ(0) を128
で除しているのは，式０から式３において代表される補
正係数Ｃ(x) 算出処理において128 で乗じているのを相
殺するためである。
期補正係数メモリ15に記憶されている補正係数Ｃ(0) が
そのまま補正係数算出回路10から出力される。補正係数
Ｃ(0) は除算回路６において128 で除され乗算回路５に
与えられる。割算回路６において補正係数Ｃ(0) を128
で除しているのは，式０から式３において代表される補
正係数Ｃ(x) 算出処理において128 で乗じているのを相
殺するためである。
【００４８】除算回路６から出力されるデータが乗算回
路５に与えられ，入力画像データＤ(x) に乗じられシェ
ーディング補正が施される。シェーディング補正後の画
像データＤｒ(0) 式７にもとづいて得られる。
路５に与えられ，入力画像データＤ(x) に乗じられシェ
ーディング補正が施される。シェーディング補正後の画
像データＤｒ(0) 式７にもとづいて得られる。
【００４９】
【数７】 Ｄｒ(0) ＝Ｄ(x) ×Ｃ(X) ／128 ＝Ｄ(0) ×Ｃ(0) ／128 ＝120 ×213 ／128 ‥式７
【００５０】同様にして，画素アドレス「１」，「２」
および「３」の画素データのシェーディング補正後の画
像データＤｒ(1) ，Ｄｒ(2) およびＤｒ(3) は式８，式
９および式10にもとづいて得られる。
および「３」の画素データのシェーディング補正後の画
像データＤｒ(1) ，Ｄｒ(2) およびＤｒ(3) は式８，式
９および式10にもとづいて得られる。
【００５１】
【数８】 Ｄｒ(1) ＝Ｄｉ(1) ×Ｃ(1) ／128 ＝122 ×210 ／128 ‥式８
【００５２】
【数９】 Ｄｒ(2) ＝Ｄｉ(2) ×Ｃ(2) ／128 ＝123 ×208 ／128 ‥式９
【００５３】
【数１０】 Ｄｒ(3) ＝Ｄｉ(3) ×Ｃ(3) ／128 ＝125 ×205 ／128 ‥式10
【００５４】式７から式10においてシェーディング補正
後の画像データのレベルはすべてほぼ200 となり基準対
象物を撮像して得られる画像データのレベルとほぼ等し
くなっている。式７から式10に同様にして，すべての画
素アドレスの画像データのシェーディング補正が行なわ
れる。
後の画像データのレベルはすべてほぼ200 となり基準対
象物を撮像して得られる画像データのレベルとほぼ等し
くなっている。式７から式10に同様にして，すべての画
素アドレスの画像データのシェーディング補正が行なわ
れる。
【図１】シェーディング補正の原理を示している。
【図２】(A) は輝度および濃度が一様の基準対象物を撮
像したときに得られる画像データのレベルを示してお
り，(B) は補正係数のレベルを示している。
像したときに得られる画像データのレベルを示してお
り，(B) は補正係数のレベルを示している。
【図３】補正係数生成回路の電気的構成を示すブロック
図である。
図である。
【図４】入力画像データのレベルを示している。
【図５】画素アドレスと補正係数との関係を示してい
る。
る。
10 補正係数算出回路 12 差分補正係数メモリ 15 初期補正係数メモリ 16，17 ラッチ回路
Claims (3)
- 【請求項１】 加算演算のための少なくとも１つの初期
補正係数を記憶する第１のメモリ，隣接する画素とのシ
ェーディング補正のための補正係数の差を表わす差分補
正係数を画素ごとに記憶し，与えられる画素クロック・
パルスに同期して記憶している差分補正係数を出力する
差分補正係数メモリ，上記差分補正係数メモリから読出
された差分補正係数と，上記初期補正係数または前回求
められた補正係数とを加算し補正係数として出力する加
算回路，上記加算回路から出力される補正係数を，一画
素クロック・パルスの間保持する係数保持回路，および
上記係数保持回路から出力される補正係数を前回の補正
係数として，上記加算回路に与えるフィードバック回
路，を備えたシェーディング補正係数生成回路。 - 【請求項２】 １画面分のすべての画素についてシェー
ディング補正のための補正係数を求め，加算演算のため
の少なくとも１つの初期補正係数を決定し，隣接する画
素との上記補正係数の差を表わす差分補正係数を，上記
１画面分のすべての画素について画素ごとに算出し，上
記決定された初期補正係数および上記算出された差分補
正係数を記憶する，シェーディング補正係数保持方法。 - 【請求項３】 加算演算のための少なくとも１つの初期
補正係数のデータを記憶し，かつ隣接する画素とのシェ
ーディング補正のための補正係数の差を表わす差分補正
係数のデータを画素ごとに記憶しておき，記憶されてい
る上記差分補正係数のデータを順に読出し，読出された
差分補正係数のデータと，記憶されている上記初期補正
係数のデータまたは前回求められた補正係数のデータと
を加算し，加算して得られたデータを補正係数のデータ
として出力し，加算して得られたデータを，上記加算処
理のためにフィードバックして与える，シェーディング
補正係数生成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215272A JPH0865546A (ja) | 1994-08-18 | 1994-08-18 | シェーディング補正係数生成回路およびシェーディング補正係数生成方法 |
| US08/515,229 US5784100A (en) | 1994-08-18 | 1995-08-15 | Apparatus and method for performing shading correction by multiplying a differential shading correction factor and input image data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215272A JPH0865546A (ja) | 1994-08-18 | 1994-08-18 | シェーディング補正係数生成回路およびシェーディング補正係数生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865546A true JPH0865546A (ja) | 1996-03-08 |
Family
ID=16669568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6215272A Pending JPH0865546A (ja) | 1994-08-18 | 1994-08-18 | シェーディング補正係数生成回路およびシェーディング補正係数生成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5784100A (ja) |
| JP (1) | JPH0865546A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7477302B2 (en) | 2003-12-05 | 2009-01-13 | Sony Corporation | Solid-state image pickup apparatus and image pickup method |
| US7652698B2 (en) | 2003-05-23 | 2010-01-26 | Nikon Corporation | Shading correction circuit of electronic camera |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522355B1 (en) * | 1997-04-10 | 2003-02-18 | Texas Instruments Incorporated | Digital nonuniformity correction for image sensors |
| JP3532781B2 (ja) * | 1999-02-12 | 2004-05-31 | 株式会社メガチップス | 画像入力装置の画像処理回路 |
| JP3632505B2 (ja) * | 1999-06-18 | 2005-03-23 | セイコーエプソン株式会社 | 画像表示装置 |
| US6833862B1 (en) * | 1999-06-30 | 2004-12-21 | Logitech, Inc. | Image sensor based vignetting correction |
| US7009644B1 (en) | 1999-12-15 | 2006-03-07 | Logitech Europe S.A. | Dynamic anomalous pixel detection and correction |
| US6995794B2 (en) * | 1999-06-30 | 2006-02-07 | Logitech Europe S.A. | Video camera with major functions implemented in host software |
| JP4366768B2 (ja) * | 1999-07-21 | 2009-11-18 | 株式会社ニコン | デジタルカメラおよびコンピュータ読み取り可能な記録媒体 |
| US20030174235A1 (en) * | 2002-03-14 | 2003-09-18 | Creo Il. Ltd. | Method and apparatus for composing flat lighting and correcting for lighting non-uniformity |
| US7502057B2 (en) * | 2002-06-20 | 2009-03-10 | Hewlett-Packard Development Company, L.P. | Method and apparatus for color non-uniformity correction in a digital camera |
| US7233352B2 (en) * | 2002-06-20 | 2007-06-19 | Hewlett-Packard Development Company, L.P. | Method and apparatus for color non-uniformity correction in a digital camera |
| US7408576B2 (en) * | 2002-08-16 | 2008-08-05 | Zoran Corporation | Techniques for modifying image field data as a function of radius across the image field |
| US7388610B2 (en) * | 2002-08-16 | 2008-06-17 | Zoran Corporation | Techniques of modifying image field data by extrapolation |
| US7391450B2 (en) | 2002-08-16 | 2008-06-24 | Zoran Corporation | Techniques for modifying image field data |
| EP1447977A1 (en) * | 2003-02-12 | 2004-08-18 | Dialog Semiconductor GmbH | Vignetting compensation |
| US6899151B1 (en) * | 2004-06-07 | 2005-05-31 | Delaware Capital Formation, Inc. | Lighted supervisory system for a fuel dispensing nozzle |
| JP2007049496A (ja) * | 2005-08-10 | 2007-02-22 | Olympus Corp | 画像処理方法および装置 |
| US9065714B2 (en) * | 2007-01-10 | 2015-06-23 | Qualcomm Incorporated | Transmission of information using cyclically shifted sequences |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8005186A (nl) * | 1980-09-17 | 1982-04-16 | Koninkl Philips Electronics Nv | Televisieschakeling voor toepassing bij signaalopname respectievelijk -weergave. |
| DE3527301A1 (de) * | 1984-07-31 | 1986-02-13 | Canon K.K., Tokio/Tokyo | Bildleseeinrichtung |
| US4979042A (en) * | 1989-05-30 | 1990-12-18 | Eastman Kodak Company | Apparatus for correcting shading effects in video images |
| US5047861A (en) * | 1990-07-31 | 1991-09-10 | Eastman Kodak Company | Method and apparatus for pixel non-uniformity correction |
| US5289286A (en) * | 1991-07-18 | 1994-02-22 | Minolta Camera Kabushiki Kaisha | Solid state sensor having logarithmic photovoltaic response, with pixel uniformity correction and white balance circuitry therefor |
| JPH05276376A (ja) * | 1992-03-30 | 1993-10-22 | Hitachi Ltd | シェーディング記憶装置 |
-
1994
- 1994-08-18 JP JP6215272A patent/JPH0865546A/ja active Pending
-
1995
- 1995-08-15 US US08/515,229 patent/US5784100A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7477302B2 (en) | 2003-12-05 | 2009-01-13 | Sony Corporation | Solid-state image pickup apparatus and image pickup method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5784100A (en) | 1998-07-21 |
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