JPH0864536A - 化合物半導体の形成方法及び化合物半導体装置 - Google Patents
化合物半導体の形成方法及び化合物半導体装置Info
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- JPH0864536A JPH0864536A JP19540294A JP19540294A JPH0864536A JP H0864536 A JPH0864536 A JP H0864536A JP 19540294 A JP19540294 A JP 19540294A JP 19540294 A JP19540294 A JP 19540294A JP H0864536 A JPH0864536 A JP H0864536A
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Abstract
(57)【要約】
【目的】結晶性のよいII−VI族化合物半導体単結晶をII
−VI族化合物半導体多結晶と同時に形成する化合物半導
体の形成方法を提供すること。 【構成】基板上に、II−VI族化合物半導体単結晶からな
るクラッド層５を形成し、このクラッド層５の所望の部
分に、II−VI族化合物半導体の酸化物層８からなるマス
クを形成し、マスクの開口部の単結晶層上に、II−VI族
化合物半導体単結晶からなるクラッド層９を、マスク上
に、II−VI族化合物半導体の多結晶層１０を同時に形成
する化合物半導体の形成方法。このとき、予めクラッド
層５の上に、表面保護膜としてＳｅ層６を形成しておけ
ば、多結晶形成領域のＳｅ層を蒸発させるときに、クラ
ッド層５の表面が酸化物層８に変化する。
−VI族化合物半導体多結晶と同時に形成する化合物半導
体の形成方法を提供すること。 【構成】基板上に、II−VI族化合物半導体単結晶からな
るクラッド層５を形成し、このクラッド層５の所望の部
分に、II−VI族化合物半導体の酸化物層８からなるマス
クを形成し、マスクの開口部の単結晶層上に、II−VI族
化合物半導体単結晶からなるクラッド層９を、マスク上
に、II−VI族化合物半導体の多結晶層１０を同時に形成
する化合物半導体の形成方法。このとき、予めクラッド
層５の上に、表面保護膜としてＳｅ層６を形成しておけ
ば、多結晶形成領域のＳｅ層を蒸発させるときに、クラ
ッド層５の表面が酸化物層８に変化する。
Description
【０００１】
【産業上の利用分野】本発明は、II−VI族化合物半導体
の形成方法及びII−VI族化合物半導体を用いた化合物半
導体装置に関する。
の形成方法及びII−VI族化合物半導体を用いた化合物半
導体装置に関する。
【０００２】
【従来の技術】基板上に半導体の単結晶と多結晶を同時
に形成する方法は、III−Ｖ族化合物半導体に関してア
プライド・フィジックス・レターズ第２９巻（１９７６
年）第１６４頁から第１６６頁（Appl．Phys．Lett．vo
l 29，（1976）pp164〜166）に開示されている。この化
合物半導体の形成方法は、図６に示すように、ｎ型Ｇａ
Ａｓ基板１の上に、ｎ型ＡｌＧａＡｓ層３１、ｎ型Ｇａ
Ａｓ層３２及びｐ型ＡｌＧａＡｓ層３３を分子線エピタ
キシー（ＭＢＥ）法により成長させた後（図６
（ａ））、ＳｉＯ2膜の堆積、ホトリソグラフィー及び
エッチングによりＳｉＯ2パタン３４の形成を行い（図
６（ｂ））、再びＭＢＥ法により、ｐ型単結晶ＡｌＧａ
Ａｓ層３５とＡｌＧａＡｓ多結晶層３６、ｐ型単結晶Ｇ
ａＡｓ層３７とＧａＡｓ多結晶層３８をそれぞれ同時に
成長させて形成している。そして、ｐ型電極１３及びｎ
型電極１４をそれぞれ試料の表面及び裏面に形成して半
導体レーザを作製している（図６（ｃ））。
に形成する方法は、III−Ｖ族化合物半導体に関してア
プライド・フィジックス・レターズ第２９巻（１９７６
年）第１６４頁から第１６６頁（Appl．Phys．Lett．vo
l 29，（1976）pp164〜166）に開示されている。この化
合物半導体の形成方法は、図６に示すように、ｎ型Ｇａ
Ａｓ基板１の上に、ｎ型ＡｌＧａＡｓ層３１、ｎ型Ｇａ
Ａｓ層３２及びｐ型ＡｌＧａＡｓ層３３を分子線エピタ
キシー（ＭＢＥ）法により成長させた後（図６
（ａ））、ＳｉＯ2膜の堆積、ホトリソグラフィー及び
エッチングによりＳｉＯ2パタン３４の形成を行い（図
６（ｂ））、再びＭＢＥ法により、ｐ型単結晶ＡｌＧａ
Ａｓ層３５とＡｌＧａＡｓ多結晶層３６、ｐ型単結晶Ｇ
ａＡｓ層３７とＧａＡｓ多結晶層３８をそれぞれ同時に
成長させて形成している。そして、ｐ型電極１３及びｎ
型電極１４をそれぞれ試料の表面及び裏面に形成して半
導体レーザを作製している（図６（ｃ））。
【０００３】
【発明が解決しようとする課題】上記従来技術は、Ｓｉ
Ｏ2パタン形成時にｐ型ＡｌＧａＡｓ層３３表面は大気
に露出されて酸化される。この自然酸化膜はＭＢＥ法に
よる再成長のときに基板温度を６５０℃程度まで昇温す
ることにより除去されていた。ところが、上記従来技術
をII−VI族化合物半導体に適用する場合、基板温度を３
５０℃以上にすると、II−VI族化合物半導体単結晶中に
空孔や格子間原子等の点欠陥が発生するという問題があ
った。また、II−VI族化合物半導体をＭＢＥ法により再
成長させた後、室温まで降温する過程でＳｉＯ2膜とII
−VI族化合物半導体層の界面付近から単結晶領域に向か
って多数の転位が発生するという問題もあった。これら
は、III−Ｖ族化合物半導体に比較してII−VI族化合物
半導体の結合エネルギーが小さいことに起因しており、
前者の問題はII−VI族化合物半導体の加熱が、後者の問
題はＳｉＯ2膜との熱膨張係数差が直接要因となってい
る。
Ｏ2パタン形成時にｐ型ＡｌＧａＡｓ層３３表面は大気
に露出されて酸化される。この自然酸化膜はＭＢＥ法に
よる再成長のときに基板温度を６５０℃程度まで昇温す
ることにより除去されていた。ところが、上記従来技術
をII−VI族化合物半導体に適用する場合、基板温度を３
５０℃以上にすると、II−VI族化合物半導体単結晶中に
空孔や格子間原子等の点欠陥が発生するという問題があ
った。また、II−VI族化合物半導体をＭＢＥ法により再
成長させた後、室温まで降温する過程でＳｉＯ2膜とII
−VI族化合物半導体層の界面付近から単結晶領域に向か
って多数の転位が発生するという問題もあった。これら
は、III−Ｖ族化合物半導体に比較してII−VI族化合物
半導体の結合エネルギーが小さいことに起因しており、
前者の問題はII−VI族化合物半導体の加熱が、後者の問
題はＳｉＯ2膜との熱膨張係数差が直接要因となってい
る。
【０００４】本発明の第１の目的は、結晶性のよいII−
VI族化合物半導体単結晶をII−VI族化合物半導体多結晶
と同時に形成する化合物半導体の形成方法を提供するこ
とにある。
VI族化合物半導体単結晶をII−VI族化合物半導体多結晶
と同時に形成する化合物半導体の形成方法を提供するこ
とにある。
【０００５】本発明の第２の目的は、結晶性のよいII−
VI族化合物半導体単結晶とII−VI族化合物半導体多結晶
を有する化合物半導体装置を提供することにある。
VI族化合物半導体単結晶とII−VI族化合物半導体多結晶
を有する化合物半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の化合物半導体の形成方法は、基板上
に、化合物半導体単結晶層を形成し、この化合物半導体
単結晶層の所望の部分に、II−VI族化合物半導体の酸化
物からなるマスクを形成し、マスクの開口部の化合物半
導体単結晶層上に、II−VI族化合物半導体単結晶を、マ
スク上に、II−VI族化合物半導体多結晶を同時に形成す
るようにしたものである。
るために、本発明の化合物半導体の形成方法は、基板上
に、化合物半導体単結晶層を形成し、この化合物半導体
単結晶層の所望の部分に、II−VI族化合物半導体の酸化
物からなるマスクを形成し、マスクの開口部の化合物半
導体単結晶層上に、II−VI族化合物半導体単結晶を、マ
スク上に、II−VI族化合物半導体多結晶を同時に形成す
るようにしたものである。
【０００７】上記化合物半導体単結晶層は、II−VI族化
合物半導体単結晶層であることが好ましい。このように
II−VI族化合物半導体単結晶層を用いたとき、上記酸化
物からなるマスクの形成は、このII−VI族化合物半導体
単結晶層の所望の部分の表面部分を酸化して行うことが
できる。
合物半導体単結晶層であることが好ましい。このように
II−VI族化合物半導体単結晶層を用いたとき、上記酸化
物からなるマスクの形成は、このII−VI族化合物半導体
単結晶層の所望の部分の表面部分を酸化して行うことが
できる。
【０００８】さらに、上記のように化合物半導体単結晶
層としてII−VI族化合物半導体単結晶層を用いるとき、
この単結晶層を形成して後に、このII−VI族化合物半導
体単結晶層上に表面保護膜を形成することが好ましい。
このようにしたとき、この表面保護膜の所望の部分を除
去し、この部分のII−VI族化合物半導体単結晶層の表面
部分を酸化することにより、上記の酸化物からなるマス
クとすることができる。
層としてII−VI族化合物半導体単結晶層を用いるとき、
この単結晶層を形成して後に、このII−VI族化合物半導
体単結晶層上に表面保護膜を形成することが好ましい。
このようにしたとき、この表面保護膜の所望の部分を除
去し、この部分のII−VI族化合物半導体単結晶層の表面
部分を酸化することにより、上記の酸化物からなるマス
クとすることができる。
【０００９】この表面保護膜は、１５０℃以下の温度で
蒸発する非晶質体からなることが好ましい。例えば、Ｓ
及びＳｅからなる群から選ばれた少なくとも一種の物質
を表面保護膜として用いることができる。このような物
質を用いれば、上記の表面保護膜の除去は、１５０℃以
下の加熱により行うことができる。表面保護膜の厚さ
は、その下の領域の酸化防止のために１ｎｍ以上である
ことが好ましい。厚さの上限は特に定めなくともよい
が、一般には膜形成と膜の蒸発の時間を節約するため
に、１０ｎｍ以下とすることが好ましい。
蒸発する非晶質体からなることが好ましい。例えば、Ｓ
及びＳｅからなる群から選ばれた少なくとも一種の物質
を表面保護膜として用いることができる。このような物
質を用いれば、上記の表面保護膜の除去は、１５０℃以
下の加熱により行うことができる。表面保護膜の厚さ
は、その下の領域の酸化防止のために１ｎｍ以上である
ことが好ましい。厚さの上限は特に定めなくともよい
が、一般には膜形成と膜の蒸発の時間を節約するため
に、１０ｎｍ以下とすることが好ましい。
【００１０】上記のII−VI族化合物半導体単結晶と、II
−VI族化合物半導体多結晶との同時形成は、１５０℃か
ら３５０℃の範囲の温度で行うことが好ましく、２５０
℃から３５０℃の範囲の温度で行うことがより好まし
い。形成時の圧力は、１０-5Torrから１０-10Torrの範
囲であることが好ましい。
−VI族化合物半導体多結晶との同時形成は、１５０℃か
ら３５０℃の範囲の温度で行うことが好ましく、２５０
℃から３５０℃の範囲の温度で行うことがより好まし
い。形成時の圧力は、１０-5Torrから１０-10Torrの範
囲であることが好ましい。
【００１１】また、上記第２の目的を達成するために、
本発明の化合物半導体装置は、上記のいずれかの方法で
製造されたII−VI族化合物半導体と、そのII−VI族化合
物半導体単結晶の少なくとも１部に設けられた化合物半
導体素子とから構成されるようにしたものである。
本発明の化合物半導体装置は、上記のいずれかの方法で
製造されたII−VI族化合物半導体と、そのII−VI族化合
物半導体単結晶の少なくとも１部に設けられた化合物半
導体素子とから構成されるようにしたものである。
【００１２】さらに、上記第２の目的を達成するため
に、本発明の化合物半導体装置は、基板上に設けられ
た、II−VI族化合物半導体単結晶層と、このII−VI族化
合物半導体単結晶層の所望の領域の上に設けられたII−
VI族化合物半導体の酸化物からなるマスクと、マスク上
に設けられたII−VI族化合物半導体多結晶と、マスクの
開口部の上記II−VI族化合物半導体単結晶層上に設けら
れたII−VI族化合物半導体のエピタキシャル層と、この
エピタキシャル層の少なくとも１部に設けられた化合物
半導体素子とからなるようにしたものである。
に、本発明の化合物半導体装置は、基板上に設けられ
た、II−VI族化合物半導体単結晶層と、このII−VI族化
合物半導体単結晶層の所望の領域の上に設けられたII−
VI族化合物半導体の酸化物からなるマスクと、マスク上
に設けられたII−VI族化合物半導体多結晶と、マスクの
開口部の上記II−VI族化合物半導体単結晶層上に設けら
れたII−VI族化合物半導体のエピタキシャル層と、この
エピタキシャル層の少なくとも１部に設けられた化合物
半導体素子とからなるようにしたものである。
【００１３】
【作用】II−VI族化合物半導体の酸化物のマスクの上
に、II−VI族化合物半導体を成長させると、マスクの開
口部の酸化物のない領域には単結晶が、マスクの酸化物
のある領域には多結晶層が形成されることが透過型電子
顕微鏡による観察により確認された。また、II−VI族化
合物半導体の成長終了後、室温まで降温する過程で転位
の発生は見られなかった。これは、熱膨張係数がII−VI
族化合物半導体とその酸化物で近いためであると考えら
れる。
に、II−VI族化合物半導体を成長させると、マスクの開
口部の酸化物のない領域には単結晶が、マスクの酸化物
のある領域には多結晶層が形成されることが透過型電子
顕微鏡による観察により確認された。また、II−VI族化
合物半導体の成長終了後、室温まで降温する過程で転位
の発生は見られなかった。これは、熱膨張係数がII−VI
族化合物半導体とその酸化物で近いためであると考えら
れる。
【００１４】また、化合物半導体を成長させた試料の表
面に表面保護膜としてＳｅ膜又はＳ膜等を形成して、大
気に露出する実験を行った結果、表面保護膜の膜厚が１
ｎｍ以上あれば、自然酸化は表面保護膜のみに発生し
て、その下地の化合物半導体にまで到達しないことが明
らかとなった。また、１５０℃以下の温度で加熱するこ
とにより、この表面保護膜は下地の化合物半導体に結晶
欠陥を形成することなく、容易に蒸発することも判明し
た。
面に表面保護膜としてＳｅ膜又はＳ膜等を形成して、大
気に露出する実験を行った結果、表面保護膜の膜厚が１
ｎｍ以上あれば、自然酸化は表面保護膜のみに発生し
て、その下地の化合物半導体にまで到達しないことが明
らかとなった。また、１５０℃以下の温度で加熱するこ
とにより、この表面保護膜は下地の化合物半導体に結晶
欠陥を形成することなく、容易に蒸発することも判明し
た。
【００１５】そこで、例えば、II−VI族化合物半導体を
成長させた試料に、Ｓｅ等からなる膜厚１ｎｍ以上の表
面保護膜を形成し、そして、試料の単結晶を形成しよう
とする領域にホトレジスト膜を形成し、１５０℃程度以
下の温度で加熱すれば、ホトレジストのない多結晶を形
成しようとする領域で表面保護膜の選択的蒸発が行え、
かつ、この際に大気に露出したこの領域のII−VI族化合
物半導体表面は自然酸化され、II−VI族化合物半導体の
酸化物が形成される。この酸化物層の膜厚は１０−２０
ｎｍ程度であり、マスクとして用いることができる。
成長させた試料に、Ｓｅ等からなる膜厚１ｎｍ以上の表
面保護膜を形成し、そして、試料の単結晶を形成しよう
とする領域にホトレジスト膜を形成し、１５０℃程度以
下の温度で加熱すれば、ホトレジストのない多結晶を形
成しようとする領域で表面保護膜の選択的蒸発が行え、
かつ、この際に大気に露出したこの領域のII−VI族化合
物半導体表面は自然酸化され、II−VI族化合物半導体の
酸化物が形成される。この酸化物層の膜厚は１０−２０
ｎｍ程度であり、マスクとして用いることができる。
【００１６】さらに、試料のホトレジストを除去後、Ｍ
ＢＥ装置に導入し、基板温度２５０℃にて単結晶形成領
域の表面保護膜を蒸発させる。この際、基板温度が低い
ため、II−VI族化合物半導体酸化物層の蒸発は起こら
ず、II−VI族化合物半導体中の点欠陥発生もない。その
後、同一基板温度にてII−VI族化合物半導体単結晶と多
結晶の同時ＭＢＥ成長を行うことができる。
ＢＥ装置に導入し、基板温度２５０℃にて単結晶形成領
域の表面保護膜を蒸発させる。この際、基板温度が低い
ため、II−VI族化合物半導体酸化物層の蒸発は起こら
ず、II−VI族化合物半導体中の点欠陥発生もない。その
後、同一基板温度にてII−VI族化合物半導体単結晶と多
結晶の同時ＭＢＥ成長を行うことができる。
【００１７】
＜実施例１＞以下、本発明の第１の実施例を図１を用い
て説明する。図１はII−VI族化合物半導体レーザの製造
工程を示す縦断面構造図である。始めに、ｎ型ＧａＡｓ
基板１（電子濃度＝１×１０18／ｃｍ3、不純物＝Ｃ
ｌ）上に、ＭＢＥ法により、ｎ型ＺｎＳ0.06Ｓｅ0.94バ
ッファ層２（電子濃度＝１×１０18／ｃｍ3、不純物＝
Ｃｌ、膜厚＝０．５μｍ）、ｎ型Ｚｎ0.9Ｍｇ0.1Ｓ0.2
Ｓｅ0.8クラッド層３（電子濃度＝５×１０17／ｃｍ3、
不純物＝Ｃｌ、膜厚＝０．５μｍ）、Ｚｎ0.85Ｃｄ0.15
Ｓｅ活性層４（膜厚５ｎｍ、ただし光ガイド層として、
上下にｐ型ＺｎＳ0.06Ｓｅ0.94層（正孔濃度＝１×１０
17／ｃｍ3、不純物＝Ｎ、膜厚＝０．１μｍ）及びｎ型
ＺｎＳ0.06Ｓｅ0.94（電子濃度＝１×１０17／ｃｍ3、
不純物＝Ｃｌ、膜厚＝０．１μｍ）を含む）、ｐ型Ｚｎ
0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8クラッド層５（正孔濃度＝５×
１０17／ｃｍ3、不純物＝Ｎ、膜厚＝０．３μｍ）を基
板温度２５０℃にて成長させた。続いて、基板温度を２
０〜５０℃まで下げ、Ｓｅ分子線のみを供給することに
より、表面保護層としてＳｅ膜６（膜厚＝２ｎｍ）を形
成した（図１（ａ））。
て説明する。図１はII−VI族化合物半導体レーザの製造
工程を示す縦断面構造図である。始めに、ｎ型ＧａＡｓ
基板１（電子濃度＝１×１０18／ｃｍ3、不純物＝Ｃ
ｌ）上に、ＭＢＥ法により、ｎ型ＺｎＳ0.06Ｓｅ0.94バ
ッファ層２（電子濃度＝１×１０18／ｃｍ3、不純物＝
Ｃｌ、膜厚＝０．５μｍ）、ｎ型Ｚｎ0.9Ｍｇ0.1Ｓ0.2
Ｓｅ0.8クラッド層３（電子濃度＝５×１０17／ｃｍ3、
不純物＝Ｃｌ、膜厚＝０．５μｍ）、Ｚｎ0.85Ｃｄ0.15
Ｓｅ活性層４（膜厚５ｎｍ、ただし光ガイド層として、
上下にｐ型ＺｎＳ0.06Ｓｅ0.94層（正孔濃度＝１×１０
17／ｃｍ3、不純物＝Ｎ、膜厚＝０．１μｍ）及びｎ型
ＺｎＳ0.06Ｓｅ0.94（電子濃度＝１×１０17／ｃｍ3、
不純物＝Ｃｌ、膜厚＝０．１μｍ）を含む）、ｐ型Ｚｎ
0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8クラッド層５（正孔濃度＝５×
１０17／ｃｍ3、不純物＝Ｎ、膜厚＝０．３μｍ）を基
板温度２５０℃にて成長させた。続いて、基板温度を２
０〜５０℃まで下げ、Ｓｅ分子線のみを供給することに
より、表面保護層としてＳｅ膜６（膜厚＝２ｎｍ）を形
成した（図１（ａ））。
【００１８】その後、試料をＭＢＥ装置から取り出し、
ホトリソグラフィーにより試料の単結晶形成領域のみに
ホトレジスト７（膜厚＝１μｍ）を形成した。そして、
試料を窒素雰囲気にて１２０℃、１０分間加熱すること
により、ホトレジスト７のない多結晶形成領域のＳｅ膜
６を蒸発させた。この際、ｐ型Ｚｎ0.9Ｍｇ0.1Ｓ0.2Ｓ
ｅ0.8クラッド層５の表面から約２０ｎｍは酸化され、
Ｚｎ酸化物を主成分とするＺｎＭｇＳＳｅ酸化物層８が
形成された（図１（ｂ））。
ホトリソグラフィーにより試料の単結晶形成領域のみに
ホトレジスト７（膜厚＝１μｍ）を形成した。そして、
試料を窒素雰囲気にて１２０℃、１０分間加熱すること
により、ホトレジスト７のない多結晶形成領域のＳｅ膜
６を蒸発させた。この際、ｐ型Ｚｎ0.9Ｍｇ0.1Ｓ0.2Ｓ
ｅ0.8クラッド層５の表面から約２０ｎｍは酸化され、
Ｚｎ酸化物を主成分とするＺｎＭｇＳＳｅ酸化物層８が
形成された（図１（ｂ））。
【００１９】ホトレジスト７を除去した試料をＭＢＥ装
置に再導入し、２５０℃に加熱して単結晶形成領域のＳ
ｅ膜６を蒸発させ、同一温度で、ｐ型Ｚｎ0.9Ｍｇ0.1Ｓ
0.2Ｓｅ0.8クラッド層９（正孔濃度＝５×１０17／ｃｍ
3、不純物＝Ｎ、膜厚＝０．３μｍ）とＺｎ0.9Ｍｇ0.1
Ｓ0.2Ｓｅ0.8多結晶層１０（膜厚＝０．３μｍ）、次に
ｐ型ＺｎＳｅＴｅコンタクト層１１（傾斜組成構造、基
板側：ＺｎＳｅ、表面側：ＺｎＴｅ、正孔濃度＝５×１
０17／ｃｍ3（基板側）〜２×１０19／ｃｍ3（表面
側）、不純物＝Ｎ、膜厚＝０．２μｍ）とＺｎＳｅＴｅ
多結晶層１２（基板側がＺｎＳｅリッチ、表面側がＺｎ
Ｔｅリッチであるが多結晶体のため、単結晶層のように
明確に分離しない、膜厚＝０．２μｍ）をそれぞれ同時
にＭＢＥ法により再成長させた。なお、ＺｎＭｇＳＳｅ
酸化物層８上に形成されたＺｎ0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8
多結晶層１０とＺｎＳｅＴｅ多結晶層１２は高抵抗の絶
縁体であることが電気抵抗測定の結果から確認された。
最後に、試料表面にｐ型電極１３をリフトオフ法によ
り、試料裏面にｎ型電極１４を全面堆積により形成し
て、II−VI族化合物半導体レーザを作製した（図１
（ｃ））。半導体レーザ作製用の単結晶領域幅は１０μ
ｍとした。
置に再導入し、２５０℃に加熱して単結晶形成領域のＳ
ｅ膜６を蒸発させ、同一温度で、ｐ型Ｚｎ0.9Ｍｇ0.1Ｓ
0.2Ｓｅ0.8クラッド層９（正孔濃度＝５×１０17／ｃｍ
3、不純物＝Ｎ、膜厚＝０．３μｍ）とＺｎ0.9Ｍｇ0.1
Ｓ0.2Ｓｅ0.8多結晶層１０（膜厚＝０．３μｍ）、次に
ｐ型ＺｎＳｅＴｅコンタクト層１１（傾斜組成構造、基
板側：ＺｎＳｅ、表面側：ＺｎＴｅ、正孔濃度＝５×１
０17／ｃｍ3（基板側）〜２×１０19／ｃｍ3（表面
側）、不純物＝Ｎ、膜厚＝０．２μｍ）とＺｎＳｅＴｅ
多結晶層１２（基板側がＺｎＳｅリッチ、表面側がＺｎ
Ｔｅリッチであるが多結晶体のため、単結晶層のように
明確に分離しない、膜厚＝０．２μｍ）をそれぞれ同時
にＭＢＥ法により再成長させた。なお、ＺｎＭｇＳＳｅ
酸化物層８上に形成されたＺｎ0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8
多結晶層１０とＺｎＳｅＴｅ多結晶層１２は高抵抗の絶
縁体であることが電気抵抗測定の結果から確認された。
最後に、試料表面にｐ型電極１３をリフトオフ法によ
り、試料裏面にｎ型電極１４を全面堆積により形成し
て、II−VI族化合物半導体レーザを作製した（図１
（ｃ））。半導体レーザ作製用の単結晶領域幅は１０μ
ｍとした。
【００２０】本実施例によれば、II−VI族化合物半導体
単結晶を、その結晶性を劣化させずに、高抵抗のII−VI
族化合物半導体多結晶と同時に形成できる効果がある。
また、本実施例により作製されたII−VI族化合物半導体
レーザは、高抵抗II−VI族化合物半導体多結晶が電流ブ
ロック層として作用する電流狭窄構造となっているた
め、全面がII−VI族化合物半導体単結晶からなる従来型
II−VI族化合物半導体レーザに比較してしきい電流が１
／１０以下に低減する効果も見られた。
単結晶を、その結晶性を劣化させずに、高抵抗のII−VI
族化合物半導体多結晶と同時に形成できる効果がある。
また、本実施例により作製されたII−VI族化合物半導体
レーザは、高抵抗II−VI族化合物半導体多結晶が電流ブ
ロック層として作用する電流狭窄構造となっているた
め、全面がII−VI族化合物半導体単結晶からなる従来型
II−VI族化合物半導体レーザに比較してしきい電流が１
／１０以下に低減する効果も見られた。
【００２１】なお、本実施例で示したII−VI族化合物半
導体混晶の組成は、本実施例の通りでなくてもよいのは
もちろんである。また、基板にはｎ型ＧａＡｓを用いた
が、ｐ型ＧａＡｓ基板や、ＩｎＰ、ＧａＰ、Ｓｉ、Ｚｎ
Ｓｅ等他の半導体基板を用いても同様に実施できる。
導体混晶の組成は、本実施例の通りでなくてもよいのは
もちろんである。また、基板にはｎ型ＧａＡｓを用いた
が、ｐ型ＧａＡｓ基板や、ＩｎＰ、ＧａＰ、Ｓｉ、Ｚｎ
Ｓｅ等他の半導体基板を用いても同様に実施できる。
【００２２】＜実施例２＞実施例１のＳｅ膜６の代わり
にＳ膜（膜厚２ｎｍ）を表面保護膜として用いた。Ｓ膜
もＳｅ膜と同様に１２０℃の加熱により蒸発し、実施例
１と同様に良質のII−VI族化合物半導体単結晶をII−VI
族化合物半導体多結晶と同時に形成することができた。
また、作製されたII−VI族化合物半導体レーザの特性も
実施例１と同様であった。なお、Ｓｅ膜６に変えて、１
５０℃以下の温度で蒸発する非晶質の膜、例えば、Ｓと
Ｓｅの混晶の膜を用いても同様の効果が得られることは
明らかである。
にＳ膜（膜厚２ｎｍ）を表面保護膜として用いた。Ｓ膜
もＳｅ膜と同様に１２０℃の加熱により蒸発し、実施例
１と同様に良質のII−VI族化合物半導体単結晶をII−VI
族化合物半導体多結晶と同時に形成することができた。
また、作製されたII−VI族化合物半導体レーザの特性も
実施例１と同様であった。なお、Ｓｅ膜６に変えて、１
５０℃以下の温度で蒸発する非晶質の膜、例えば、Ｓと
Ｓｅの混晶の膜を用いても同様の効果が得られることは
明らかである。
【００２３】＜実施例３＞実施例１におけるｐ型Ｚｎ0.
9Ｍｇ0.1Ｓ0.2Ｓｅ0.8クラッド層９をＺｎＳ0.2Se0.
8（正孔濃度＝５×１０17／ｃｍ3、不純物＝Ｎ、膜厚＝
１８ｎｍ）／ＭｇＳ0.2Ｓｅ0.8（正孔濃度＝５×１０17
／ｃｍ3、不純物＝Ｎ、膜厚＝２ｎｍ）超格子１５０周
期から構成した。この際、ＭＢＥ法で同時形成される多
結晶層１０はＺｎ0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8混晶となっ
た。これは多結晶層１０の粒径が０．１μｍ程度と大き
く、短周期の超格子が形成されなかったためである。
9Ｍｇ0.1Ｓ0.2Ｓｅ0.8クラッド層９をＺｎＳ0.2Se0.
8（正孔濃度＝５×１０17／ｃｍ3、不純物＝Ｎ、膜厚＝
１８ｎｍ）／ＭｇＳ0.2Ｓｅ0.8（正孔濃度＝５×１０17
／ｃｍ3、不純物＝Ｎ、膜厚＝２ｎｍ）超格子１５０周
期から構成した。この際、ＭＢＥ法で同時形成される多
結晶層１０はＺｎ0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8混晶となっ
た。これは多結晶層１０の粒径が０．１μｍ程度と大き
く、短周期の超格子が形成されなかったためである。
【００２４】ＺｎＳＳｅ／ＭｇＳＳｅ単結晶の超格子層
の屈折率が約３．９であったのに対し、ＺｎＭｇＳＳｅ
混晶の多結晶層の屈折率は約３．５と小さく、II−VI族
化合物半導体レーザにおける光閉じ込めが有効に行われ
た結果、全面がII−VI族化合物半導体単結晶からなる従
来型II−VI族化合物半導体レーザに比較して横モード制
御に優れ、しかもしきい電流が従来の１／２０以下に低
減する効果もあった。なお、本実施例ではクラッド層９
にＺｎＳＳｅ／ＭｇＳＳｅ超格子を用いたが、ＺｎＭｇ
Ｓ等他の組合せによる３元混晶超格子や、２元又は４元
混晶からなる超格子を用いてもよいのはもちろんであ
る。
の屈折率が約３．９であったのに対し、ＺｎＭｇＳＳｅ
混晶の多結晶層の屈折率は約３．５と小さく、II−VI族
化合物半導体レーザにおける光閉じ込めが有効に行われ
た結果、全面がII−VI族化合物半導体単結晶からなる従
来型II−VI族化合物半導体レーザに比較して横モード制
御に優れ、しかもしきい電流が従来の１／２０以下に低
減する効果もあった。なお、本実施例ではクラッド層９
にＺｎＳＳｅ／ＭｇＳＳｅ超格子を用いたが、ＺｎＭｇ
Ｓ等他の組合せによる３元混晶超格子や、２元又は４元
混晶からなる超格子を用いてもよいのはもちろんであ
る。
【００２５】＜実施例４＞以下、本発明の第４の実施例
を図２から図５を用いて説明する。図２から図５は、II
−VI族化合物半導体ヘテロ接合バイポーラトランジスタ
の製造工程を示す縦断面構造図である。始めに、ｎ型Ｇ
ａＡｓ基板１（電子濃度＝１×１０18／ｃｍ3、不純物
＝Ｃｌ）上に、ＭＢＥ法によりｎ型ＺｎＳ0.06Ｓｅ0.94
サブコレクタ層２’（電子濃度＝１×１０18／ｃｍ3、
不純物＝Ｃｌ、膜厚＝０．５μｍ）を基板温度２５０℃
にて成長させた。続いて、基板温度を２０〜５０℃まで
下げ、Ｓｅ分子線のみを供給することにより表面保護層
としてＳｅ膜６（膜厚＝１ｎｍ）を形成した（図２）。
を図２から図５を用いて説明する。図２から図５は、II
−VI族化合物半導体ヘテロ接合バイポーラトランジスタ
の製造工程を示す縦断面構造図である。始めに、ｎ型Ｇ
ａＡｓ基板１（電子濃度＝１×１０18／ｃｍ3、不純物
＝Ｃｌ）上に、ＭＢＥ法によりｎ型ＺｎＳ0.06Ｓｅ0.94
サブコレクタ層２’（電子濃度＝１×１０18／ｃｍ3、
不純物＝Ｃｌ、膜厚＝０．５μｍ）を基板温度２５０℃
にて成長させた。続いて、基板温度を２０〜５０℃まで
下げ、Ｓｅ分子線のみを供給することにより表面保護層
としてＳｅ膜６（膜厚＝１ｎｍ）を形成した（図２）。
【００２６】その後、試料をＭＢＥ装置から取り出し、
ホトリソグラフィーにより試料の単結晶形成領域のみに
ホトレジスト７（膜厚＝１μｍ）を形成した。そして、
試料を窒素雰囲気にて１２０℃、１０分間加熱すること
により、ホトレジスト７のない多結晶形成領域のＳｅ膜
６を蒸発させた。この際、ｎ型ＺｎＳ0.06Ｓｅ0.94サブ
コレクタ層２’の表面から約１０ｎｍは酸化されて酸化
物層８が形成された（図３）。
ホトリソグラフィーにより試料の単結晶形成領域のみに
ホトレジスト７（膜厚＝１μｍ）を形成した。そして、
試料を窒素雰囲気にて１２０℃、１０分間加熱すること
により、ホトレジスト７のない多結晶形成領域のＳｅ膜
６を蒸発させた。この際、ｎ型ＺｎＳ0.06Ｓｅ0.94サブ
コレクタ層２’の表面から約１０ｎｍは酸化されて酸化
物層８が形成された（図３）。
【００２７】ホトレジトスト７を除去した試料をＭＢＥ
装置に再導入し、２５０℃に加熱して単結晶形成領域の
Ｓｅ膜６を蒸発させ、同一温度でＭＢＥ法により、同時
に、ｎ型ＺｎＳ0.06Ｓｅ0.94コレクタ層２１（電子濃度
＝５×１０16／ｃｍ3、不純物＝Ｃｌ、膜厚＝０.６μ
ｍ）とＺｎＳ0.06Ｓｅ0.94多結晶層２２（膜厚＝０．６
μｍ）をそれぞれ再成長させて形成した。同様にｐ型Ｚ
ｎＳ0.06Ｓｅ0.94ベース層２３（正孔濃度＝１×１０18
／ｃｍ3、不純物＝Ｎ、膜厚＝０．１μｍ）とＺｎＳ0.
06Ｓｅ0.94多結晶層２４（膜厚＝０．１μｍ）を、ｎ型
Ｚｎ0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8エミッタ層２５（電子濃度
＝５×１０17／ｃｍ3、不純物＝Ｃｌ、膜厚＝０．１５
μｍ）とＺｎ0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8多結晶層２６（膜
厚＝０．１５μｍ）を、次にｎ型ＺｎＳ0.06Ｓｅ0.94コ
ンタクト層２７（電子濃度＝５×１０18／ｃｍ3、不純
物＝Ｃｌ、膜厚＝０．２μｍ）とＺｎＳ0.06Ｓｅ0.94多
結晶層２８（膜厚＝０．２μｍ）をそれぞれ再成長させ
て形成した（図４）。この際、II−VI族化合物半導体の
多結晶層２２、２４、２６及び２８は、高抵抗であるこ
とが電気抵抗測定の結果から確認された。
装置に再導入し、２５０℃に加熱して単結晶形成領域の
Ｓｅ膜６を蒸発させ、同一温度でＭＢＥ法により、同時
に、ｎ型ＺｎＳ0.06Ｓｅ0.94コレクタ層２１（電子濃度
＝５×１０16／ｃｍ3、不純物＝Ｃｌ、膜厚＝０.６μ
ｍ）とＺｎＳ0.06Ｓｅ0.94多結晶層２２（膜厚＝０．６
μｍ）をそれぞれ再成長させて形成した。同様にｐ型Ｚ
ｎＳ0.06Ｓｅ0.94ベース層２３（正孔濃度＝１×１０18
／ｃｍ3、不純物＝Ｎ、膜厚＝０．１μｍ）とＺｎＳ0.
06Ｓｅ0.94多結晶層２４（膜厚＝０．１μｍ）を、ｎ型
Ｚｎ0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8エミッタ層２５（電子濃度
＝５×１０17／ｃｍ3、不純物＝Ｃｌ、膜厚＝０．１５
μｍ）とＺｎ0.9Ｍｇ0.1Ｓ0.2Ｓｅ0.8多結晶層２６（膜
厚＝０．１５μｍ）を、次にｎ型ＺｎＳ0.06Ｓｅ0.94コ
ンタクト層２７（電子濃度＝５×１０18／ｃｍ3、不純
物＝Ｃｌ、膜厚＝０．２μｍ）とＺｎＳ0.06Ｓｅ0.94多
結晶層２８（膜厚＝０．２μｍ）をそれぞれ再成長させ
て形成した（図４）。この際、II−VI族化合物半導体の
多結晶層２２、２４、２６及び２８は、高抵抗であるこ
とが電気抵抗測定の結果から確認された。
【００２８】その後、試料をＭＢＥ装置から取り出し
て、ホトリソグラフィー及びエッチングにより、ベース
電極形成領域のエミッタ層２５、多結晶層２６、コンタ
クト層２７、多結晶層２８を除去し、この領域のベース
層２３及び多結晶層２４の表面を露出させた。最後に、
ｐ型電極１３をベース領域に、ｎ型電極１４をエミッタ
及びコレクタ領域に形成し、ＺｎＭｇＳＳｅ／ＺｎＳＳ
ｅヘテロ接合バイポーラトランジスタを作製した（図
５）。なお、多結晶層２４が高抵抗であることから、ｐ
型電極１３は単結晶のベース層２３に幅１μｍ以上接触
させて形成した。
て、ホトリソグラフィー及びエッチングにより、ベース
電極形成領域のエミッタ層２５、多結晶層２６、コンタ
クト層２７、多結晶層２８を除去し、この領域のベース
層２３及び多結晶層２４の表面を露出させた。最後に、
ｐ型電極１３をベース領域に、ｎ型電極１４をエミッタ
及びコレクタ領域に形成し、ＺｎＭｇＳＳｅ／ＺｎＳＳ
ｅヘテロ接合バイポーラトランジスタを作製した（図
５）。なお、多結晶層２４が高抵抗であることから、ｐ
型電極１３は単結晶のベース層２３に幅１μｍ以上接触
させて形成した。
【００２９】本実施例によれば、II−VI族化合物半導体
単結晶を、その結晶性を劣化させずに、高抵抗のII−VI
族化合物半導体多結晶と同時に形成できる効果がある。
また、本実施例により作製されたII−VI族化合物半導体
ヘテロ接合バイポーラトランジスタは、高抵抗のII−VI
族化合物半導体多結晶層２２が完全に空乏化するため
に、全面がII−VI族化合物半導体単結晶からなる従来型
II−VI族化合物半導体ヘテロ接合バイポーラトランジス
タに比較して、ベース・コレクタ間容量が３０％低減す
る効果も見られた。
単結晶を、その結晶性を劣化させずに、高抵抗のII−VI
族化合物半導体多結晶と同時に形成できる効果がある。
また、本実施例により作製されたII−VI族化合物半導体
ヘテロ接合バイポーラトランジスタは、高抵抗のII−VI
族化合物半導体多結晶層２２が完全に空乏化するため
に、全面がII−VI族化合物半導体単結晶からなる従来型
II−VI族化合物半導体ヘテロ接合バイポーラトランジス
タに比較して、ベース・コレクタ間容量が３０％低減す
る効果も見られた。
【００３０】なお、II−VI族化合物半導体混晶の組成
は、本実施例の通りでなくてもよいのはもちろんであ
る。また、基板にはｎ型ＧａＡｓを用いたが、ｐ型Ｇａ
Ａｓ基板や、ＩｎＰ、ＧａＰ、Ｓｉ、ＺｎＳｅ等他の半
導体基板を用いても同様に実施できる。
は、本実施例の通りでなくてもよいのはもちろんであ
る。また、基板にはｎ型ＧａＡｓを用いたが、ｐ型Ｇａ
Ａｓ基板や、ＩｎＰ、ＧａＰ、Ｓｉ、ＺｎＳｅ等他の半
導体基板を用いても同様に実施できる。
【００３１】＜実施例５＞実施例４におけるＳｅ膜６の
代わりにＳ膜（膜厚２ｎｍ）を表面保護膜として用い
た。Ｓ膜もＳｅ膜と同様に１２０℃以上の加熱により蒸
発し、実施例４と同様に良質のII−VI族化合物半導体単
結晶をII−VI族化合物半導体多結晶と同時に形成するこ
とができた。また、作製されたII−VI族化合物半導体ヘ
テロ接合バイポーラトランジスタの特性も実施例４と同
様であった。
代わりにＳ膜（膜厚２ｎｍ）を表面保護膜として用い
た。Ｓ膜もＳｅ膜と同様に１２０℃以上の加熱により蒸
発し、実施例４と同様に良質のII−VI族化合物半導体単
結晶をII−VI族化合物半導体多結晶と同時に形成するこ
とができた。また、作製されたII−VI族化合物半導体ヘ
テロ接合バイポーラトランジスタの特性も実施例４と同
様であった。
【００３２】
【発明の効果】本発明の化合物半導体の形成方法によれ
ば、II−VI族化合物半導体酸化物層を用いるため、II−
VI族化合物半導体の加熱や絶縁膜との熱膨張係数差に起
因した点欠陥や線欠陥の発生が極めて少なく、良質のII
−VI族化合物半導体単結晶をII−VI族化合物半導体多結
晶と同時に形成できる。また、本発明の化合物半導体装
置によれば、使用中の転位の発生が極めて少なく、その
特性を長期間維持できる。
ば、II−VI族化合物半導体酸化物層を用いるため、II−
VI族化合物半導体の加熱や絶縁膜との熱膨張係数差に起
因した点欠陥や線欠陥の発生が極めて少なく、良質のII
−VI族化合物半導体単結晶をII−VI族化合物半導体多結
晶と同時に形成できる。また、本発明の化合物半導体装
置によれば、使用中の転位の発生が極めて少なく、その
特性を長期間維持できる。
【図１】本発明の実施例１のII−VI族化合物半導体レー
ザの製造工程を示す縦断面構造図である。
ザの製造工程を示す縦断面構造図である。
【図２】本発明の実施例２のII−VI族化合物半導体ヘテ
ロ接合バイポーラトランジスタの製造工程を示す縦断面
構造図である。
ロ接合バイポーラトランジスタの製造工程を示す縦断面
構造図である。
【図３】本発明の実施例２のII−VI族化合物半導体ヘテ
ロ接合バイポーラトランジスタの製造工程を示す縦断面
構造図である。
ロ接合バイポーラトランジスタの製造工程を示す縦断面
構造図である。
【図４】本発明の実施例２のII−VI族化合物半導体ヘテ
ロ接合バイポーラトランジスタの製造工程を示す縦断面
構造図である。
ロ接合バイポーラトランジスタの製造工程を示す縦断面
構造図である。
【図５】本発明の実施例２のII−VI族化合物半導体ヘテ
ロ接合バイポーラトランジスタの製造工程を示す縦断面
構造図である。
ロ接合バイポーラトランジスタの製造工程を示す縦断面
構造図である。
【図６】従来技術によるIII−Ｖ族化合物半導体レーザ
の製造工程を示す縦断面構造図である。
の製造工程を示す縦断面構造図である。
１…ｎ型ＧａＡｓ基板 ２…バッファ層 ２’…サブコレクタ層 ３、５、９…クラッド層 ４…活性層 ６…Ｓｅ層 ７…ホトレジスト ８…酸化物層 １０、１２、２２、２４、２６、２８…多結晶層 １１、２７…コンタクト層 １３…ｐ型電極 １４…ｎ型電極 ２１…コレクタ層 ２３…ベース層 ２５…エミッタ層 ３１…ｎ型ＡｌＧａＡｓ層 ３２…ｎ型ＧａＡｓ層 ３３…ｐ型ＡｌＧａＡｓ層 ３４…ＳｉＯ2パタン ３５…ｐ型単結晶ＡｌＧａＡｓ層 ３６…ＡｌＧａＡｓ多結晶層 ３７…ｐ型単結晶ＧａＡｓ層 ３８…ＧａＡｓ多結晶層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河田 雅彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大家 彰 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (11)
- 【請求項１】基板上に、化合物半導体単結晶層を形成す
る第１の工程、該化合物半導体単結晶層の所望の部分
に、II−VI族化合物半導体の酸化物からなるマスクを形
成する第２の工程、上記マスクの開口部の上記化合物半
導体単結晶層上に、II−VI族化合物半導体単結晶を、上
記マスク上に、II−VI族化合物半導体多結晶を同時に形
成する第３の工程を有することを特徴とする化合物半導
体の形成方法。 - 【請求項２】請求項１記載の化合物半導体の形成方法に
おいて、上記化合物半導体単結晶層は、II−VI族化合物
半導体単結晶層であることを特徴とする化合物半導体の
形成方法。 - 【請求項３】請求項２記載の化合物半導体の形成方法に
おいて、上記酸化物からなるマスクの形成は、上記II−
VI族化合物半導体単結晶層の所望の部分の表面部分を酸
化して行われることを特徴とする化合物半導体の形成方
法。 - 【請求項４】請求項２記載の化合物半導体の形成方法に
おいて、上記第１の工程の後に、上記II−VI族化合物半
導体単結晶層上に表面保護膜を形成する工程を有し、上
記第２の工程は、所望の部分の該表面保護膜を除去し、
該所望の部分の上記II−VI族化合物半導体単結晶層の表
面部分を酸化して、上記酸化物からなるマスクの形成を
行うことを特徴とする化合物半導体の形成方法。 - 【請求項５】請求項４記載の化合物半導体の形成方法に
おいて、上記表面保護膜は、１５０℃以下の温度で蒸発
する非晶質体からなることを特徴とする化合物半導体の
形成方法。 - 【請求項６】請求項５記載の化合物半導体の形成方法に
おいて、上記１５０℃以下の温度で蒸発する非晶質体
は、Ｓ及びＳｅからなる群から選ばれた少なくとも一種
の物質であることを特徴とする化合物半導体の形成方
法。 - 【請求項７】請求項４から６のいずれか一に記載の化合
物半導体の形成方法において、上記表面保護膜の厚さ
は、１ｎｍから１０ｎｍの範囲であることを特徴とする
化合物半導体の形成方法。 - 【請求項８】請求項４から７のいずれか一に記載の化合
物半導体の形成方法において、上記表面保護膜の除去
は、１５０℃以下の加熱により行うことを特徴とする化
合物半導体の形成方法。 - 【請求項９】請求項１から８のいずれか一に記載の化合
物半導体の形成方法において、上記II−VI族化合物半導
体単結晶と上記II−VI族化合物半導体多結晶の形成は、
分子線エピタキシー法により行うことを特徴とする化合
物半導体の形成方法。 - 【請求項１０】請求項１から９のいずれか一に記載の化
合物半導体の形成方法より製造されたII−VI族化合物半
導体と、上記II−VI族化合物半導体単結晶の少なくとも
１部に設けられた化合物半導体素子とからなることを特
徴とする化合物半導体装置。 - 【請求項１１】基板上に設けられた、II−VI族化合物半
導体単結晶層と、該II−VI族化合物半導体単結晶層の所
望の領域の上に設けられたII−VI族化合物半導体の酸化
物からなるマスクと、該マスク上に設けられたII−VI族
化合物半導体多結晶と、上記マスクの開口部の上記II−
VI族化合物半導体単結晶層上に設けられたII−VI族化合
物半導体のエピタキシャル層と、該エピタキシャル層の
少なくとも１部に設けられた化合物半導体素子とからな
ることを特徴とする化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19540294A JPH0864536A (ja) | 1994-08-19 | 1994-08-19 | 化合物半導体の形成方法及び化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19540294A JPH0864536A (ja) | 1994-08-19 | 1994-08-19 | 化合物半導体の形成方法及び化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864536A true JPH0864536A (ja) | 1996-03-08 |
Family
ID=16340527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19540294A Pending JPH0864536A (ja) | 1994-08-19 | 1994-08-19 | 化合物半導体の形成方法及び化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019527917A (ja) * | 2017-02-07 | 2019-10-03 | エルジー・ケム・リミテッド | 長寿命に適合した二次電池用電極の製造方法 |
-
1994
- 1994-08-19 JP JP19540294A patent/JPH0864536A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019527917A (ja) * | 2017-02-07 | 2019-10-03 | エルジー・ケム・リミテッド | 長寿命に適合した二次電池用電極の製造方法 |
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