JPH08288965A

JPH08288965A - スイッチングシステム

Info

Publication number: JPH08288965A
Application number: JP9219895A
Authority: JP
Inventors: Naohiko Ozaki; 尚彦小崎; Masahiro Takatori; 正浩高取; Noboru Endo; 昇遠藤; Masahiko Takase; 晶彦高瀬; Yozo Oguri; 洋三小栗
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-04-18
Filing date: 1995-04-18
Publication date: 1996-11-01
Also published as: US5838677A

Abstract

(57)【要約】【目的】トラヒックが偏ってもセル廃棄特性が劣化しな
いＡＴＭスイッチングシステムを提供する。【構成】スイッチの入力側バッファまたは出力側バッフ
ァの少なくとも一方を、複数の出力方路または複数の入
力方路に共用される共有バッファとし、バッファ制御回
路によって共有バッファ内に方路毎に可変長の複数の論
理的なバッファを形成し、特定の出力方路において出力
セルの輻輳状態が検出された場合に、入力側からスイッ
チへのセルの供給を抑制する。【効果】特定の出力方路にトラヒックが集中しても、可
変長バッファでセルを蓄積できるため、セル廃棄を回避
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチングシステム
に関し、更に詳しくは、バーストトラヒックに対してセ
ル廃棄率を低く抑えることができる広帯域ＩＳＤＮ網に
好適な非同期転送モード（ＡＴＭ：Asynchronous Trans
fer Mode）スイッチングシステムに関する。

【０００２】

【従来の技術】ＡＴＭスイッチングシステムは、各入力
線から到着した固定長パケット（以下、セルという）を
各セルのヘッダ情報によって決まる何れかの出力線に振
り分けるスイッチング機能を有する。ＡＴＭ方式のスイ
ッチングシステムでは、例えば、入力線間でのスケジュ
ーリング等、一つの出力線にセルが集中しないようにす
るための特殊な制御を行っていないため、複数の入力回
線から特定の出力回線に向かうセルが集中した場合に備
えて、スイッチングシステム内でセルの待ち合わせを行
うためのバッファを設ける必要がある。バッファの容量
を超える量のセルが集中した場合には、新たに到着した
セルの一部が廃棄され、セル廃棄を回避するためにはバ
ッファ容量を大きくする必要がある。

【０００３】セル廃棄を抑えるためのバッファ配備の工
夫として、例えば、特開平６−１９７１２８号公報に
は、スイッチの出力側に各出力回線と対応した複数の出
力バッファを設け、スイッチの入力側にも各入力回線毎
に複数の入力バッファを設けておき、何れかの出力バッ
ファでセルが溢れそうになった時、セル廃棄が発生する
前に入力側に制御信号（バックプレシャー信号）を送
り、入力バッファから出力バッファへのセル送出を抑制
し、入力バッファ内にセルをバッファリングするように
したスイッチ構成が提案されている。上記方式によれ
ば、出力バッファの要領不足が入力バッファで補われる
ことになる。

【０００４】

【発明が解決しようとする課題】然るに、上記公報に示
されたスイッチ構造によれば、入力バッファと出力バッ
ファをそれぞれ各入力線毎、出力線毎に設けているた
め、トラヒックが不均一となるとセル廃棄特性が厳しく
なる。例えば、或る出力方路にトラヒックが集中した場
合、他の出力方路では相対的にセルが減少し、バッファ
が空いた状態になるにも関わらず、トラヒック集中した
特定の出力方路でのバッファの飽和を回避するために、
入力バッファ側で直ちにセルバッファリングを行う必要
がある。また、特定の入力方路からのトラヒックが特定
の出力方路に集中した場合には、上記入力方路と対応す
る特定の入力バッファだけがセルのバッファリングに貢
献し、他の方路の入力バッファはセル廃棄の抑制に役立
たないという問題がある。

【０００５】本発明の目的は、入出力線間でトラヒック
が不均一になった場合でも、セル廃棄率を低くできるス
イッチングシステムを提供することにある。

【０００６】本発明の他の目的は、スイッチングシステ
ムが備えるバッファ容量が有効に利用できるスイッチン
グシステムを提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１実施例として示すスイッチングシステ
ムは、入力回線毎に設けられた複数の入力バッファと、
上記入力バッファ対応に設けられ、上記入力回線から到
着したパケット（あるいはセル）の上記入力バッファへ
の書き込みと該入力バッファからのパケットの読み出し
を行う複数の入力バッファ制御手段と、上記複数の入力
バッファから読み出されたパケットを共通バッファに一
時的に蓄積した後、各パケットのヘッダ情報によって決
まる何れかの出力回線に振り分けるためのスイッチ手段
と、上記共通バッファにおけるパケットの蓄積状態を監
視し、パケットが過剰になった出力方路を示す輻輳制御
情報を発生するための手段と、上記輻輳制御情報を各入
力バッファ制御手段に通知するための輻輳通知手段とか
らなり、上記各入力バッファ制御手段が、上記輻輳制御
情報に応じて上記入力バッファからのパケットの読み出
しを選択的に行い、上記共通バッファにおけるパケット
の蓄積を制御するようにしたことを特徴とする。

【０００８】本発明の第２実施例として示すスイッチン
グシステムは、グループ化された複数の入出力回線を多
重分離回路を介してスイッチ手段に収容し、複数の比較
的低速度の入力回線から入力されたパケット（あるいは
セル）を多重化して高速度でスイッチ手段に送りこみ、
スイッチ手段から高速度で出力されたパケットを複数の
低速出力回線に振り分けるようにしたスイッチングシス
テムにおいて、各多重分離回路が、多重化された入力パ
ケットを一時的に蓄積するための入力バッファと、上記
入力バッファへのパケットの書き込みと該入力バッファ
から上記入力ポートへのパケットの読み出しを行う入力
バッファ制御手段とを備え、上記スイッチ手段が、該ス
イッチにおける出力方路毎のパケットの蓄積状態を検出
し、特定の方路でパケットの蓄積が過剰になったことを
示す輻輳制御情報を生成して上記入力バッファ制御手段
に通知するための輻輳通知手段を備え、上記入力バッフ
ァ制御手段が、上記輻輳制御情報によって示された特定
の出力方路に向かうパケットについて上記入力バッファ
からの読み出しを抑制するようにしたことを特徴とす
る。

【０００９】また、本発明の第３実施例として示すスイ
ッチングシステムでは、グループ化された複数の入出力
回線を多重分離回路を介してスイッチ手段に収容したス
イッチングシステムにおいて、各多重分離回路が、複数
の入力回線から到着した入力パケットを多重化するため
の多重化手段、上記多重化された入力パケットを一時的
に蓄積するための入力バッファと、上記入力バッファへ
のパケットの書き込みと該入力バッファから上記入力ポ
ートへのパケットの読み出しを行う入力バッファ制御手
段と、上記出力ポートから入力された出力パケットを一
時的に蓄積する出力バッファと、上記出力バッファから
読み出された出力パケットを上記複数の出力回線に振り
分けるための分離手段と、上記出力バッファへの出力パ
ケットの書き込みと該出力バッファから上記分離手段へ
の出力パケットの読み出しを行うと共に、上記出力バッ
ファ内でパケットの蓄積状態を検出して、輻輳制御情報
を発生する出力バッファ制御手段とからなり、上記輻輳
制御情報が、制御情報分配手段によって上記複数の多重
分離回路の入力バッファ制御手段に通知され、上記各入
力制御手段が、上記輻輳制御情報によって示された特定
の出力方路に向かうパケットについて上記入力バッファ
からの読み出しを抑制するようにしたことを特徴とす
る。

【００１０】

【作用】本発明の第１実施例のシステム構成によれば、
スイッチ手段に共通バッファを用い、バッファメモリ上
に論理的に形成された出力回線対の複数の出力キューに
入力パケットを蓄積し、共通バッファ全体でパケット数
を管理できるようにしているため、特定の出力回線に向
かうパケットが集中的に到着した場合でも、共通バッフ
ァに空きエリアがある限り、上記特定出力回線の出力キ
ューにパケットを次々と追加することができる。従っ
て、特定の出力方路にトラヒックが偏っても、スイッチ
内部でバッファが満杯になってパケットが廃棄される確
率は低い。

【００１１】本発明では、上記共通バッファ内の何れか
の出力キューにおいて蓄積パケットの量が予め設定して
おいた閾値を超えた場合に、これを輻輳制御情報によっ
て各入力回線のバッファ制御手段に通知し、各入力バッ
ファからの上記出力キューに蓄積すべきパケットの読み
出しを抑制するようにしているため、共通バッファがエ
リア不足となってパケットが廃棄される事態を未然に回
避でき、パケット（セル）廃棄率を一層低減させること
ができる。

【００１２】また、本発明の第２の実施例によれば、入
力バッファがグループ化された複数の入力回線に共用の
バッファとなっているため、これら複数の入力回線で、
輻輳制御情報にパケット出力を抑制されている特定の出
力回線に向かうトラフィックが集中しない限り、上記特
定の出力回線と対応する１つのキューに充分なメモリ容
量を割り当てることが可能となる。従って、スイッチ側
からの要求に対して比較的長い期間にわたってパケット
出力を抑制することができ、輻輳によるパケット廃棄の
確率を一層低減できる。

【００１３】本発明の第３の実施例として示した構成に
よれば、グループ化された複数の出力回線にスイッチか
らの出力パケットを振り分けるための分離手段の前に、
これら複数の出力回線に共用される出力バッファを設
け、この出力バッファにおけるパケットの蓄積量も輻輳
制御できるようにしているため、パケット廃棄を伴うこ
となく、各出力回線毎のトラフィックの集中許容量を一
層大きくできる。

【００１４】

【実施例】図１は、本発明によるＡＴＭスイッチングシ
ステムの一実施例を示す構成図である。ＡＴＭスイッチ
ングシステムは、スイッチ１と、それぞれ入出力回線対
応に設けられたｎ個の回線インタフェース２（２−１〜
２−ｎ）とからなっている。尚、スイッチ１には、呼制
御のための装置（プロセッサ）が備わっているが、呼制
御装置は本発明の特徴とは直接関係していないため、図
面からは省略されている。

【００１５】回線インタフェース２−１において、例え
ば光ファイバからなる入力ラインＬ０−１から入力され
た信号（光信号）は、Ｏ／Ｅ変換回路２０で電気的な信
号に変換される。上記Ｏ／Ｅ変換回路２０からの出力信
号（セル）は、ＳＤＨ終端処理回路２２でＳＤＨの終端
処理され、セル同期回路２３でセル同期を取ることによ
って、ＡＴＭスイッチングシステム内のクロックに載せ
替えられる。

【００１６】セル同期回路２３からラインＬ２４に出力
されたセルは、ヘッダ変換回路２４に入力され、VPI/VC
I（Virtual Path Identifier / Virtual Channel Ident
ifier）等のヘッダ情報の書替え動作と、ルーティング
情報の付加動作が行なわれる。ヘッダ変換された入力セ
ルは、入力バッファ制御回路２６によって、入力バッフ
ァ２５に一時的に格納される。入力バッファ制御回路２
６は、各入力セルのヘッダ情報に基づいて、上記入力バ
ッファ２５へのセルの書込み動作を行うと共に、入力バ
ッファ２５からセルを読出し、スイッチ１の入力ライン
（入力ポート）Ｌ１−１に転送する。

【００１７】スイッチ１では、各入力ラインＬ１−１〜
Ｌ１−ｎから到着したセルを多重回路（ＭＵＸ）１０で
多重化した後、共通バッファ制御回路１３によって共通
バッファ１１に格納する。共通バッファ制御回路１３
は、書き込みサイクルにおいて、上記多重回路１０から
出力された各セルのヘッダを解析し、出力ライン対応に
アドレスチェインによるリスト構造（キュー）を形成し
ながら、共通バッファ１１へのセル書込み動作を行い、
読み出しサイクルにおいて、各キューからのセルの読出
し動作を行う。共通バッファ１１から読み出されたセル
は、分離回路ＤＭＸ１２によって出力ポートＬ１５−１
〜Ｌ１５−ｎに周期的に振り分けられ、各出力ポート毎
に設けられた輻輳情報付加回路１４−ｉ（ｉ＝１〜ｎ）
を通って、スイッチ出力ライン（出力ポート）Ｌ２−ｉ
（ｉ＝１〜ｎ）へ出力される。尚、輻輳情報付加回路１
４−ｉ（ｉ＝１〜ｎ）は、分離回路ＤＭＸ１２の入力側
に１つだけ設けてもよい。

【００１８】ラインＬ２−１を介して回線インタフェー
ス２−１に入力された出力セルは、ヘッダ変換回路２
４’で不要なヘッダ情報を除去した後、セル同期回路２
３に入力され、セル同期回路２３においてセル同期をと
り、光伝送路上で使用されるクロックへの載せ替えを行
った後、ＳＤＨ終端回路２２に入力される。ＳＤＨ終端
回路２２でＳＤＨ終端処理された出力セルは、Ｅ／Ｏ変
換回路２１で光信号に変換された後、ライン（光ファイ
バ）Ｌ３−１に送出される。

【００１９】図１に示した構成では、スイッチ１が共通
バッファ１１を備えており、このバッファ１１における
各キュー毎のセル輻輳状態を共通バッファ制御回路１３
で観測できるようになっている。共通バッファ１１内の
何れかのキュー、例えば出力ポートＬ１５−ｊへ出力す
べきセルを蓄積している第ｊキューにおいてセル量が所
定の閾値を超え、輻輳状態となったと仮定すると、この
場合、共通バッファ制御回路１３は、各輻輳情報付加回
路１４−１〜１５−ｎに対して、第ｊキュー（出力ポー
トＬ１５−ｊ）での輻輳発生を通知する。各輻輳情報付
加回路１４−１〜１５−ｎは、上記通知に応答して、バ
ッファ１１から読み出された出力セルに、上記第ｊキュ
ーでの輻輳発生を示す制御情報（以下、輻輳情報とい
う）を付加する。

【００２０】各回線インタフェース２−１〜２−ｎは、
上記輻輳情報が付加された出力セルを受信することによ
って輻輳の発生を知ることができる。例えば、回線イン
タフェース２−１では、入力バッファ制御回路２６が出
力セルから上記輻輳情報を抽出し、該輻輳情報の内容に
応じて、入力バッファ２５からの出力ポートＬ１５−ｊ
宛のセルの読み出しを抑制する。尚、輻輳ポート宛のセ
ルの抑制は、共通バッファ１１で当該キューの輻輳状態
が回復したことを示す制御情報の通知が来るまで継続さ
れる。

【００２１】図２は、図１における共通バッファ制御回
路１３の一実施例を示す。共通バッファ制御回路１３
は、バッファ１１上に、論理的にＦＩＦＯ（FirstIn Fi
rst Out）動作する複数のキューを形成する。これらの
キューは、次アドレス格納用メモリ１３６、書き込みア
ドレスメモリ１３１、読み出しアドレスメモリ１３２及
び空アドレスバッファ１３３を用いて、セル記憶エリア
をアドレスチェインでリスト構造化することによって実
現される。次アドレス格納用メモリ１３６は、各キュー
毎に、次に読み出すべきセルの格納位置を示すアドレス
（ポインタアドレス）を格納している。書き込みアドレ
スメモリ１３１は、キュー毎に、そのキュー内の最後の
セルと対をなして次アドレス格納用メモリに書き込まれ
た次セルアドレス（ポインタアドレス）を示しており、
セル到着の都度、セルヘッダが指定する出力ポート番号
（キュー番号）と対応して、到着セルの書き込みアドレ
スを与える。読み出しアドレスメモリ１３２は、キュー
番号と対応して、次に読み出すべきセルの読み出しアド
レスを記憶している。空アドレスバッファ１３３は、バ
ッファ１１内で、キューの構成に使用さられていない空
き状態のアドレス（読み出すべきセルが格納されていな
いアドレス）を蓄積している。

【００２２】バッファへのセルの書き込み動作は次のよ
うにして行われる。多重回路１０からセルが到着する
と、ヘッダ解析回路１３０でセルヘッダが解析され、到
着セルを格納すべき出力回線対応のキューの番号（キュ
ー番号）が、ヘッダ解析回路から書き込みアドレスメモ
リ１３１に入力される。書き込みアドレスメモリ１３１
からは、上記キュー番号に対応して、前回、ポインタア
ドレスとして記憶しておいた次セルの書き込みアドレス
が読み出される。上記アドレスは、アドレス線Ｌ１１を
介してバッファ１１（図１）に書き込みアドレスとして
入力されるため、上記バッファ１１の上記書き込みアド
レス位置に到着セルが書き込まれる。

【００２３】このとき、上記書き込みアドレスメモリ１
３１から読み出された次セル書き込みアドレスは、次ア
ドレス格納用メモリ１３６における書き込みアドレスに
もなっている。上記次アドレス格納用メモリ１３６に
は、空アドレスバッファ１３３から取り出された空きア
ドレスがデータとして入力され、上記バッファ１１に書
き込まれた到着セルと対をなす次セルアドレス（ポイン
タアドレス）として記憶される。空アドレスバッファ１
３３から取り出された上記空きアドレス（ポインタアド
レス）は、書き込みアドレスメモリ１３１にもデータと
して入力され、これによって、書き込みアドレスメモリ
１３１内の上記到着セルキュー番号と対応する位置に旧
ポインタアドレスに代わる新たなポインタアドレスが記
憶される。上記動作を繰り返すことにより、バッファ中
の複数のセルを次アドレス格納用メモリ１３６中に記憶
されたポインタアドレスで次々と連鎖した形式でセルキ
ューが構成され、セル到着の都度、該到着セルの出力回
線と対応したセルキューにセルが追加されて行く。

【００２４】バッファ１１からのセルの読み出し動作は
次のようにして行われる。出力タイミングカウンタ１３
５から出力されるタイミングに対応して、帯域制御テー
ブル１３４からキュー番号が出力され、読み出しアドレ
スメモリ１３２から上記キュー番号と対応した読み出し
アドレス（ポインタアドレス）が出力される。上記アド
レスは、アドレス線Ｌ１２を介してバッファ１１（図
１）に入力され、これによって、バッファから上記キュ
ー番号に対応するセルが読み出される。このとき、上記
読み出しアドレスは、次アドレス格納用メモリ１３６に
も読み出しアドレスとし入力されているため、上記バッ
ファ１１からのセルの読み出しと平行して、上記読み出
しアドレスメモリ１３６から当該キューの次セルのポイ
ンタアドレスが読み出され、これが読み出しアドレスメ
モリ１３２に次のポインタアドレスとして記憶される。
上記読み出しアドレスは、上述したセルと次ポインタア
ドレスの読み出し動作が完了すると、空きアドレスとし
て空アドレスバッファ１３３に解放される。

【００２５】図２において、輻輳状態の検出と輻輳情報
の発生は、第１セレクタ１３７、第２セレクタ１３８、
セル数ＲＡＭ１３９、加算器１３ａ、輻輳閾値ＲＡＭ１
３ｂ、比較器１３ｃおよび輻輳状態ＲＡＭ１３ｄからな
る回路部分で行われる。第１セレクタ１３７は、セル書
き込み時には、ヘッダ解析回路１３０から出力される書
き込みキュー番号を選択し、セル読み出し時には、帯域
制御テーブル１３４から読み出さレタキュー番号を選択
する。第２セレクタ１３８は、セル書き込み時には「＋
１」を出力し、セル読み出し時には「−１」を出力す
る。セル数ＲＡＭ１３９は、バッファ１１が蓄積中のセ
ル数をキュー番号対応に記憶しており、上記第１セレク
タ１３７が選択したキュー番号と対応するセル数を出力
する。上記セル数ＲＡＭ１３９から出力されたセル数
は、加算器１３ａにおいて、第２セレクタ１３８の出力
値と加算され、書き込み時には「１」だけ増加し、読み
出し時には「１」だけ減少する。上記加算器１３ａで更
新されたセル数は、セル数ＲＡＭ１３９に記憶されると
共に比較器１３ｃに入力される。上記比較器１３ｃは、
上記更新されたセル数と、輻輳閾値ＲＡＭ１３ｂから読
み出された上記キュー番号と対応する輻輳閾値とを比較
し、比較結果に応じた状態情報を出力する。もし、上記
セル数が輻輳閾値を超えていた場合は、該当キューが輻
輳状態にあることを示す状態情報が出力される。上記比
較器１３ｃから出力された状態情報は、輻輳状態ＲＡＭ
１３ｄに格納される。

【００２６】輻輳状態ＲＡＭ１３ｄは、例えば、各キュ
ー番号と対応する複数のビットからなり、輻輳状態にあ
るキュー番号のビットは「１」、正常状態にあるキュー
番号のビットは「０」で表示することによって、各キュ
ー毎に状態をビットマップ形式で記憶する。輻輳状態Ｒ
ＡＭ１３ｄに記憶されたビットマップ情報は、バッファ
１１からのセルの読み出しの都度、ラインＬ１４に制御
信号（輻輳状態信号）として読み出され、図１に示した
輻輳情報付加回路１４−１〜１４−ｎに通知される。

【００２７】図３は、ヘッダ変換回路２４からの出力セ
ル（ａ）と、輻輳情報付加回路１４からの出力セル
（ｂ）のフォーマットの１例を示す。図１に示したＡＴ
Ｍスイッチングシステムでは、回線インタフェースのヘ
ッダ変換回路２４に対して、入力回線から、例えばＮＮ
Ｉセルフォーマットでセルが入力される。ヘッダ変換回
路２４では、予めヘッダ変換テーブルに記憶されている
パラメータ情報に基づいて、各入力セルのＶＰＩ／ＶＣ
Ｉの変換を行うと共に、付加ヘッダとしてキュー番号を
付加することによって、図３の（ａ）に示す内部フォー
マットをもつセルに変換する。ヘッダ変換されたセル
は、スイッチ１に入力され、共通バッファ制御回路１３
によって付加ヘッダ部のキュー番号が解析され、キュー
番号に応じて、バッファ１１へのセル書き込み動作と読
み出し動作が実行される。

【００２８】スイッチ１内において、バッファ１１から
ラインＬ１５−１〜Ｌ１５−ｎに読みされたセルは、輻
輳情報付加回路１４−１〜１４−ｎに入力され、輻輳情
報が付加され、図３の（ｂ）に示すセルフォーマットと
なる。この輻輳情報は、共通バッファ制御回路１３の輻
輳状態ＲＡＭ１３ａからラインＬ１４に出力される輻輳
状態信号に基づいて付加される。上記輻輳情報は、キ
ュー毎の輻輳状態を示しており、各回線インタフェース
２の入力バッファ制御回路２６は、ラインＬ２からセル
を受信すると、付加ヘッダ部に付されたが輻輳情報を抽
出し、輻輳状態にあるキュー番号をもつセルについて
は、輻輳状態が解消する迄、バッファ２５からの出力を
抑制するよう読み出し制御を行う。この制御動作によっ
て、スイッチ１では、輻輳状態にあるキューへの新たな
セルの追加がなくなるため、キュー長が次第に短縮さ
れ、輻輳状態から正常状態に回復することができる。

【００２９】尚、共通バッファ制御回路１３で処理する
キューの数が多くなると、付加ヘッダの輻輳情報が多く
のビット数を必要とする。例えば、１２８個のキューを
処理している場合には、各キュー毎の輻輳状態をビット
マップで表示するためには、付加ヘッダ部の輻輳情報に
１２８ビットが必要となる。輻輳情報用のビット数を減
らすためには、例えば、各キュー内のセルに「１」〜
「４」のシーケンス番号を周期的に付加し、１番目のセ
ルには第１〜第３２番目のキューに関する輻輳情報を付
加し、以下、２番目のセルには第３３〜第６４番目のキ
ュー、３番目のセルには第６５〜９６番目のキュー、４
番目のセルには第９７〜第１２８番目のキューに関する
輻輳情報を付加するようにすれば、輻輳制御にようする
１セル当たりの付加ビットは、シーケンス番号と３２ビ
ットの輻輳情報で済むことになる。

【００３０】図４は、回線インタフェース２内の入力バ
ッファ制御回路２６の一実施例を示す。入力バッファ制
御回路２６は、バッファ２５（図１）上にリスト構造に
よって論理的にＦＩＦＯ（First In First Out）動作す
る複数のキューを形成する。これらのキューは、スイッ
チ１内でバッファ１１上に構成される論理的なキューと
１対１に対応する。バッファ２５上へのリスト構造によ
るキューの形成は、図４における次アドレス格納用メモ
リ２６６、書き込みアドレスメモリ２６１、読み出しア
ドレスメモリ２６２、および空アドレスバッファ２６３
によって、図２で説明した共通バッファ制御回路におけ
るキューの構成と同様の方法で行われる。

【００３１】すなわち、次アドレス格納用メモリ２６６
は、各キュー毎に次に到着したセルの書き込みアドレス
（ポインタアドレス）を記憶しており、書き込みアドレ
スメモリ２６１は、各キュー毎に、バッファ２５内の最
新のセルと対をなして次アドレス格納用メモリ２６６に
記憶されている最新ポインタアドレスを保持している。
セル到着時に、ヘッダ解析回路２６０から出力されたキ
ュー番号と対応して、上記次アドレス格納用メモリ２６
６から該当キューにおけるポインタアドレスが読み出さ
れ、これを書き込みアドレスとして、バッファ２５への
セルの書き込みと、次アドレス格納用メモリ２６６への
次のポインタアドレスの書き込みとが行われる。上記次
のポインタアドレスは、空きアドレスバッファ２６３か
ら取り出されたものであり、次アドレス格納用メモリ２
６６へ書き込まれるのと同時に、書き込みアドレスメモ
リ２６１に旧ポインタアドレスに代わる当該キューの新
たなポインタアドレスとして記憶される。

【００３２】２６７は、セル到着時に、ヘッダ解析回路
２６０から出力されたキュー番号を記憶するキュー番号
バッファであり、バッファ２５からのセルの読み出しサ
イクルにおいて、上記読み出しキュー番号バッファ２６
７から出力されたキュー番号が、読出制御回路２６８と
読出禁止テーブル２６９に入力される。２６ａは、ライ
ンＬ２６から入力される各セルの付加ヘッダから輻輳情
報（図３（ｂ））を抽出し、キュー毎に輻輳（読み出し
禁止）の有無を示す状態情報を読出禁止テーブル２６９
に書き込む輻輳情報解析回路である。

【００３３】上記読出禁止テーブル２６９は、キュー番
号バッファ２６７から入力されたキュー番号が読み出し
禁止状態となっていた場合は、読出制御回路２６８に読
み出し禁止信号を出力し、禁止状態になければ、読み出
し許可信号を出力する。読出制御回路２６８は、読出禁
止テーブル２６９から禁止信号が出力された場合は、上
記キュー番号を読み出しキュー番号バッファ２６７に戻
し、読出禁止テーブル２６９かれあ許可信号が出力され
た場合は、上記キュー番号を読み出しアドレスメモリ２
６２に出力する。

【００３４】読み出しアドレスメモリ２６２は、キュー
毎に次に読み出すべきセルを示すポインタアドレスを記
憶しており、上記読出制御回路２６８から指定されたキ
ュー番号と対応するポインタアドレスを出力する。上記
ポインタアドレスを読み出しアドレスとして、バッファ
２５からセルが読み出され、これと平行して次アドレス
格納用メモリ２６６から新たなポインタアドレスが読み
出される。上記新たなポインタアドレスは、上記キュー
番号と対応して読み出しアドレスメモリ２６２に記憶さ
れる。なお、上記セルの読み出しによって不要となった
ポインタアドレスは、空アドレスバッファ２６３に解放
される。

【００３５】上記構成によれば、スイッチ内の全てのキ
ューが通常状態にある場合は、読み出しキュー番号バッ
ファ２６７から登録順にキュー番号が出力され、そのキ
ュー番号のキュー（バッファ２５）からセルが入力順に
読み出され、スイッチ１に供給される。一方、スイッチ
１内に輻輳状態のキューがある場合は、読出禁止テーブ
ル２６９および読出制御回路２６８の機能によって、上
記キューへのアクセスが禁止され、その後の到着した他
のキューのセルが読み出されるようになっているため、
スイッチ１内で輻輳状態にあるキューへのセルの供給が
抑制され、スイッチ１内での輻輳が回避される。なお、
輻輳状態にあるキューについては、セルの読み出しが禁
止されたキュー番号が、読出制御回路２６８によってキ
ュー番号バッファ２６７にの最後に再び書き込まれ、輻
輳キューに蓄積されたセル数に等しい数のキュー番号が
キュー番号バッファ２６７に残るようになっている。従
って、輻輳状態が解消すれば、キュー番号バッファ２６
７からのキュー番号の繰返し出力によって、バッファ２
５に蓄積されていたセルを全て読み出すことができる。

【００３６】図５は、入力バッファ制御回路２６の他の
実施例を示す構成図である。この実施例回路では、バッ
ファ２５へのセルの書き込みと、次アドレス格納用メモ
リ２６６へのポインタアドレスの書き込み動作は、図４
に示した実施例と同様に行われ、バッファ２５からのセ
ルの読み出し制御部分動作において、前記実施例と次の
点で相違している。

【００３７】２６５は出力タイミングカウンタであり、
このカウンタから出力されるタイミング信号（カウント
値）に対応するキュー番号が帯域制御テーブル２６４か
ら出力され、読出禁止テーブル２６９と出力キュー判定
回路２６ｂに入力される。読出禁止テーブル２６９は、
第１の実施例と同様に、輻輳情報解析回路２６ａからの
指示によって各キュー毎の輻輳の有無を記憶しており、
帯域制御テーブル２５４が出力したキュー番号と対応す
るキューの状態に応じて、読み出し禁止信号または読み
出し許可信号を出力する。

【００３８】２６ｂは、上記読出禁止テーブル２６９か
らの出力に応じて、帯域制御テーブル３６４から出力さ
れたキュー番号の読み出しアドレスメモリ２６２への転
送を制御する出力キュー判定回路２６ｂであり、読出禁
止テーブル２６９が読み出し禁止信号を出力していない
キュー番号だけが、該判定回路を通過して読み出しアド
レスモリ２６２に選択的に供給され、これによって、ア
ドレスメモリ２６２からポインタアドレスが出力され、
これを読み出しアドレスとして、バッファ２５から当該
キューのセルの読み出しが行われる。上記出力キュー判
定回路２６ｂには、例えば、各読み出しサイクルにおい
て、帯域制御テーブル２６４から複数のキュー番号を優
先度順に出力させ、読出禁止テーブル２６９で禁止され
なかった最初のキュー番号（最も優先度の高いもの）を
選択させるようにしてもよい。

【００３９】上記実施例の方式によれば、スイッチ側で
輻輳状態にあるキューが無い場合には、帯域制御テーブ
ル２６４で指示されたキュー（複数のキューが指定され
ている場合には最も優先度の高いもの）のセルがバッフ
ァ２５から読み出される。一方、輻輳状態のキューがあ
る場合には、帯域制御テーブル２６４が指示したキュー
のうち、輻輳状態でないキューのセルがバッファから読
み出される。

【００４０】なお、ＡＴＭスイッチングシステムの入力
側から出力側（図１のバッファ１１に論理的に構成され
る出力キュー）へのセルのスループット（帯域）が一定
で、帯域に変動がない場合は、出力側の輻輳状態に応じ
た制御を行うことなく、帯域制御テーブル２６４で設定
された帯域に従って、バッファ２５からセルを出力する
ようにしてもよい。この場合、各入力回線インターフェ
イスから出力キューへ向かうセル帯域の総和がその出力
キューの帯域を超えないように帯域設定しておく限り、
出力キューでの輻輳状態は発生しない。

【００４１】以上、図１〜図５で説明したＡＴＭスイッ
チングシステムでは、スイッチ１内のバッファ１１およ
び各回線インタフェース２内のバッファ（入力バッフ
ァ）２５でセルがキュー毎に管理され、スイッチバッフ
ァ１１内の何れかのキューで輻輳状態が検出されると、
各入力バッファ２５における該当キューからのセル出力
を抑制するようになっている。スイッチバッファ１１に
おける輻輳状態は、キュー内のセル数が、予め設定され
た輻輳閾値を超えているか否かによって検出できる。

【００４２】上記スイッチングシステムでは、スイッチ
バッファ１１におけるセルの書き込みと読み出しが「共
通バッファ制御方式」で行われているため、各キュー毎
の輻輳閾値の総和は、バッファ１１のセル蓄積容量を超
えた値に設定することも可能である。通常、輻輳状態は
特定の出力キューにトラヒックが集中したとき発生する
ものであり、特定のキューにトラヒックが集中し、その
キューに多量のバッファ容量が必要となった場合、他の
キューにおいてはトラヒック量が減少し、バッファ容量
が少なくても済む状態とっなっている。このため、バッ
ファ全体としてみれば、全てのキューが輻輳状態になる
前にバッファ１１からセルが溢れる確率は極めて低い。
なお、バッファを出力キュー毎に予め固定容量のバンク
に分けておき、各バンク内でセルの入出力を管理する
「出力バッファ制御方式」では、輻輳閾値を各バンクの
バッファ量を超えて設定した場合、輻輳状態を検出する
前にセル廃棄が起こため、各キューの輻輳閾値の総和
は、バッファ１１の総容量を超えることができない。共
通バッファ制御方式では、各キュー毎の輻輳閾値の総和
をバッファ１１の総容量を超える値に設定することがで
きるため、上記出力バッファ制御方式に比べて輻輳閾値
を大きく設定することができ、これと入力バッファ側で
のセル送出抑制制御とを組み合わせることによって、セ
ル廃棄特性の優れたスイッチングシステムを提供するこ
とができる。

【００４３】なお、セル廃棄を前提とするシステム構成
として、輻輳状態のキューへ向かうセルを一時的に蓄積
するバッファ２５の代わりに、輻輳キューへ向かうセル
を廃棄する回路を設ける方式、あるいは、セルの送出を
パケット単位で管理しておき、輻輳時に既に１部のセル
が通過中のパケットについては後続のセルも通過させ、
新たなパケットに属するセルで輻輳キューに向かうもの
については全て廃棄する方式としてもよい。

【００４４】特に、ＡＡＬ５（ATM Adaptation Layer T
ype 5）を用いたパケット通信のように、パケットを構
成する複数セルのうち１セルでも廃棄されれば当該パケ
ットの全セルを再送せざるを得ない方式の場合、輻輳キ
ューでセル廃棄が発生する前に、新たに到着したパケッ
トのセルについてパケット単位で廃棄動作を開始するこ
とによって、既に通過中のパケットについてのセル廃棄
の可能性を極力低減することは、ネットワークシステム
におけるパケットのスループット改善に有効な手段とな
る。なお、パケット単位でセルを廃棄する方式におい
て、パケットの全セルを廃棄すると、受信側の端末装置
が、ネットワーク内でパケットあるいはセルが廃棄され
たことを識別できなくなる。従って、パケット単位での
セル廃棄制御において、各パケット中の少なくとも１つ
のセル、例えば最終セルだけは通過させることが望まし
い。ＡＡＬ５の場合、各受信端末がパケットデータのエ
ラーチェックを行っているため、最終セルだけが到着す
ると、エラーチェックによってセル廃棄、またはパケッ
トデータのエラーを検知することができ、発信側端末に
対して再送要求を行うことができる。

【００４５】図６は、本発明によるスイッチングシステ
ムの第２の実施例を示すシステム構成図である。本実施
例では、スイッチ１の各入力ポートに多重分離回路３
（３−１〜３−ｎ）を設け、各多重分離回路３に複数の
回線インタフェース回路２’（２’−１１〜２’−ｎ
ｍ）を収容するようにしている。各回線インタフェース
回路２は、図１に示した回線インタフェース回路２の構
成からバッファ２５と入力バッファ制御回路２６を取り
除いた構成を有し、これに代わるものとして、各多重分
離回路３がバッファ３５とＭＵＸバッファ制御回路３６
を備えている。即ち、多重分離回路３−１のバッファ３
５とＭＵＸバッファ制御回路３６が、複数の入力回線に
共有された構成となっている。スイッチ１の構成は図２
に示したものと同一であり、バッファ１１上に各出力線
に対応した複数の論理的なＦＩＦＯキューが形成され、
共通バッファ制御回路１３がキューの輻輳状態を検出す
ると、輻輳情報付加回路１４−１〜１４−ｎに輻輳状態
にあるキュー番号が通知され、各輻輳情報付加回路がセ
ルの付加ヘッダ部に輻輳情報を付加した上で、それぞれ
と対応する多重分離回路３にセルを転送する。

【００４６】各多重分離回路３は、グループ化された複
数の回線インターフェイス２’からの入力セルを多重化
する多重化回路ＭＵＸ３０と、輻輳情報付加回路１４か
ら出力されたセルを受信して上記複数の回線インターフ
ェイス２’に周期的に振り分ける分離回路ＤＭＸ３１
と、上記ＭＵＸ３０から入力されたセルを一時的に蓄積
するためのバッファメモリ３５と、上記メモリへのセル
の書き込み／読み出しを制御するＭＵＸバッファ制御回
路３６とからなる。スイッチ１が上記ＤＭＸ３１におけ
るセルの出力タイミングを意識した帯域制御を行うこと
によって、各回線インタフェースへのセルスイッチング
が実現される。

【００４７】ＭＵＸバッファ制御回路３６は、スイッチ
出力ポートから受信したセルの付加ヘッダ部に含まれる
輻輳情報から輻輳状態にあるキューの番号を解析し、そ
のキューへのセル出力を停止するようにバッファ３５か
らのセル読み出しを制御する。

【００４８】ＭＵＸバッファ制御回路３６の構成は、図
４、図５に示した入力バッファ制御回路と基本的には同
一の構成のものを適用できる。この場合、バッファ３５
上には、スイッチ側のバッファ１１上に構成されるキュ
ーと対応した複数のキューが形成され、バッファ１１上
の何れかのキューが輻輳状態になると、輻輳が解消する
迄の間、これと対応するバッファ３５上のキューからの
セルの読み出しが抑制される。

【００４９】図７は、ＭＵＸ３０の機能を示す。ここに
示した例では、回線インターフェイス２'−１１〜２'−
１４から速度Ｖで入力された４個のセルが多重化され、
速度４Ｖのセルとしてバッファ３５に転送されている。
通常のスイッチングシステムにおいては、スイッチの入
力ポートに接続されたＭＵＸからの出力セルはスイッチ
に直接入力されるが、本実施例では、スイッチ１で何れ
かのキューが輻輳状態になった場合にスイッチ１へのセ
ル出力を抑制するために、ＭＵＸ３０の出力セルが一時
的にバッファ３５に蓄積され、出力キューに状態に応じ
て選択的にスイッチ１に転送できるようになっている点
に特徴である。

【００５０】上記実施例の構成は、複数の回線インター
フェイスが輻輳制御用に必要とするバッファを多重分離
回路内に設けた共通バッファ３５によって共有化してい
る。従って、スイッチ１側で特定の出力キューが輻輳状
態となったために、多重分離回路３内のバッファ３５
で、或る入力回線から上記輻輳出力キューに向かうのト
ラヒックのセルが特定のキューに集中的に蓄積された場
合でも、他の入力回線からのセルがバッファ３５内で輻
輳状態とならない限り、上記特定のキューがバッファ３
５の容量を有効に活用でき、第１実施例に比較してセル
廃棄率を更に低くすることができる。なお、図６におい
て、スイッチ１の全ての入出力ポートが多重分離回路を
介して入出力回線を収容する必要はなく、一部の入出力
ポートに図１に示した個別の回線インターフェイスが接
続されてもよい。

【００５１】図８は、上記第２の実施例を変形した本発
明によるＡＴＭスイッチングシステムの第３の実施例を
示す構成図である。本実施例では、各多重分離回路３'
（３'−１〜３'−ｎ）が、ＤＭＸ３１の入力側にバッフ
ァ３８とＤＭＸバッファ制御回路３９を備え、ＭＵＸ３
０側のバッファ３５の後段に輻輳情報付加回路３７を備
え、スイッチ内部を流れるセルのオーバーヘッドを利用
して、輻輳検出点（ＤＭＸバッファ制御回路３９）から
制御点（ＭＵＸバッファ制御回路３６）に輻輳情報が通
知される。

【００５２】上記ＤＭＸバッファ制御回路３９の構成
は、図２に示したものと同一であり、バッファ３８上に
複数の論理的なＦＩＦＯキューを形成する。バッファ３
８上の何れかのキューが輻輳状態となると、輻輳情報付
加回路３７に輻輳状態情報が通知され、セルヘッダに上
記輻輳状態にあるキュー番号が付加された形で入力セル
がスイッチ１へ送出されるようになっている。

【００５３】上記入力セルは、スイッチ１のＭＵＸ１０
で多重され、共通バッファ制御回路１３によってバッフ
ァ１１に書き込まれる。この場合、共通バッファ制御回
路１３は、入力セルの付加ヘッダを解析し、例えば多重
分離回路３'−ｉにおいて特定のキュー番号が輻輳状態
となったことを検知し、これを輻輳情報付加回路１４−
１〜１４−ｎへ通知する。その結果、上記多重分離回路
３'−ｉにおける輻輳状態が、各多重分離回路３'−１〜
３'−ｎに伝達される。各多重分離回路３’において、
ＭＵＸバッファ制御回路３６は、バッファ３５上に、他
の全ての多重分離回路のＤＭＸ側バッファ３８上に形成
されるキュー（または、スイッチバッファ１１に形成さ
れるキュー）と対応する複数のキューを形成しており、
他の何れかの多重分離回路のＤＭＸ側バッファにおいて
特定のキューが輻輳状態にあることを通知されると、上
記特定キューと対応するキューのセルがバッファ３５か
ら出力されるのを抑制する。図９は、本発明によるスイ
ッチングシステムの第４の実施例を示す構成図である。
本実施例は、スイッチ内部を流れるセルのオーバーヘッ
ドを利用する代わりに、スイッチ内に輻輳情報通知に専
用の信号線（輻輳情報通知線）を設け、この輻輳情報通
知線を介して、輻輳検出点から輻輳制御点に輻輳情報が
通知するようにしたものであり、図８に示した第３の実
施例と比較すると、複数の多重分離回路３−１〜３−ｎ
と輻輳情報通知線を介して接続された輻輳情報分配スイ
ッチ４を備えたことに特徴がある。すなわち、各多重分
離回路３のＤＭＸバッファ制御回路３９から出力された
輻輳情報が、上記輻輳情報分配スイッチ４を経由して、
各多重分離回路３のＭＵＸバッファ制御回路３６に伝達
されるようになっている。上記輻輳情報分配スイッチ４
の構成の１例を図１０に示す。輻輳情報分配スイッチ４
は、複数のメモリ４０−１〜４０−ｎと、これらのメモ
リの出力を選択的に出力するためのセレクタ４１と、上
記メモリおよびセレクタに接続された制御回路４２とか
らなる。

【００５４】各多重分離回路３のＤＭＸバッファ制御回
路３９は、常時、バッファ３８上に形成される論理キュ
ーの状態を監視し、監視結果（輻輳情報）を輻輳情報通
知線を介して輻輳情報分配スイッチ４に周期的に通知す
る。輻輳情報を周期的に通知するために、図１１の
（Ａ）に示すフレーム（入力側フレーム）が用いられ
る。上記入力側フレームは、フレーム同期パターンＦ
と、各キューの状態を示す複数の領域Ｑ１〜Ｑｋからな
り、各領域には１ビット分が割り当てられている。２進
数の「１」が設定された領域は、該領域に対応する論理
キューのキュー長が閾値を越えたことを示し、２進数の
「０」が設定された領域は、これに対応する論理キュー
のキュー長が閾値以下であることを示す。各ＤＭＸバッ
ファ制御回路３９は、常時、バッファ３８上の論理キュ
ーの長さを監視し、何れかの論理キューにおいてキュー
長が予め設定された閾値を越えた場合、上述した入力側
フレームの上記輻輳論理キューと対応する領域に「１」
を表示する。

【００５５】輻輳情報分配スイッチ４は、各多重分離回
路３−１〜３−ｎから送られてくる輻輳情報を、それぞ
れメモリ４０（４０−１〜４０−ｎ）に一旦書き込む。
各メモリは、各多重分離回路毎に各論理キューの輻輳情
報を格納できる容量をもち、輻輳情報は、各多重分離回
路から、図１１に示したフレームによって周期的に送ら
れてくるため、制御回路４２は、上記メモリ４０−１〜
４０−ｎに上書きする形で輻輳情報を周期的に蓄積す
る。

【００５６】各メモリ４０−１〜４０−ｎに記憶された
輻輳情報は、制御回路４２によって順次に周期的に読み
出される。すなわち、第１のメモリ４０−１から多重分
離回路３−１におけるｋ個の論理キューに関する輻輳情
報を読み出した後、第２のメモリ４０−２から多重分離
回路３−２におけるｋ個の論理キューに関する輻輳情報
を読み出し、同様の動作を繰り返すことによって、４０
−１から４０−ｎまでの全てのメモリから輻輳情報を読
み出す。上述した輻輳情報の順次読み出しは、複数のメ
モリ４０−１〜４０−ｎを同時にアクセスしておき、メ
モリ４０−１〜４０−ｎから並列的に読み出された輻輳
情報のうち、特定のメモリ出力をセレクタ４１によって
選択的に取り出すことによって実現できる。

【００５７】メモリから読み出された情報は、図１１の
（Ｂ）に示す出力側フレームにマッピングされ、同一フ
レームを同報出力することによって、各多重分離回路３
−１〜３−ｎに分配される。出力側フレームは、図に示
すように、複数の多重分離回路３−１〜３−ｎから輻輳
情報分配スイッチ４に伝達されてきた輻輳情報を１つの
フレームで各多重分離回路に伝送できる情報容量をも
つ。各多重分離回路３のＭＵＸバッファ制御回路３６
は、上記出力側フレームによって受信した輻輳情報を用
いて、第３実施例と同様のバッファ制御を行う。

【００５８】本実施例によれば、輻輳情報を各制御点に
伝達するために輻輳情報分配スイッチを用いているた
め、検出点と制御点とを直接メッシュ状に接続する方式
に比べて、輻輳情報通知線の数を削減できる。

【００５９】なお、上記第４実施例では、各検出点で採
取された全てのキューに関する輻輳情報が分配スイッチ
を介して各制御点に周期的に伝達されるようにしたが、
輻輳が検出された場合にのみ輻輳情報を制御点に通知す
るようにしてもよい。例えば、輻輳検出点である各多重
分離回路３のＤＭＸバッファ制御回路３９が、輻輳が検
出された場合にのみ、論理キューの番号を輻輳情報分配
スイッチ４に通知し、輻輳情報分配スイッチ４が、上記
輻輳情報（輻輳が発生したキューの番号）をメモリに蓄
え、次に、制御回路４２によって上記メモリに蓄えられ
ているキュー番号を各多重分離回路３に同報通信させ
る。輻輳状態にあったキューが通常状態の戻った場合、
状態の変化を上記と同様に輻輳情報分配スイッチ４に通
知し、これを各多重分離回路３に同報通信させる。

【００６０】また、上記第４実施例は、第３実施例で示
したスイッチングシステムに輻輳情報分配スイッチを適
用したものであるが、上記輻輳情報分配スイッチによる
輻輳制御情報の分配方式を他の実施例で示したスイッチ
ングシステムに組み合わせてもよい。

【００６１】

【発明の効果】以上の説明から明らかなように、本発明
のスイッチングシステムによれば、スイッチの入力側バ
ッファまたは出力側バッファの少なくとも一方を複数の
出力方路または複数の入力方路に共有される共通バッフ
ァとし、共通バッファ内に方路毎に可変長の論理的なバ
ッファを形成し、特定の出力方路において出力セルの輻
輳状態が検出された場合にスイッチへのセルの供給を抑
制するようにしている。

【００６２】従って、例えば、出力側バッファを共通バ
ッファとした場合、特定の出力方路でセルが集中しても
共通バッファに空きエリアがある限り、セル共通バッフ
ァ上に同一方路のセルを充分に蓄積することができ、バ
ッファがセルで満杯になる確率は低くなるため、これに
入力側からのセルの供給抑制を加えることにより、セル
廃棄率を極めて低く抑えることが可能となる。

【００６３】また、入力側のバッファをグループ化され
た複数の入力方路間で共有した場合、特定の入力方路か
らのトラヒックが特定の出力方路に集中した場合でも、
同一グループ内の他の入力方路からのトラヒックにおい
てセルの通過に支障がない限り、共有バッファの容量を
上記特定入力方路のトラヒックのために利用することが
でき、セルの廃棄を回避することができる。

【図面の簡単な説明】

【図１】本発明によるＡＴＭスイッチングシステムの第
１の実施例を示す構成図。

【図２】図１における共通バッファ制御回路１３の構成
の１例を示す図。

【図３】第１実施例のシステムで使用されるセルのセル
フォーマットを示す図。

【図４】図１における入力バッファ制御回路２６の構成
の１例を示す図。

【図５】図１における入力バッファ制御回路２６の他の
実施例を示す図。

【図６】本発明によるＡＴＭスイッチングシステムの第
２の実施例を示す構成図。

【図７】図６における多重分離回路３内のＭＵＸ３０の
機能を示すためのタイミング図。

【図８】本発明によるＡＴＭスイッチングシステムの第
３の実施例を示す構成図。

【図９】本発明によるＡＴＭスイッチングシステムの第
４の実施例を示す構成図。

【図１０】図９における輻輳情報分配スイッチ４の構成
を示す図。

【図１１】第４の実施例で欠く多重分離回路３と輻輳情
報分配スイッチ４との間の通信に適用される入出力フレ
ームを示す図。

【符号の説明】

１……スイッチ、２…回線インタフェース回路、３…多
重分離回路、４…輻輳情報分配スイッチ、１０、３０…
ＭＵＸ、１１…スイッチバッファ、２５、３５、３８…
入力側バッファ、１２、３１…ＤＭＸ、１３…共通バッ
ファ制御回路、１３ａ…加算器、１３ｂ…輻輳閾値ＲＡ
Ｍ、１３ｃ…比較器、１３ｄ…輻輳状態ＲＡＭ、１４、
３７…輻輳情報付加回路、２０…Ｏ／Ｅ変換回路、２１
…Ｅ／Ｏ変換回路、２２…ＳＤＨ終端処理回路、２３…
セル同期回路、２４…ヘッダ変換回路、２６…入力バッ
ファ制御回路、２６ａ…輻輳情報解析回路、２６ｂ…出
力キュー判定回路、３６…ＭＵＸバッファ制御回路、３
９…ＤＭＸバッファ制御回路、４０…メモリ、４１…セ
レクタ、４２…制御回路、１３０、２６０…ヘッダ変換
回路、１３１、２６１…書き込みアドレスメモリ、１３
２、２６２…読み出しアドレスメモリ、１３３、２６３
…空アドレスバッファ、１３４、２６４…帯域制御テー
ブル、１３５、２６５…出力タイミングカウンタ、１３
６、２６６…次アドレス格納用メモリ、１３７、１３８
…セレクタ、１３９…セル数ＲＡＭ、２６７…読み出し
キュー番号バッファ、２６８…読出制御回路、２６９…
読出禁止テーブル、

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 9466−5ＫＨ０４Ｌ 11/20 １０２Ｅ 9466−5Ｋ１０２Ｚ (72)発明者高瀬晶彦東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者小栗洋三神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内

Claims

【特許請求の範囲】

【請求項１】複数の入力回線および出力回線に接続され
たスイッチングシステムにおいて、上記入力回線毎に設けられた複数の入力バッファと、上記入力バッファ対応に設けられ、上記入力回線から到
着したパケットの上記入力バッファへの書き込みと該入
力バッファからのパケットの読み出しを行う複数の入力
バッファ制御手段と、上記複数の入力バッファから読み出されたパケットを共
通バッファに一時的に蓄積した後、各パケットのヘッダ
情報によって決まる何れかの出力回線に振り分けるため
のスイッチ手段と、上記共通バッファにおけるパケットの蓄積状態を監視
し、パケットが過剰になった出力方路を示す輻輳制御情
報を発生するための手段と、上記輻輳制御情報を各入力バッファ制御手段に通知する
ための輻輳通知手段とからなり、上記各入力バッファ制御手段が、上記輻輳制御情報に応
じて上記入力バッファからのパケットの読み出しを選択
的に行い、上記共通バッファにおけるパケットの蓄積を
制御するようにしたことを特徴とするスイッチングシス
テム。
【請求項２】前記スイッチ手段が、前記複数の入力バッ
ファから読み出されたパケットを多重化して出力するた
めの多重回路と、上記多重回路からの出力パケットを各パケットのヘッダ
情報に応じて前記共通バッファへ書き込むと共に、上記
共通バッファから所定の順序でパケットの読み出すため
の共通バッファ制御手段と、上記共通バッファから読み出されたパケットを上記複数
の出力回線に振り分けるための分離回路とからなり、上記共通バッファ制御手段が、上記共通バッファにおけ
るパケットの蓄積状態を監視し、前記輻輳制御情報を発
生することを特徴とする請求項１に記載のスイッチング
システム。
【請求項３】前記共通バッファ制御手段が、前記共通バ
ッファ上に出力回線と対応した可変長の複数の論理的な
出力キューを形成し、前記多重回路からの出力パケット
をそれぞれのヘッダ情報によって特定される上記何れか
の出力キューに追加すると共に、上記複数の出力キュー
を所定の順序でアクセスしてパケットを読み出すための
手段と、上記各出力キュー毎のパケット数によって輻輳
状態を検出し、パケットが過剰になった出力方路を示す
前記輻輳制御情報を発生する手段とを有し、前記各入力バッファ制御手段が、上記輻輳情報によって
決まる特定の出力回線に向うパケットについて、前記入
力バッファからのパケットの読み出しを抑制するように
したことを特徴とする請求項１または請求項２に記載の
スイッチングシステム。
【請求項４】前記輻輳制御情報発生手段が、前記各出力
キュー毎に蓄積中のパケット数をカウントするカウンタ
手段と、上記カウンタ手段によるカウンタ値と所定の閾
値とを比較する比較手段と、上記比較手段による比較結
果に応じて、上記各出力キュー対応の輻輳制御情報を発
生する手段とからなることを特徴とする請求項３に記載
のスイッチングシステム。
【請求項５】前記閾値によって前記複数の出力キューの
それぞれに許容されるパケット数の総計が前記共通バッ
ファに実際に蓄積可能なパケット数を越えるように前記
閾値が設定されていることを特徴とする請求項４に記載
のスイッチングシステム。
【請求項６】前記輻輳情報発生手段が、前記共通バッフ
ァ内の複数の出力キューにおける輻輳の有無を同時に示
す輻輳制御情報を発生することを特徴とする請求項３ま
たは請求項４に記載のスイッチングシステム。
【請求項７】前記輻輳通知手段が、前記共通バッファか
ら読み出されて前記分離回路により各出力回線に分配さ
れる出力パケットを介して、前記輻輳制御情報を前記各
入力バッファ制御手段に通知することを特徴とする請求
項１〜請求項６の何れかに記載のスイッチングシステ
ム。
【請求項８】前記輻輳通知手段が、前記分離回路の入力
側または出力側に設けられた制御情報付加回路を有し、
前記輻輳制御情報が上記制御情報付加回路によって各出
力パケットのヘッダ部に付加され、前記各入力バッファ
制御手段が、各出力回線上で受信した出力パケットのヘ
ッダ部から上記輻輳制御情報を抽出することを特徴とす
る請求項２〜請求項７の何れかに記載のスイッチングシ
ステム。
【請求項９】複数の入力ポートおよび出力ポートを備
え、各入力ポートから入力されたパケットをそれぞれの
ヘッダ情報によって決まる何れかの出力ポートに振り分
けるスイッチ手段と、複数の入力回線から到着した入力
パケットを多重化して上記スイッチ手段の入力ポートの
１つに入力し、上記スイッチ手段の出力ポートの１つか
ら受信した出力パケットを複数の出力回線に振り分ける
少なくとも１つの多重分離回路とからなるスイッチング
システムにおいて、上記多重分離回路が、上記多重化された入力パケットを
一時的に蓄積するための入力バッファと、上記入力バッ
ファへのパケットの書き込みと該入力バッファから上記
入力ポートへのパケットの読み出しを行う入力バッファ
制御手段とを備え、上記スイッチ手段が、該スイッチにおける出力方路毎の
パケットの蓄積状態を検出し、特定の方路でパケットの
蓄積が過剰になったことを示す輻輳制御情報を生成して
上記入力バッファ制御手段に通知するための輻輳通知手
段を備え、上記入力バッファ制御手段が、上記輻輳制御情報によっ
て示された特定の出力方路に向かうパケットについて上
記入力バッファからの読み出しを抑制するようにしたこ
とを特徴とするスイッチングシステム。
【請求項１０】前記多重分離手段が、Ｎ本の入力回線か
らそれぞれ速度ｖで伝送されてきたパケットを多重化し
て速度Ｎ×ｖで出力する多重回路と、前記スイッチ手段
の出力ポートの１つから受信した速度Ｎ×ｖの出力パケ
ットをＮ本の出力回線に周期的に振り分け、各出力回線
に速度ｖで送出する分離回路とを備えたことを特徴とす
る請求項９に記載のスイッチングシステム。
【請求項１１】前記スイッチ手段が、前記複数の入力ポートから入力されたパケットを多重化
して出力するためのスイッチ内多重回路と、上記スイッチ内多重回路から出力されたパケットを蓄積
するための共通バッファと、上記スイッチ内多重回路か
ら出力されたパケットのヘッダ情報に応じて、各出力パ
ケットを上記共通バッファ内に前記出力ポート対応に形
成された可変長の論理的なキューに追加する形成で書き
込み、各キューを所定の順序でアクセスしてパケットの
読み出しを行う共通バッファ制御手段と、上記共通バッファから読み出されたパケットを前記複数
の出力ポートに振り分けるための分離回路とからなり、前記輻輳通知手段が、上記共通バッファにおける各キュ
ー内のパケット数を検出して、前記輻輳制御情報を生成
することを特徴とする請求項９または請求項１０に記載
のスイッチングシステム。
【請求項１２】前記輻輳通知手段が、上記共通バッファ
における各キュー内のパケット数をカウントするための
カウンタ手段と、上記カウンタ手段によってカウントさ
れたパケット数を所定の閾値と比較するための比較手段
とを備え、上記比較手段による比較結果に応じて前記輻輳制御情報
が生成されることを特徴とする請求項１１に記載のスイ
ッチングシステム。
【請求項１３】前記輻輳通知手段が、前記比較手段によ
る比較結果を前記キュー対応に記憶するための手段を備
え、該記憶手段に記憶された複数のキューにおけるパケ
ットの蓄積状態が前記輻輳制御情報として通知されるこ
とを特徴とする請求項１２に記載のスイッチングシステ
ム。
【請求項１４】前記カウンタ手段によってカウントされ
たパケット数と比較される閾値が、前記共通バッファに
蓄積可能なパケット総数を出力ポート数で割った値より
も大きい値となっていることを特徴とする請求項１２ま
たは請求項１３に記載のスイッチングシステム。
【請求項１５】前記各入力回線と出力回線が回線インタ
ーフェイスを介して前記多重分離手段に接続され、上記各回線インターフェイスが、入力パケットのヘッダ
情報を、前記スイッチ手段の出力ポート識別情報を含む
出力ヘッダ情報に変換するための入力側ヘッダ変換手段
と、前記スイッチ手段の出力ポートから入力された各出
力パケットから上記出力ポート識別情報を除去するため
の出力側ヘッダ変換手段とを有し、前記スイッチ手段の共通バッファ制御手段が、前記スイ
ッチ内多重回路から出力された各パケットのヘッダ部に
含まれる上記出力ポート識別情報に基づいて、上記パケ
ットを追加すべきキューを特定することを特徴とする請
求項１１に記載のスイッチングシステム。
【請求項１６】前記スイッチ手段が、前記多重分離手段
と接続された出力ポートへの出力パケットに前記輻輳通
知手段で生成された輻輳制御情報を付加するための手段
を有し、前記入力バッファ制御手段が、上記出力パケッ
トから抽出した上記輻輳制御情報に応じて、前記入力バ
ッファからのパケットの読み出し抑制を行うことを特徴
とする請求項１１または請求項１２に記載のスイッチン
グシステム。
【請求項１７】前記多重分離手段が、前記スイッチ手段
の互いに対をなす入力、出力ポート毎に設けられ、前記輻輳通知手段が、前記スイッチ手段の各出力ポート
に接続された複数の輻輳制御情報付加手段と、各輻輳制
御情報付加手段に前記輻輳制御情報を通知するための手
段とからなり、上記各輻輳制御情報付加手段が、前記分離回路から振り
分けられた出力パケットに輻輳制御情報を付加し、前記入力バッファ制御手段が、出力パケットから抽出し
た輻輳制御情報に応じて、前記入力バッファからのパケ
ットの読み出し抑制を行うことを特徴とする請求項１１
または請求項１２に記載のスイッチングシステム。
【請求項１８】複数の入力ポートおよび出力ポートを備
え、各入力ポートから入力されたパケットをそれぞれの
ヘッダ情報によって決まる何れかの出力ポートに振り分
けるスイッチ手段と、互いに対をなす入力ポートと出力
ポート毎に設けられた複数の多重分離回路とからなるス
イッチングシステムにおいて、上記各多重分離回路が、複数の入力回線から到着した入力パケットを多重化する
ための多重化手段、上記多重化された入力パケットを一時的に蓄積するため
の入力バッファと、上記入力バッファへのパケットの書き込みと該入力バッ
ファから上記入力ポートへのパケットの読み出しを行う
入力バッファ制御手段と、上記出力ポートから入力された出力パケットを一時的に
蓄積する出力バッファと、上記出力バッファから読み出された出力パケットを上記
複数の出力回線に振り分けるための分離手段と、上記出力バッファへの出力パケットの書き込みと該出力
バッファから上記分離手段への出力パケットの読み出し
を行うと共に、上記出力バッファ内でパケットの蓄積状
態を検出して、輻輳制御情報を発生する出力バッファ制
御手段とからなり、上記輻輳制御情報が、制御情報分配手段によって上記複
数の多重分離回路の入力バッファ制御手段に通知され、
上記各入力制御手段が、上記輻輳制御情報によって示さ
れた特定の出力方路に向かうパケットについて上記入力
バッファからの読み出しを抑制するようにしたことを特
徴とするスイッチングシステム。
【請求項１９】前記各出力バッファ制御手段が、出力パ
ケットのヘッダ情報に応じて、各出力パケットを前記出
力バッファ内に前記出力回線対応に形成された可変長の
論理的なキューに追加する形式で書き込み、上記キュー
毎に蓄積パケット数をカウントし、カウンタされたパケ
ット数と所定の閾値との比較結果に応じて、前記輻輳制
御情報を発生することを特徴とする請求項１８に記載の
スイッチングシステム。
【請求項２０】前記制御情報分配手段が、前記複数の多
重分離回路と接続され、前記各出力バッファ制御手段か
ら収集した輻輳制御情報を前記複数の入力バッファ制御
手段に並列的に分配する輻輳情報分配スイッチからなる
ことを特徴とする請求項１８または請求項１９に記載の
スイッチングシステム。
【請求項２１】前記各多重分離回路が、前記入力バッフ
ァから読み出された入力パケットに前記輻輳制御情報を
付加するための手段を備え、前記制御情報分配手段が、前記スイッチ手段において各
入力パケットから輻輳制御情報を抽出する手段と、該輻
輳制御情報を前記各入力バッファ制御手段に通知するた
めの手段とによって構成されることを特徴とする請求項
１８または請求項１９に記載のスイッチングシステム。
【請求項２２】前記制御情報分配手段が、前記入力セル
から抽出された輻輳制御情報を前記複数の出力ポートか
ら出力される各出力セルに付加するための手段を備え、前記各入力バッファ制御手段が、前記出力ポートから受
信した各出力パケットから輻輳制御情報を抽出し、該輻
輳制御情報に応じて前記入力バッファからのパケットの
読み出しを制御することを特徴とする請求項２１に記載
のスイッチングシステム。
【請求項２３】前記前記スイッチ手段が、前記複数の入力ポートから入力されたパケットを多重化
して出力するためのスイッチ内多重回路と、上記スイッチ内多重回路から出力されたパケットを蓄積
するための共通バッファと、上記スイッチ内多重回路か
ら出力されたパケットのヘッダ情報に応じて、各出力パ
ケットを上記共通バッファ内に前記出力ポート対応に形
成された可変長の論理的なキューに追加する形成で書き
込み、上記複数のキューを所定の順序でアクセスしてパ
ケットの読み出しを行う共通バッファ制御手段と、上記共通バッファから読み出されたパケットを前記複数
の出力ポートに振り分けるための分離回路とからなるこ
とを特徴とする請求項１８〜請求項２２の何れかに記載
のスイッチングシステム。
【請求項２４】前記各入力回線および出力回線で伝送さ
れるパケットが、非同期転送モード（ＡＴＭ）の固定長
パケット（セル）であることを特徴とする請求項１〜請
求項２３の何れかに記載のスイッチングシステム。