JPH08250451A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08250451A JPH08250451A JP7055469A JP5546995A JPH08250451A JP H08250451 A JPH08250451 A JP H08250451A JP 7055469 A JP7055469 A JP 7055469A JP 5546995 A JP5546995 A JP 5546995A JP H08250451 A JPH08250451 A JP H08250451A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract 2
- 229910021332 silicide Inorganic materials 0.000 claims description 93
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 93
- 239000010408 film Substances 0.000 claims description 86
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 67
- 239000010936 titanium Substances 0.000 claims description 67
- 229910052719 titanium Inorganic materials 0.000 claims description 67
- 239000007789 gas Substances 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 36
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 22
- 239000003870 refractory metal Substances 0.000 claims description 17
- 239000012298 atmosphere Substances 0.000 claims description 16
- 229910052757 nitrogen Inorganic materials 0.000 claims description 13
- 238000011282 treatment Methods 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 239000003085 diluting agent Substances 0.000 claims 2
- 238000010790 dilution Methods 0.000 claims 1
- 239000012895 dilution Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 35
- 239000012535 impurity Substances 0.000 abstract description 15
- 125000006850 spacer group Chemical group 0.000 abstract description 14
- 238000002955 isolation Methods 0.000 abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 6
- 238000004544 sputter deposition Methods 0.000 abstract description 5
- 150000002500 ions Chemical class 0.000 abstract description 4
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 4
- 238000000059 patterning Methods 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- 229910008484 TiSi Inorganic materials 0.000 abstract 4
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 21
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 15
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 15
- 239000000126 substance Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 238000000137 annealing Methods 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 208000012868 Overgrowth Diseases 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000005121 nitriding Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 4
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 4
- 235000011114 ammonium hydroxide Nutrition 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000010828 elution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000002829 nitrogen Chemical class 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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Abstract
(57)【要約】 （修正有）
【目的】微細化される絶縁ゲート電界効果Ｔｒ等の素子
のサリサイド化を容易にし、半導体装置の超高集積化、
高密度化及び高速化を促進する。 【構成】Ｓｉ基板上に素子分離絶縁膜を形成し、Ｂ不純
物をイオン注入後ゲート絶縁膜を形成する。全面にポリ
Ｓｉ膜を堆積しＰをドープ後パターニングしゲート電極
４を形成する。次にＳｉ酸化膜を堆積し異方性エッチン
グでゲート側面にスペーサを形成し、Ａｓ不純物をイオ
ン注入後熱処理してＳ・Ｄ領域である拡散層６を形成す
る。スパッタ法で全面にＴｉ膜を形成後窒素の減圧雰囲
気中７００℃３０秒間ランプ熱処理すると、ゲート電極
４の露出面と拡散層表面に高抵抗率のＣ４９構造ＴｉＳ
ｉ層８とＮ含有Ｔｉ層が形成される。次に該Ｔｉ層が除
去されゲード電極と拡散層上にＣ４９構造ＴｉＳｉ層が
形成された後、Ｎ２中８００℃３０秒熱処理で該ＴｉＳ
ｉ層８は低抵抗率のＣ５４構造ＴｉＳｉ層１０に変り第
２Ｎ含有ＴｉＳｉ層１１が形成される。
のサリサイド化を容易にし、半導体装置の超高集積化、
高密度化及び高速化を促進する。 【構成】Ｓｉ基板上に素子分離絶縁膜を形成し、Ｂ不純
物をイオン注入後ゲート絶縁膜を形成する。全面にポリ
Ｓｉ膜を堆積しＰをドープ後パターニングしゲート電極
４を形成する。次にＳｉ酸化膜を堆積し異方性エッチン
グでゲート側面にスペーサを形成し、Ａｓ不純物をイオ
ン注入後熱処理してＳ・Ｄ領域である拡散層６を形成す
る。スパッタ法で全面にＴｉ膜を形成後窒素の減圧雰囲
気中７００℃３０秒間ランプ熱処理すると、ゲート電極
４の露出面と拡散層表面に高抵抗率のＣ４９構造ＴｉＳ
ｉ層８とＮ含有Ｔｉ層が形成される。次に該Ｔｉ層が除
去されゲード電極と拡散層上にＣ４９構造ＴｉＳｉ層が
形成された後、Ｎ２中８００℃３０秒熱処理で該ＴｉＳ
ｉ層８は低抵抗率のＣ５４構造ＴｉＳｉ層１０に変り第
２Ｎ含有ＴｉＳｉ層１１が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ＭＯＳトランジスタの拡散層上やゲート
電極上に自己整合的に高融点金属のシリサイド膜を形成
する方法に関するものである。
に関し、特に、ＭＯＳトランジスタの拡散層上やゲート
電極上に自己整合的に高融点金属のシリサイド膜を形成
する方法に関するものである。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴って、ゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減が特に重
要になってくる。
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴って、ゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減が特に重
要になってくる。
【０００３】このなかで、ゲート電極あるいはゲート電
極配線幅の縮小およびゲート電極材料の膜厚の低減は、
必然的にこれらの配線抵抗の増加をまねき、回路動作の
遅延に大きな影響を及ぼすようになる。そこで、微細化
された半導体素子においては、ゲート電極材料の一部に
用いられる高融点金属シリサイドの低抵抗化技術は必須
の技術として重要視されている。特に、高融点金属とし
てチタン金属を用いたサリサイド（ｓｅｌｆ−ａｌｉｇ
ｎｅｄ−ｓｉｌｉｃｉｄｅ）化技術は、微細な絶縁ゲー
ト電界効果トランジスタ（以下、ＭＯＳトランジスタと
呼称する）にとり必須となる。
極配線幅の縮小およびゲート電極材料の膜厚の低減は、
必然的にこれらの配線抵抗の増加をまねき、回路動作の
遅延に大きな影響を及ぼすようになる。そこで、微細化
された半導体素子においては、ゲート電極材料の一部に
用いられる高融点金属シリサイドの低抵抗化技術は必須
の技術として重要視されている。特に、高融点金属とし
てチタン金属を用いたサリサイド（ｓｅｌｆ−ａｌｉｇ
ｎｅｄ−ｓｉｌｉｃｉｄｅ）化技術は、微細な絶縁ゲー
ト電界効果トランジスタ（以下、ＭＯＳトランジスタと
呼称する）にとり必須となる。
【０００４】さらに、このような構造のＭＯＳトランジ
スタにおいて上述の半導体デバイスの高集積化の傾向に
沿って、拡散層を形成する不純物の拡散を抑制して、ト
ランジスタの短チャネル効果を抑制しなければならな
い。その結果として拡散層も高集積化に伴い浅接合化さ
れる。しかしながら、拡散層の接合面がシリサイド領域
層と接するようになると、結晶欠陥性のリーク電流が増
加しトランジスタのスイッチ動作が不可能になってく
る。したがって、拡散層の浅接合化に伴い前述のシリサ
イド層の薄膜化が必須になってくる。
スタにおいて上述の半導体デバイスの高集積化の傾向に
沿って、拡散層を形成する不純物の拡散を抑制して、ト
ランジスタの短チャネル効果を抑制しなければならな
い。その結果として拡散層も高集積化に伴い浅接合化さ
れる。しかしながら、拡散層の接合面がシリサイド領域
層と接するようになると、結晶欠陥性のリーク電流が増
加しトランジスタのスイッチ動作が不可能になってく
る。したがって、拡散層の浅接合化に伴い前述のシリサ
イド層の薄膜化が必須になってくる。
【０００５】ここで、従来のサリサイド構造を有するＭ
ＯＳトランジスタの製造方法について、図１０と図１１
に基づいて説明する。図１０と図１１はサリサイドの形
成方法を示す工程順の断面図である。
ＯＳトランジスタの製造方法について、図１０と図１１
に基づいて説明する。図１０と図１１はサリサイドの形
成方法を示す工程順の断面図である。
【０００６】図１０（ａ）に示すように、シリコン基板
１０１上の所定の領域に公知のＬＯＣＯＳ法で素子分離
絶縁膜１０２が形成される。次に、チャネルストッパ用
の不純物のイオン注入が施され、熱酸化法でゲート絶縁
膜１０３が形成される。
１０１上の所定の領域に公知のＬＯＣＯＳ法で素子分離
絶縁膜１０２が形成される。次に、チャネルストッパ用
の不純物のイオン注入が施され、熱酸化法でゲート絶縁
膜１０３が形成される。
【０００７】次に、ＣＶＤ（化学気相成長）法により全
面に膜厚１５０ｎｍ程度のポリシリコン膜が成膜され、
リン等の不純物がドープされる。その後、フォトリソグ
ラフィ技術とドライエッチング技術により所望の形状に
パターニングされゲート電極１０４が形成される。次
に、ＣＶＤ法でシリコン酸化膜が全面に堆積され、続い
て異方性のドライエッチングが行われ、ゲート電極１０
４の側面にスペーサ１０５が形成される。
面に膜厚１５０ｎｍ程度のポリシリコン膜が成膜され、
リン等の不純物がドープされる。その後、フォトリソグ
ラフィ技術とドライエッチング技術により所望の形状に
パターニングされゲート電極１０４が形成される。次
に、ＣＶＤ法でシリコン酸化膜が全面に堆積され、続い
て異方性のドライエッチングが行われ、ゲート電極１０
４の側面にスペーサ１０５が形成される。
【０００８】次にヒ素、ボロン等の不純物のイオン注入
が行われ、８００℃〜１０００℃の熱処理によって拡散
層１０６が形成される。ここで、ＭＯＳトンランジスタ
がＮチャネル型の場合には、ヒ素を含む拡散層が形成さ
れ、Ｐチャネル型の場合にはボロンを含む拡散層が形成
され、それぞれトランジスタのソース・ドレイン領域と
なる。
が行われ、８００℃〜１０００℃の熱処理によって拡散
層１０６が形成される。ここで、ＭＯＳトンランジスタ
がＮチャネル型の場合には、ヒ素を含む拡散層が形成さ
れ、Ｐチャネル型の場合にはボロンを含む拡散層が形成
され、それぞれトランジスタのソース・ドレイン領域と
なる。
【０００９】次に、図１０（ｂ）に示すように、金属の
スパッタ法などにより５０ｎｍ程度の膜厚のチタン膜１
０７が全面に成膜される。そして、常圧のＮ2 （窒素）
雰囲気中で３０〜６０秒間熱処理が行われる。ここで、
熱処理装置は通常はランプアニール装置であり、処理温
度は６００〜６５０℃に設定される。このようにして、
チタンのシリサイド化が行われる。
スパッタ法などにより５０ｎｍ程度の膜厚のチタン膜１
０７が全面に成膜される。そして、常圧のＮ2 （窒素）
雰囲気中で３０〜６０秒間熱処理が行われる。ここで、
熱処理装置は通常はランプアニール装置であり、処理温
度は６００〜６５０℃に設定される。このようにして、
チタンのシリサイド化が行われる。
【００１０】ここで、ゲート電極１０４の露出した表面
と拡散層１０６の表面には、図１０（ｃ）に示すように
電気抵抗率の高い結晶構造のＣ４９構造シリサイド層１
０８、窒素原子を含有するＣ４９構造シリサイド層すな
わち第１の窒素含有シリサイド層１０９および窒化され
た窒化チタン層１１０が形成される。これに対し、シリ
コン酸化膜である素子分離絶縁膜１０２上およびスペー
サ１０５上には、窒化チタン層１１０と残存する未反応
チタン層１１１とが形成される。
と拡散層１０６の表面には、図１０（ｃ）に示すように
電気抵抗率の高い結晶構造のＣ４９構造シリサイド層１
０８、窒素原子を含有するＣ４９構造シリサイド層すな
わち第１の窒素含有シリサイド層１０９および窒化され
た窒化チタン層１１０が形成される。これに対し、シリ
コン酸化膜である素子分離絶縁膜１０２上およびスペー
サ１０５上には、窒化チタン層１１０と残存する未反応
チタン層１１１とが形成される。
【００１１】次に、図１１（ａ）に示すように、アンモ
ニア水溶液、純水および過酸化水素水の混合した化学薬
液で前述の未反応チタン層１１１と窒化チタン層１１０
が除去される。ここで、チタン膜は化学薬液に溶出する
が窒化チタン層は溶けない。しかし、窒化チタン層１１
０は未反応チタン層１１１の溶出によるリフトオフで除
去されるようになる。
ニア水溶液、純水および過酸化水素水の混合した化学薬
液で前述の未反応チタン層１１１と窒化チタン層１１０
が除去される。ここで、チタン膜は化学薬液に溶出する
が窒化チタン層は溶けない。しかし、窒化チタン層１１
０は未反応チタン層１１１の溶出によるリフトオフで除
去されるようになる。
【００１２】以上の工程を経ることによって、ゲート電
極１０４上およびソース・ドレイン領域を形成する拡散
層１０６上にのみ自己整合的にＣ４９構造シリサイド１
０８と第１の窒素含有シリサイド層１０９とが形成され
るようになる。
極１０４上およびソース・ドレイン領域を形成する拡散
層１０６上にのみ自己整合的にＣ４９構造シリサイド１
０８と第１の窒素含有シリサイド層１０９とが形成され
るようになる。
【００１３】そして場合によっては、常圧のＮ2 雰囲気
中で６０秒程度の第２の熱処理が行われる。ここで、熱
処理装置は先述したランプアニール装置であり、処理温
度は８５０℃程度に設定される。この処理により、図１
１（ｂ）に示すように、前述したＣ４９構造シリサイド
層１０８は、電気抵抗率の低い結晶構造のＣ５４構造シ
リサイド層１１２に変換される。そして、窒素原子を含
有するＣ５４構造シリサイド層すなわち第２の窒素含有
シリサイド層１１３が形成される。
中で６０秒程度の第２の熱処理が行われる。ここで、熱
処理装置は先述したランプアニール装置であり、処理温
度は８５０℃程度に設定される。この処理により、図１
１（ｂ）に示すように、前述したＣ４９構造シリサイド
層１０８は、電気抵抗率の低い結晶構造のＣ５４構造シ
リサイド層１１２に変換される。そして、窒素原子を含
有するＣ５４構造シリサイド層すなわち第２の窒素含有
シリサイド層１１３が形成される。
【００１４】
【発明が解決しようとする課題】このような先述した従
来のサリサイド形成の技術では、先述したように半導体
素子の微細化によりシリサイド膜厚が薄くなってくる
と、以下のような薄膜化固有の２つの問題点が顕在化す
る。すなわち、特に薄膜のチタン膜を用いてシリサイド
を形成する場合に、（１）チタンシリサイド層すなわち
先述したＣ４９構造あるいはＣ５４構造シリサイド層が
形成されなくなる。これは、先述したランプアニール熱
処理におけるチタンの窒化反応とシリサイド反応との競
合反応で窒化反応の方がはるかに速いために、チタン膜
厚が薄くなるとチタンシリサイド層の膜厚は極端に薄く
なり、ほとんどシリサイド層の形成はみられなくなるた
めである。（２）ゲート電極とソース・ドレイン領域と
の間のリーク電流が増加する。これは、シリコン酸化膜
のスペーサ上あるいは素子分離絶縁膜上に形成される窒
化チタン層の除去が困難になるためである。以下にこれ
らの技術的な問題点について詳細に説明する。
来のサリサイド形成の技術では、先述したように半導体
素子の微細化によりシリサイド膜厚が薄くなってくる
と、以下のような薄膜化固有の２つの問題点が顕在化す
る。すなわち、特に薄膜のチタン膜を用いてシリサイド
を形成する場合に、（１）チタンシリサイド層すなわち
先述したＣ４９構造あるいはＣ５４構造シリサイド層が
形成されなくなる。これは、先述したランプアニール熱
処理におけるチタンの窒化反応とシリサイド反応との競
合反応で窒化反応の方がはるかに速いために、チタン膜
厚が薄くなるとチタンシリサイド層の膜厚は極端に薄く
なり、ほとんどシリサイド層の形成はみられなくなるた
めである。（２）ゲート電極とソース・ドレイン領域と
の間のリーク電流が増加する。これは、シリコン酸化膜
のスペーサ上あるいは素子分離絶縁膜上に形成される窒
化チタン層の除去が困難になるためである。以下にこれ
らの技術的な問題点について詳細に説明する。
【００１５】（１）の問題点は以下の通りである。
【００１６】サリサイド形成においては、シリサイド層
がゲート電極上と拡散層上にのみに選択的に形成される
必要がある。先述した通常のシリサイド形成では、チタ
ン等の高融点金属層にシリコン原子が拡散で供給されて
シリサイド反応が進む。そして、シリコン酸化膜で構成
されるスペーサ上あるいは素子分離絶縁膜上でのシリサ
イド化も拡散層あるいはポリシリコン膜のシリコン原子
がスペーサ上あるいは素子分離絶縁膜上に拡散する場合
には、これらの領域にシリサイド層が形成され（以下、
オーバーグロースと呼称する）前述した選択的なシリサ
イド形成が困難になる。そこで、このオーバーグロース
を防止するためには、先述した熱処理温度を低下させる
ことが必要になる。
がゲート電極上と拡散層上にのみに選択的に形成される
必要がある。先述した通常のシリサイド形成では、チタ
ン等の高融点金属層にシリコン原子が拡散で供給されて
シリサイド反応が進む。そして、シリコン酸化膜で構成
されるスペーサ上あるいは素子分離絶縁膜上でのシリサ
イド化も拡散層あるいはポリシリコン膜のシリコン原子
がスペーサ上あるいは素子分離絶縁膜上に拡散する場合
には、これらの領域にシリサイド層が形成され（以下、
オーバーグロースと呼称する）前述した選択的なシリサ
イド形成が困難になる。そこで、このオーバーグロース
を防止するためには、先述した熱処理温度を低下させる
ことが必要になる。
【００１７】このような温度の下では、先述したように
チタンの窒化反応速度の方がシリサイド化反応速度より
はるかに大きくなる。そして、ゲート電極上および拡散
層上には、窒化チタン層のみが形成されシリサイド層は
ほとんど形成されなくなる。
チタンの窒化反応速度の方がシリサイド化反応速度より
はるかに大きくなる。そして、ゲート電極上および拡散
層上には、窒化チタン層のみが形成されシリサイド層は
ほとんど形成されなくなる。
【００１８】（２）の問題点は以下の通りである。
【００１９】先述したように、シリコン酸化膜で構成さ
れるスペーサ上あるいは素子分離絶縁膜上には、窒化チ
タン層が形成される。そして、チタン膜の膜厚が薄くな
ると熱処理後にはチタン膜は全て窒化チタン層に変わ
り、残存するチタン膜はなくなる。そして、先述した化
学薬液によるリフトオフではスペーサ上あるいは素子分
離絶縁膜上の窒化チタン層の完全除去ができなくなる。
このために、窒化チタンによるゲート電極と拡散層間の
電流通路ができてしまい、先述したゲート電極とソース
・ドレイン領域との間のリーク電流が増加するようにな
る。ここで、上記の化学薬液により完全に窒化チタン層
を取り除くのに必要なだけの長時間のエッチングが行わ
れるとゲート電極上あるいは拡散層上のシリサイド層も
同時に除去されてしまい電気抵抗の上昇をまねく。
れるスペーサ上あるいは素子分離絶縁膜上には、窒化チ
タン層が形成される。そして、チタン膜の膜厚が薄くな
ると熱処理後にはチタン膜は全て窒化チタン層に変わ
り、残存するチタン膜はなくなる。そして、先述した化
学薬液によるリフトオフではスペーサ上あるいは素子分
離絶縁膜上の窒化チタン層の完全除去ができなくなる。
このために、窒化チタンによるゲート電極と拡散層間の
電流通路ができてしまい、先述したゲート電極とソース
・ドレイン領域との間のリーク電流が増加するようにな
る。ここで、上記の化学薬液により完全に窒化チタン層
を取り除くのに必要なだけの長時間のエッチングが行わ
れるとゲート電極上あるいは拡散層上のシリサイド層も
同時に除去されてしまい電気抵抗の上昇をまねく。
【００２０】本発明は、これらの問題点を解決し微細化
されるＭＯＳトランジスタ等の半導体素子のサリサイド
化を容易にし、半導体装置の超高集積化、高密度化およ
び高速化を促進にするものである。
されるＭＯＳトランジスタ等の半導体素子のサリサイド
化を容易にし、半導体装置の超高集積化、高密度化およ
び高速化を促進にするものである。
【００２１】
【課題を解決するための手段】このために、本発明の高
融点金属シリサイド層の選択的な形成方法は、前記高融
点金属の薄膜が前記半導体基板と前記半導体素子の表面
に被着される工程と、前記半導体基板、前記半導体素子
および前記高融点金属の薄膜に対する第１の熱処理が窒
素原子を含有する減圧ガス雰囲気中で施される工程とを
含む。
融点金属シリサイド層の選択的な形成方法は、前記高融
点金属の薄膜が前記半導体基板と前記半導体素子の表面
に被着される工程と、前記半導体基板、前記半導体素子
および前記高融点金属の薄膜に対する第１の熱処理が窒
素原子を含有する減圧ガス雰囲気中で施される工程とを
含む。
【００２２】そして、前記シリサイド層の選択的形成に
おいて、前記第１の熱処理の工程後、第２の熱処理がア
ルゴンガス雰囲気中あるいは高真空中であり且つ前記第
１の熱処理の温度より高い温度の下に行われる。
おいて、前記第１の熱処理の工程後、第２の熱処理がア
ルゴンガス雰囲気中あるいは高真空中であり且つ前記第
１の熱処理の温度より高い温度の下に行われる。
【００２３】ここで、前記窒素原子を含有する減圧ガス
にＮＨ3 ガスが使用される。
にＮＨ3 ガスが使用される。
【００２４】あるいは、前記高融点金属がチタンであ
り、前記窒素原子を含有する減圧ガスがＮ2 ガスであり
前記Ｎ2 ガス圧力が１Ｔｏｒｒ以下である。
り、前記窒素原子を含有する減圧ガスがＮ2 ガスであり
前記Ｎ2 ガス圧力が１Ｔｏｒｒ以下である。
【００２５】さらには、前記第２の熱処理の温度が７５
０℃以上であり８５０℃以下に設定される。
０℃以上であり８５０℃以下に設定される。
【００２６】あるいは、前記高融点金属の薄膜がチタン
膜であり前記チタン膜の膜厚が３０ｎｍ以下になるよう
に設定される。
膜であり前記チタン膜の膜厚が３０ｎｍ以下になるよう
に設定される。
【００２７】このようにして、前記半導体素子である絶
縁ゲート電界効果トランジスタのゲート電極とソース・
ドレイン領域との表面に前記シリサイド層が選択的に形
成される。
縁ゲート電界効果トランジスタのゲート電極とソース・
ドレイン領域との表面に前記シリサイド層が選択的に形
成される。
【００２８】
【実施例】次に、図面を参照して本発明を詳細に説明す
る。図１と図２は本発明のサリサイド形成を示す工程順
の断面図である。ＭＯＳトランジスタの形成でスパッタ
法によるチタン膜成膜の工程までは、従来の技術で説明
したのとほぼ同様の工程が施される。すなわち、図１
（ａ）に示すように、Ｐ導電型あるいはＰウェルの形成
されたシリコン基板１上の所定の領域に公知のＬＯＣＯ
Ｓ法で膜厚が３００ｎｍの素子分離絶縁膜２が形成され
る。次に、チャネルストッパ用のボロン不純物のイオン
注入が行われ、熱酸化法で膜厚８ｎｍ程度のゲート絶縁
膜３が形成される。
る。図１と図２は本発明のサリサイド形成を示す工程順
の断面図である。ＭＯＳトランジスタの形成でスパッタ
法によるチタン膜成膜の工程までは、従来の技術で説明
したのとほぼ同様の工程が施される。すなわち、図１
（ａ）に示すように、Ｐ導電型あるいはＰウェルの形成
されたシリコン基板１上の所定の領域に公知のＬＯＣＯ
Ｓ法で膜厚が３００ｎｍの素子分離絶縁膜２が形成され
る。次に、チャネルストッパ用のボロン不純物のイオン
注入が行われ、熱酸化法で膜厚８ｎｍ程度のゲート絶縁
膜３が形成される。
【００２９】次に、ＣＶＤ法により全面に膜厚１００ｎ
ｍ程度のポリシリコン膜が成膜され、リン等の不純物が
ドープされる。その後、フォトリソグラフィ技術とドラ
イエッチング技術により所望の形状にパターニングされ
ゲート電極４が形成される。次に、ＣＶＤ法でシリコン
酸化膜が１００ｎｍ程度の膜厚で全面に堆積され、続い
て異方性のドライエッチングが行われ、ゲート電極４の
側面にスペーサ５が形成される。
ｍ程度のポリシリコン膜が成膜され、リン等の不純物が
ドープされる。その後、フォトリソグラフィ技術とドラ
イエッチング技術により所望の形状にパターニングされ
ゲート電極４が形成される。次に、ＣＶＤ法でシリコン
酸化膜が１００ｎｍ程度の膜厚で全面に堆積され、続い
て異方性のドライエッチングが行われ、ゲート電極４の
側面にスペーサ５が形成される。
【００３０】次にヒ素不純物のイオン注入が行われ、９
００℃程度の熱処理によって拡散層６が形成される。こ
こで、ヒ素イオン注入のドーズ量は１×１０15イオン／
ｃｍ2 程度に設定される。このようにして、ＭＯＳトラ
ンジスタのソース・ドレイン領域が形成される。
００℃程度の熱処理によって拡散層６が形成される。こ
こで、ヒ素イオン注入のドーズ量は１×１０15イオン／
ｃｍ2 程度に設定される。このようにして、ＭＯＳトラ
ンジスタのソース・ドレイン領域が形成される。
【００３１】次に、図１（ｂ）に示すように、チタンの
スパッタ法などにより２０ｎｍ程度の膜厚のチタン膜７
が全面に成膜される。
スパッタ法などにより２０ｎｍ程度の膜厚のチタン膜７
が全面に成膜される。
【００３２】次に、Ｎ2 ガス圧力を１０ｍＴｏｒｒにし
た減圧状態の雰囲気ガスで３０秒程度の第１の熱処理が
施される。この第１の熱処理はランプアニール装置で行
われその処理温度は７００℃程度に設定される。
た減圧状態の雰囲気ガスで３０秒程度の第１の熱処理が
施される。この第１の熱処理はランプアニール装置で行
われその処理温度は７００℃程度に設定される。
【００３３】このような熱処理により、ゲート電極４の
露出した表面と拡散層６の表面には、図１（ｃ）に示す
ように電気抵抗率の高い結晶構造のＣ４９構造シリサイ
ド層８と窒素原子を含有するチタン層すなわち窒素含有
チタン層９が形成される。これに対し、シリコン酸化膜
である素子分離絶縁膜２上およびスペーサ５上には、前
述した窒素含有チタン層９のみが形成される。
露出した表面と拡散層６の表面には、図１（ｃ）に示す
ように電気抵抗率の高い結晶構造のＣ４９構造シリサイ
ド層８と窒素原子を含有するチタン層すなわち窒素含有
チタン層９が形成される。これに対し、シリコン酸化膜
である素子分離絶縁膜２上およびスペーサ５上には、前
述した窒素含有チタン層９のみが形成される。
【００３４】この窒素含有チタン層９中では、窒素原子
は１０〜２０ａｔ％含まれシリコン原子の拡散を抑制す
る働きがある。そして、先述したシリサイドのオーバー
グロースが抑制されるようになる。このために、この第
１の熱処理温度を先述した従来の技術より高く設定でき
るようになる。
は１０〜２０ａｔ％含まれシリコン原子の拡散を抑制す
る働きがある。そして、先述したシリサイドのオーバー
グロースが抑制されるようになる。このために、この第
１の熱処理温度を先述した従来の技術より高く設定でき
るようになる。
【００３５】しかし、このシリサイドのオーバーグロー
スの抑制力はチタン膜の膜厚が厚くなると低下する。こ
れは、膜厚が厚くなると窒素原子を含有しないチタン層
が深い領域に形成されこの領域でシリコン原子の熱拡散
が生じるためである。これについては後で詳細に説明さ
れる。
スの抑制力はチタン膜の膜厚が厚くなると低下する。こ
れは、膜厚が厚くなると窒素原子を含有しないチタン層
が深い領域に形成されこの領域でシリコン原子の熱拡散
が生じるためである。これについては後で詳細に説明さ
れる。
【００３６】次に、図２（ａ）に示すように、アンモニ
ア水溶液、純水および過酸化水素水の混合した化学薬液
で前述の窒素含有チタン層９が除去される。ここで、こ
の窒素含有チタン層９は窒素原子を含有するが窒化チタ
ンのような化学量論的に形成された物質でないために、
チタン膜と同様にして上記の化学薬液に溶けて除去され
る。なお、ここで、上記の化学薬液の代りに硫酸、純水
および過酸化水素水の混合した化学薬液を使用してもよ
い。
ア水溶液、純水および過酸化水素水の混合した化学薬液
で前述の窒素含有チタン層９が除去される。ここで、こ
の窒素含有チタン層９は窒素原子を含有するが窒化チタ
ンのような化学量論的に形成された物質でないために、
チタン膜と同様にして上記の化学薬液に溶けて除去され
る。なお、ここで、上記の化学薬液の代りに硫酸、純水
および過酸化水素水の混合した化学薬液を使用してもよ
い。
【００３７】以上のような工程により、ゲート電極４上
およびソース・ドレイン領域を形成する拡散層６上にの
み自己整合的にＣ４９構造シリサイド８が形成される。
ここで、このＣ４９構造シリサイド層の電気抵抗率は６
０μΩ・ｃｍである。
およびソース・ドレイン領域を形成する拡散層６上にの
み自己整合的にＣ４９構造シリサイド８が形成される。
ここで、このＣ４９構造シリサイド層の電気抵抗率は６
０μΩ・ｃｍである。
【００３８】次に、常圧のＮ2 雰囲気中で３０秒程度の
第２の熱処理が行われる。ここで、熱処理装置は先述し
たランプアニール装置であり、処理温度は８００℃程度
に設定される。この処理により、図２（ｂ）に示すよう
に、前述したＣ４９構造シリサイド層８は、電気抵抗率
の低い結晶構造のＣ５４構造シリサイド層１０に変わ
る。そして、窒素原子を含有するＣ５４構造シリサイド
層すなわち第２の窒素含有シリサイド層１１が形成され
る。ここで、このＣ５４構造シリサイド層の電気抵抗率
は１５μΩ・ｃｍである。
第２の熱処理が行われる。ここで、熱処理装置は先述し
たランプアニール装置であり、処理温度は８００℃程度
に設定される。この処理により、図２（ｂ）に示すよう
に、前述したＣ４９構造シリサイド層８は、電気抵抗率
の低い結晶構造のＣ５４構造シリサイド層１０に変わ
る。そして、窒素原子を含有するＣ５４構造シリサイド
層すなわち第２の窒素含有シリサイド層１１が形成され
る。ここで、このＣ５４構造シリサイド層の電気抵抗率
は１５μΩ・ｃｍである。
【００３９】以上のようにして、ゲート電極４の表面と
拡散層６の表面に選択的に形成されるシリサイド層を有
するＭＯＳトランジスタが完成する。そして、ゲート電
極およびソース・ドレイン領域の電気抵抗が低減され
る。
拡散層６の表面に選択的に形成されるシリサイド層を有
するＭＯＳトランジスタが完成する。そして、ゲート電
極およびソース・ドレイン領域の電気抵抗が低減され
る。
【００４０】本発明のサリサイドの形成方法では、熱処
理温度を高めに設定しても窒素原子含有のチタン層は形
成されるが窒化チタン層は形成されない。このために、
従来の技術で生じていたような問題点は解消される。
理温度を高めに設定しても窒素原子含有のチタン層は形
成されるが窒化チタン層は形成されない。このために、
従来の技術で生じていたような問題点は解消される。
【００４１】また本発明の方法では、シリサイド層の電
気抵抗のゲート電極線幅等のシリサイド線幅依存性がな
くなる。これについて図３で説明する。図３はシリサイ
ド層抵抗のゲート電極線幅依存性を示している。ここ
で、シリサイド層形成に用いたチタン膜の膜厚は３０ｎ
ｍである。そして、第１の熱処理でのＮ2 ガス圧力は３
３ｍＴｏｒｒである。なお、それ以外のサリサイド化の
条件は第１の実施例で説明されたものと同一である。
気抵抗のゲート電極線幅等のシリサイド線幅依存性がな
くなる。これについて図３で説明する。図３はシリサイ
ド層抵抗のゲート電極線幅依存性を示している。ここ
で、シリサイド層形成に用いたチタン膜の膜厚は３０ｎ
ｍである。そして、第１の熱処理でのＮ2 ガス圧力は３
３ｍＴｏｒｒである。なお、それ以外のサリサイド化の
条件は第１の実施例で説明されたものと同一である。
【００４２】図３に示すように、本発明の場合にはゲー
ト電極幅が０．１μｍ〜１．０μｍにわたりその層抵抗
は一定で５〜６Ω／□になる。これに対し、従来の技術
によるサリサイド化ではゲート電極幅が０．３μｍ以下
になると層抵抗は急激に上昇する。このように、本発明
の効果は半導体素子の微細化あるいは半導体装置の高集
積化とともに顕著になってくる。
ト電極幅が０．１μｍ〜１．０μｍにわたりその層抵抗
は一定で５〜６Ω／□になる。これに対し、従来の技術
によるサリサイド化ではゲート電極幅が０．３μｍ以下
になると層抵抗は急激に上昇する。このように、本発明
の効果は半導体素子の微細化あるいは半導体装置の高集
積化とともに顕著になってくる。
【００４３】また本発明の効果は、シリサイド化に用い
るチタン膜の膜厚が薄くなる場合に顕著になる。これに
ついて図４で説明する。図４はシリサイド層抵抗のチタ
ン膜厚依存性を示している。ここで、シリサイド層抵抗
は０．２μｍ線幅のゲート電極での値である。そして、
第１の熱処理のＮ2 ガス圧力は３３ｍＴｏｒｒであり、
それ以外のサリサイド化の条件は第１の実施例で説明さ
れたものと同一となっている。
るチタン膜の膜厚が薄くなる場合に顕著になる。これに
ついて図４で説明する。図４はシリサイド層抵抗のチタ
ン膜厚依存性を示している。ここで、シリサイド層抵抗
は０．２μｍ線幅のゲート電極での値である。そして、
第１の熱処理のＮ2 ガス圧力は３３ｍＴｏｒｒであり、
それ以外のサリサイド化の条件は第１の実施例で説明さ
れたものと同一となっている。
【００４４】図４に示すように、従来の技術でサリサイ
ド化する場合には、チタン膜厚が３０ｎｍ以下になると
急激にシリサイド層の抵抗値が増加する。そして、それ
以上の膜厚ではその抵抗値に大きな変化はない。これに
対し本発明では、シリサイド層抵抗値は、チタン膜厚が
４０ｎｍ以上では従来の技術の場合よりも少し低い程度
であまり大きな差にならない。しかし、チタン膜厚が３
０ｎｍ以下になると、その抵抗値は従来の技術の場合よ
りも大幅に低減される。例えば、チタン膜厚が２０ｎｍ
の場合に従来の技術でのシリサイド層抵抗値は１００Ω
／□以上でその値のバラツキが非常に大きいのに対し、
本発明ではその値は１５Ω／□と１／６以下に低減しバ
ラツキもわずかなものに減少する。このように、本発明
の効果は、チタン膜厚が薄膜化される場合、特に３０ｎ
ｍ以下に薄膜化される場合に顕著にあらわれる。
ド化する場合には、チタン膜厚が３０ｎｍ以下になると
急激にシリサイド層の抵抗値が増加する。そして、それ
以上の膜厚ではその抵抗値に大きな変化はない。これに
対し本発明では、シリサイド層抵抗値は、チタン膜厚が
４０ｎｍ以上では従来の技術の場合よりも少し低い程度
であまり大きな差にならない。しかし、チタン膜厚が３
０ｎｍ以下になると、その抵抗値は従来の技術の場合よ
りも大幅に低減される。例えば、チタン膜厚が２０ｎｍ
の場合に従来の技術でのシリサイド層抵抗値は１００Ω
／□以上でその値のバラツキが非常に大きいのに対し、
本発明ではその値は１５Ω／□と１／６以下に低減しバ
ラツキもわずかなものに減少する。このように、本発明
の効果は、チタン膜厚が薄膜化される場合、特に３０ｎ
ｍ以下に薄膜化される場合に顕著にあらわれる。
【００４５】本発明のサリサイド化では、第１の熱処理
でチタン膜７が全領域にわたり窒素含有チタン層９に変
換される必要がある。これは、先述したようにチタン膜
の膜厚が厚くなり窒素原子の含まれないチタン層が残存
するとオーバーグロースが発生し、ゲート電極とソース
・ドレイン領域との間で電気的リークが生じてくるため
である。このような窒素原子含有チタン層の形成できる
チタン膜厚の上限は第１の熱処理でのＮ2 ガス圧力に依
存する。これについて図５で説明する。図５は、オーバ
ーグロースの生じないチタン限界膜厚と第１の熱処理で
のＮ2 ガス圧力との関係を示す。ここで、その他のサリ
サイド化の条件は第１の実施例で説明したものと同一で
ある。図５から判るように、チタン限界膜厚はＮ2 ガス
圧力の上昇にともない増大する。Ｎ2 ガス圧力が１００
ｍＴｏｒｒ以上になるとこの上限膜厚はガス分圧に比例
して増加するようになる。
でチタン膜７が全領域にわたり窒素含有チタン層９に変
換される必要がある。これは、先述したようにチタン膜
の膜厚が厚くなり窒素原子の含まれないチタン層が残存
するとオーバーグロースが発生し、ゲート電極とソース
・ドレイン領域との間で電気的リークが生じてくるため
である。このような窒素原子含有チタン層の形成できる
チタン膜厚の上限は第１の熱処理でのＮ2 ガス圧力に依
存する。これについて図５で説明する。図５は、オーバ
ーグロースの生じないチタン限界膜厚と第１の熱処理で
のＮ2 ガス圧力との関係を示す。ここで、その他のサリ
サイド化の条件は第１の実施例で説明したものと同一で
ある。図５から判るように、チタン限界膜厚はＮ2 ガス
圧力の上昇にともない増大する。Ｎ2 ガス圧力が１００
ｍＴｏｒｒ以上になるとこの上限膜厚はガス分圧に比例
して増加するようになる。
【００４６】また、先述したように、アンモニア水溶
液、純水および過酸化水素水の混合した化学薬液で前述
の窒素含有チタン層９が除去される。しかし、この窒素
原子含有量が多いとこの層の完全な除去ができなくな
る。これについて図６で以下に説明する。図６は、前述
の化学薬液でのエッチング処理した後の窒素原子含有チ
タン層の残膜膜厚と第１の熱処理でのＮ2 ガス圧力との
関係を示す図である。ここで、その他のサリサイドの形
成条件は第１の実施例のものと同一である。図から判る
ように、Ｎ2 ガス圧力が高いと窒素含有チタン層の除去
は難しくなる。しかし、ガス圧力が１Ｔｏｒｒ以下であ
ると、この膜は完全に除去されるようになる。このよう
に、本発明の第１の熱処理でのＮ2 ガス圧力は１Ｔｏｒ
ｒ以下に設定されることの好ましいことが判る。これ
は、初期のチタン膜厚には余り影響されない。
液、純水および過酸化水素水の混合した化学薬液で前述
の窒素含有チタン層９が除去される。しかし、この窒素
原子含有量が多いとこの層の完全な除去ができなくな
る。これについて図６で以下に説明する。図６は、前述
の化学薬液でのエッチング処理した後の窒素原子含有チ
タン層の残膜膜厚と第１の熱処理でのＮ2 ガス圧力との
関係を示す図である。ここで、その他のサリサイドの形
成条件は第１の実施例のものと同一である。図から判る
ように、Ｎ2 ガス圧力が高いと窒素含有チタン層の除去
は難しくなる。しかし、ガス圧力が１Ｔｏｒｒ以下であ
ると、この膜は完全に除去されるようになる。このよう
に、本発明の第１の熱処理でのＮ2 ガス圧力は１Ｔｏｒ
ｒ以下に設定されることの好ましいことが判る。これ
は、初期のチタン膜厚には余り影響されない。
【００４７】次に、図１と図７に基づいて本発明の第２
の実施例を説明する。この実施例では、第１の実施例で
説明した第２の熱処理がＡｒ（アルゴン）ガス雰囲気で
行われる。そして、Ｐチャネル型のＭＯＳトランジスタ
でのサリサイド化の場合について説明される。図７はこ
のようなサリサイド形成の後半工程の断面図である。図
中で第１の実施例と同一ものは同じ符号が用いられる。
の実施例を説明する。この実施例では、第１の実施例で
説明した第２の熱処理がＡｒ（アルゴン）ガス雰囲気で
行われる。そして、Ｐチャネル型のＭＯＳトランジスタ
でのサリサイド化の場合について説明される。図７はこ
のようなサリサイド形成の後半工程の断面図である。図
中で第１の実施例と同一ものは同じ符号が用いられる。
【００４８】図１（ａ）に示すように、Ｎウェルの形成
されたシリコン基板１上の所定の領域に公知のＬＯＣＯ
Ｓ法で膜厚が４００ｎｍの素子分離絶縁膜２が形成され
る。次に、Ｏ2 （酸素）とＮ2 Ｏ（亜酸化窒素）ガスを
含む雰囲気での熱酸化法で膜厚８ｎｍ程度のゲート絶縁
膜３が形成される。ここで、このゲート絶縁膜はシリコ
ン酸化膜中に窒素原子が多量に含まれる絶縁膜であ
る。。
されたシリコン基板１上の所定の領域に公知のＬＯＣＯ
Ｓ法で膜厚が４００ｎｍの素子分離絶縁膜２が形成され
る。次に、Ｏ2 （酸素）とＮ2 Ｏ（亜酸化窒素）ガスを
含む雰囲気での熱酸化法で膜厚８ｎｍ程度のゲート絶縁
膜３が形成される。ここで、このゲート絶縁膜はシリコ
ン酸化膜中に窒素原子が多量に含まれる絶縁膜であ
る。。
【００４９】次に、ＣＶＤ法により全面に膜厚１５０ｎ
ｍ程度のポリシリコン膜が成膜され、リン不純物がドー
プされる。その後、フォトリソグラフィ技術とドライエ
ッチング技術により所望の形状にパターニングされゲー
ト電極４が形成される。次に、ＣＶＤ法でシリコン酸化
膜が１５０ｎｍ程度の膜厚で全面に堆積され、続いて異
方性のドライエッチングが行われ、ゲート電極４の側面
にスペーサ５が形成されるようになる。
ｍ程度のポリシリコン膜が成膜され、リン不純物がドー
プされる。その後、フォトリソグラフィ技術とドライエ
ッチング技術により所望の形状にパターニングされゲー
ト電極４が形成される。次に、ＣＶＤ法でシリコン酸化
膜が１５０ｎｍ程度の膜厚で全面に堆積され、続いて異
方性のドライエッチングが行われ、ゲート電極４の側面
にスペーサ５が形成されるようになる。
【００５０】次にボロン不純物のイオン注入が行われ、
８００℃程度の熱処理によって拡散層６が形成される。
ここで、ボロンイオン注入のドーズ量は５×１０15イオ
ン／ｃｍ2 程度に設定される。このようにして、Ｐチャ
ネル型のＭＯＳトランジスタのソース・ドレイン領域が
形成される。
８００℃程度の熱処理によって拡散層６が形成される。
ここで、ボロンイオン注入のドーズ量は５×１０15イオ
ン／ｃｍ2 程度に設定される。このようにして、Ｐチャ
ネル型のＭＯＳトランジスタのソース・ドレイン領域が
形成される。
【００５１】次に、図１（ｂ）に示すように、チタンの
スパッタ法などにより３０ｎｍ程度の膜厚のチタン膜７
が全面に成膜される。
スパッタ法などにより３０ｎｍ程度の膜厚のチタン膜７
が全面に成膜される。
【００５２】次に、Ｎ2 ガス圧力を３３ｍＴｏｒｒにし
た雰囲気ガスの減圧状態で３０秒程度の第１の熱処理が
施される。この第１の熱処理はランプアニール装置で行
われその処理温度は７００℃程度に設定される。
た雰囲気ガスの減圧状態で３０秒程度の第１の熱処理が
施される。この第１の熱処理はランプアニール装置で行
われその処理温度は７００℃程度に設定される。
【００５３】このような熱処理により、ゲート電極４の
露出した表面と拡散層６の表面には、図１（ｃ）に示す
ように電気抵抗率の高い結晶構造のＣ４９構造シリサイ
ド層８と窒素原子を含有するチタン層すなわち窒素含有
チタン層９が形成される。これに対し、シリコン酸化膜
である素子分離絶縁膜２上およびスペーサ５上には、前
述した窒素含有チタン層９のみが形成される。この窒素
含有チタン層９中では、窒素原子は１５ａｔ％含まれる
ようになる。
露出した表面と拡散層６の表面には、図１（ｃ）に示す
ように電気抵抗率の高い結晶構造のＣ４９構造シリサイ
ド層８と窒素原子を含有するチタン層すなわち窒素含有
チタン層９が形成される。これに対し、シリコン酸化膜
である素子分離絶縁膜２上およびスペーサ５上には、前
述した窒素含有チタン層９のみが形成される。この窒素
含有チタン層９中では、窒素原子は１５ａｔ％含まれる
ようになる。
【００５４】次に、図７（ａ）に示すように、アンモニ
ア水溶液、純水および過酸化水素水の混合した化学薬液
で前述の窒素含有チタン層９が除去される。
ア水溶液、純水および過酸化水素水の混合した化学薬液
で前述の窒素含有チタン層９が除去される。
【００５５】以上のような工程により、ゲート電極４上
およびソース・ドレイン領域を形成する拡散層６上にの
み自己整合的にＣ４９構造シリサイド８が形成される。
ここで、このＣ４９構造シリサイド層の電気抵抗率は６
０μΩ・ｃｍである。
およびソース・ドレイン領域を形成する拡散層６上にの
み自己整合的にＣ４９構造シリサイド８が形成される。
ここで、このＣ４９構造シリサイド層の電気抵抗率は６
０μΩ・ｃｍである。
【００５６】次に、常圧のＡｒ雰囲気中で６０秒程度の
第２の熱処理が行われる。ここで、熱処理装置は先述し
たランプアニール装置であり、処理温度は７５０℃程度
に設定される。この処理により、図７（ｂ）に示すよう
に、前述したＣ４９構造シリサイド層８は、電気抵抗率
の低い結晶構造のＣ５４構造シリサイド層１０に変わ
る。ここで、Ｃ５４構造シリサイド層な電気抵抗率は１
５μΩ・ｃｍである。
第２の熱処理が行われる。ここで、熱処理装置は先述し
たランプアニール装置であり、処理温度は７５０℃程度
に設定される。この処理により、図７（ｂ）に示すよう
に、前述したＣ４９構造シリサイド層８は、電気抵抗率
の低い結晶構造のＣ５４構造シリサイド層１０に変わ
る。ここで、Ｃ５４構造シリサイド層な電気抵抗率は１
５μΩ・ｃｍである。
【００５７】以上のようにして、シリコン基板１上に、
サリサイド化されたＭＯＳトランジスタが形成されるよ
うになる。
サリサイド化されたＭＯＳトランジスタが形成されるよ
うになる。
【００５８】この実施例の場合には、形成されるシリサ
イド層の層抵抗が第１の実施例の場合よりさらに低減さ
れる。これは、第２の熱処理でＣ５４構造シリサイド層
上に第１の実施例で説明したような窒素含有シリサイド
層が形成されなくなり、実効的に膜厚の厚いＣ５４構造
シリサイド層が形成されるようになるからである。
イド層の層抵抗が第１の実施例の場合よりさらに低減さ
れる。これは、第２の熱処理でＣ５４構造シリサイド層
上に第１の実施例で説明したような窒素含有シリサイド
層が形成されなくなり、実効的に膜厚の厚いＣ５４構造
シリサイド層が形成されるようになるからである。
【００５９】これについて図８でさらに詳細に説明す
る。図８は第２の実施例の工程を経て形成されるシリサ
イド層抵抗と第２の熱処理での雰囲気ガスとの関係を示
すグラフである。ここで、シリサイド層抵抗はゲート電
極の線幅が０．２μｍの場合である。そして、雰囲気ガ
スとしてはＡｒガスの他に減圧した窒素ガスの場合につ
いても示されている。図８から判るように、雰囲気ガス
がＡｒガスの場合、シリサイド層の層抵抗値は３〜４Ω
／□であり、図５で示した５〜６Ω／□より低下する。
また、第２の熱処理で雰囲気ガスに１００Ｔｏｒｒ以下
の窒素を含む場合でも層抵抗値の低いことが判る。これ
は、この場合には第２の熱処理温度も低く、低圧ガスで
あれば、前述した第２の窒素含有シリサイド層がほとん
ど形成されないためである。
る。図８は第２の実施例の工程を経て形成されるシリサ
イド層抵抗と第２の熱処理での雰囲気ガスとの関係を示
すグラフである。ここで、シリサイド層抵抗はゲート電
極の線幅が０．２μｍの場合である。そして、雰囲気ガ
スとしてはＡｒガスの他に減圧した窒素ガスの場合につ
いても示されている。図８から判るように、雰囲気ガス
がＡｒガスの場合、シリサイド層の層抵抗値は３〜４Ω
／□であり、図５で示した５〜６Ω／□より低下する。
また、第２の熱処理で雰囲気ガスに１００Ｔｏｒｒ以下
の窒素を含む場合でも層抵抗値の低いことが判る。これ
は、この場合には第２の熱処理温度も低く、低圧ガスで
あれば、前述した第２の窒素含有シリサイド層がほとん
ど形成されないためである。
【００６０】また、この第２の実施例の場合には、第２
の熱処理の温度が低下する。これは、第２の熱処理にお
いてＣ５４構造シリサイドに相転移するＣ４９構造シリ
サド層に窒素原子が混入しないためと考えられる。この
ために、Ｃ４９構造シリサイド層がＣ５４構造シリサイ
ド層に変換し易くなる。
の熱処理の温度が低下する。これは、第２の熱処理にお
いてＣ５４構造シリサイドに相転移するＣ４９構造シリ
サド層に窒素原子が混入しないためと考えられる。この
ために、Ｃ４９構造シリサイド層がＣ５４構造シリサイ
ド層に変換し易くなる。
【００６１】これについて図９でさらに詳細に説明す
る。図９は第２の実施例の工程で第２の熱処理温度を変
えた場合のシリサイド層の層抵抗と熱処理温度の関係を
示すグラフである。また、参考として先述した従来の技
術で形成する場合の同様の関係が示されている。ここ
で、シリサイド層抵抗はゲート電極の線幅が０．２μｍ
の場合の値である。図９から判るように、Ｃ４９構造シ
リサイドがＣ５４構造シリサイドに相転移する温度は従
来の技術の場合に比べ５０℃程度低下する。そして、本
発明では、第２の熱処理の温度範囲が７５０〜８５０℃
であれば相転移したＣ５４構造シリサイド層の層抵抗が
最も低くなる。
る。図９は第２の実施例の工程で第２の熱処理温度を変
えた場合のシリサイド層の層抵抗と熱処理温度の関係を
示すグラフである。また、参考として先述した従来の技
術で形成する場合の同様の関係が示されている。ここ
で、シリサイド層抵抗はゲート電極の線幅が０．２μｍ
の場合の値である。図９から判るように、Ｃ４９構造シ
リサイドがＣ５４構造シリサイドに相転移する温度は従
来の技術の場合に比べ５０℃程度低下する。そして、本
発明では、第２の熱処理の温度範囲が７５０〜８５０℃
であれば相転移したＣ５４構造シリサイド層の層抵抗が
最も低くなる。
【００６２】なお、熱処理の温度が高くなるとＣ５４構
造シリサイド層は凝集する。このために、Ｃ５４構造シ
イサイド層は、膜厚の均一性が劣化し極端な場合では、
島状に孤立した形状になり、図９に示されるようにシリ
サイド層抵抗値は急激に上昇するようになる。
造シリサイド層は凝集する。このために、Ｃ５４構造シ
イサイド層は、膜厚の均一性が劣化し極端な場合では、
島状に孤立した形状になり、図９に示されるようにシリ
サイド層抵抗値は急激に上昇するようになる。
【００６３】第２の実施例では、第２の熱処理における
窒化あるいは窒素のシリサイド層への拡散を抑制するこ
とにより、シリサイド層中の窒素濃度の増加を抑えて低
抵抗率の相へ転移させることができるため、薄膜のシリ
サイド層抵抗のバラツキが低減するようになる。このこ
とは、第２の熱処理が高い真空中で行われても同様の効
果のあることを示している。
窒化あるいは窒素のシリサイド層への拡散を抑制するこ
とにより、シリサイド層中の窒素濃度の増加を抑えて低
抵抗率の相へ転移させることができるため、薄膜のシリ
サイド層抵抗のバラツキが低減するようになる。このこ
とは、第２の熱処理が高い真空中で行われても同様の効
果のあることを示している。
【００６４】なお、この第２の実施例の場合では、ゲー
ト電極に用いるポリシリコン膜にボロン不純物をドープ
してもよい。この場合には、形成されるシリサイド層の
膜厚は、リン不純物をドープしたポリシリコンの場合に
比べ厚くなる。このためにその層抵抗値はさらに減少す
る。一般に、ボロン不純物を含有するポリシリコン膜あ
るいはシリコン基板の拡散層は、これまで説明してきた
ヒ素あるいはリン不純物を含有する場合より、形成され
るシリサイド層の層抵抗は低減する。しかし、このよう
な場合でも、本発明の同様の効果は顕著である。
ト電極に用いるポリシリコン膜にボロン不純物をドープ
してもよい。この場合には、形成されるシリサイド層の
膜厚は、リン不純物をドープしたポリシリコンの場合に
比べ厚くなる。このためにその層抵抗値はさらに減少す
る。一般に、ボロン不純物を含有するポリシリコン膜あ
るいはシリコン基板の拡散層は、これまで説明してきた
ヒ素あるいはリン不純物を含有する場合より、形成され
るシリサイド層の層抵抗は低減する。しかし、このよう
な場合でも、本発明の同様の効果は顕著である。
【００６５】以上の実施例においては、第１の熱処理あ
るいは第２の熱処理の雰囲気ガスに減圧Ｎ2 ガスを用い
る場合について説明がされた。この減圧Ｎ2 ガスの代り
にＡｒ、Ｈｅ、Ｎｅ等の不活性ガスで希釈され分圧の低
い希釈Ｎ2 ガスが用いられても同様な効果の生じること
に言及しておく。なお、Ｎ2 ガスの代りにＮＨ3 （アン
モニア）ガスを用いても同様の効果は生じる。但し、こ
の場合にはＮＨ3 ガス分圧はＮ2 ガスの場合よりもより
低圧にする必要がある。
るいは第２の熱処理の雰囲気ガスに減圧Ｎ2 ガスを用い
る場合について説明がされた。この減圧Ｎ2 ガスの代り
にＡｒ、Ｈｅ、Ｎｅ等の不活性ガスで希釈され分圧の低
い希釈Ｎ2 ガスが用いられても同様な効果の生じること
に言及しておく。なお、Ｎ2 ガスの代りにＮＨ3 （アン
モニア）ガスを用いても同様の効果は生じる。但し、こ
の場合にはＮＨ3 ガス分圧はＮ2 ガスの場合よりもより
低圧にする必要がある。
【００６６】また、実施例において高融点金属としてチ
タンの場合について説明がされている。このサリサイド
化に用いる高融点金属がタングステンあるいはタンタル
等の金属でも同様の効果の生じることにも言及してお
く。このような金属の場合には、サリサイド化のための
熱処理雰囲気ガスとして、ＮＨ3 あるいはＮ2 Ｈ2 （ヒ
ドラジン）ガスが用いられる。これらの雰囲気ガスの選
択以外は、実施例で説明されたような条件の下でサリサ
イド化は行われる。
タンの場合について説明がされている。このサリサイド
化に用いる高融点金属がタングステンあるいはタンタル
等の金属でも同様の効果の生じることにも言及してお
く。このような金属の場合には、サリサイド化のための
熱処理雰囲気ガスとして、ＮＨ3 あるいはＮ2 Ｈ2 （ヒ
ドラジン）ガスが用いられる。これらの雰囲気ガスの選
択以外は、実施例で説明されたような条件の下でサリサ
イド化は行われる。
【００６７】
【発明の効果】以上に説明したように本発明では、サリ
サイド形成工程において用いる２回の熱処理のうち少な
くとも第１の熱処理において、熱処理雰囲気ガスである
Ｎ2 ガスの分圧が常圧以下に設定される。
サイド形成工程において用いる２回の熱処理のうち少な
くとも第１の熱処理において、熱処理雰囲気ガスである
Ｎ2 ガスの分圧が常圧以下に設定される。
【００６８】そして、サリサイド化に用いる高融点金属
あるいはシリサイドの窒化反応が抑制されると共に前述
の高融点金属あるいはシリサイドへの窒素原子の混入量
が制御される。
あるいはシリサイドの窒化反応が抑制されると共に前述
の高融点金属あるいはシリサイドへの窒素原子の混入量
が制御される。
【００６９】このために、シリサイド層中の窒素含有量
が減少して層抵抗値の低減が実現される。さらに、ゲー
ト電極上および拡散層上にのみ選択的にシリサイド層が
形成されるようになる。そして、従来の技術でみられた
ＭＯＳトランジスタのゲート電極とソース・ドレイン領
域間のリーク電流の発生は完全に抑止されるようにな
る。
が減少して層抵抗値の低減が実現される。さらに、ゲー
ト電極上および拡散層上にのみ選択的にシリサイド層が
形成されるようになる。そして、従来の技術でみられた
ＭＯＳトランジスタのゲート電極とソース・ドレイン領
域間のリーク電流の発生は完全に抑止されるようにな
る。
【００７０】さらに、ゲート電極線幅の縮小化あるいは
拡散層の浅接合化において生じるシリサイド層の層抵抗
値のバラツキの増大は、大幅に低減されるようになる。
拡散層の浅接合化において生じるシリサイド層の層抵抗
値のバラツキの増大は、大幅に低減されるようになる。
【００７１】このようにして、本発明により、微細化さ
れるＭＯＳトランジスタ等の半導体素子のサリサイド化
は容易になり、半導体装置の超高集積化、高密度化ある
いは高速化はさらに促進される。
れるＭＯＳトランジスタ等の半導体素子のサリサイド化
は容易になり、半導体装置の超高集積化、高密度化ある
いは高速化はさらに促進される。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】本発明のシリサイド層抵抗の低減効果を示すグ
ラフである。
ラフである。
【図４】チタンシリサイド層抵抗とチタン膜厚の関係を
示すグラフである。
示すグラフである。
【図５】本発明でサリサイド形成できるチタン膜厚の上
限を示すグラフである。
限を示すグラフである。
【図６】本発明でのチタン膜残膜量と雰囲気ガスとの関
係を示すグラフである。
係を示すグラフである。
【図７】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図８】シリサイド層抵抗と第２の熱処理雰囲気ガスと
の関係を示すグラフである。
の関係を示すグラフである。
【図９】シリサイド層抵抗と第２の熱処理温度との関係
を示すグラフである。
を示すグラフである。
【図１０】従来の技術を説明する工程順の断面図であ
る。
る。
【図１１】従来の技術を説明する工程順の断面図であ
る。
る。
１，１０１ シリコン基板 ２，１０２ 素子分離絶縁膜 ３，１０３ ゲート絶縁膜 ４，１０４ ゲート電極 ５，１０５ スペーサ ６，１０６ 拡散層 ７，１０７ チタン膜 ８，１０８ Ｃ４９構造シリサイド層 ９ 窒素含有チタン層 １０，１１２ Ｃ５４構造シリサイド層 １１，１１３ 第２の窒素含有シリサイド層 １０９ 第１の窒素含有シリサイド層 １１０ 窒化チタン層 １１１ 未反応チタン層
Claims (7)
- 【請求項１】 半導体基板上に形成される半導体素子の
所定領域への高融点金属のシリサイド層形成において、
前記高融点金属の薄膜が前記半導体基板と前記半導体素
子の表面に被着される工程と、前記半導体基板、前記半
導体素子および前記高融点金属の薄膜に対する第１の熱
処理が窒素原子を含有する減圧ガスあるいは希釈ガス雰
囲気中で施される工程と、を含むことを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記シリサイド層の選択的形成におい
て、前記第１の熱処理の工程後、第２の熱処理がアルゴ
ンガス雰囲気中あるいは高真空中であり且つ前記第１の
熱処理の温度より高い温度の下に行われることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記窒素原子を含有する減圧ガスあるい
は希釈ガスがＮＨ3ガスであることを特徴とする請求項
１または請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記高融点金属がチタンであり、前記窒
素原子を含有する減圧ガスあるいは希釈ガスがＮ2 ガス
であり前記Ｎ2 ガス圧力が１Ｔｏｒｒ以下であることを
特徴とする請求項１または請求項２記載の半導体装置の
製造方法。 - 【請求項５】 前記第２の熱処理の温度が７５０℃以上
で且つ８５０℃以下であることを特徴とする請求項１、
請求項２または請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記高融点金属の薄膜がチタン膜であり
前記チタン膜の膜厚が３０ｎｍ以下であることを特徴と
する請求項１、請求項２、請求項３、請求項４または請
求項５記載の半導体装置の製造方法。 - 【請求項７】 前記半導体素子が絶縁ゲート電界効果ト
ランジスタであり、前記絶縁ゲート電界効果トランジス
タのゲート電極とソース・ドレイン領域との表面に前記
シリサイド層が選択的に形成されることを特徴とする請
求項１、請求項２、請求項３、請求項４、請求項５また
は請求項６記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7055469A JP2751859B2 (ja) | 1995-03-15 | 1995-03-15 | 半導体装置の製造方法 |
| US08/617,647 US5963829A (en) | 1995-03-15 | 1996-03-15 | Method of forming silicide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7055469A JP2751859B2 (ja) | 1995-03-15 | 1995-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250451A true JPH08250451A (ja) | 1996-09-27 |
| JP2751859B2 JP2751859B2 (ja) | 1998-05-18 |
Family
ID=12999472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7055469A Expired - Fee Related JP2751859B2 (ja) | 1995-03-15 | 1995-03-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5963829A (ja) |
| JP (1) | JP2751859B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| US5963829A (en) | 1999-10-05 |
| JP2751859B2 (ja) | 1998-05-18 |
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