JPH0750710B2 - 多層配線構造 - Google Patents
多層配線構造Info
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- JPH0750710B2 JPH0750710B2 JP2146290A JP14629090A JPH0750710B2 JP H0750710 B2 JPH0750710 B2 JP H0750710B2 JP 2146290 A JP2146290 A JP 2146290A JP 14629090 A JP14629090 A JP 14629090A JP H0750710 B2 JPH0750710 B2 JP H0750710B2
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はイメージセンサ等の電子デバイスにおける多層
配線構造に係り、特に信号線間の電気的影響を小さく
し、信号線又は薄膜トランジスタのソース電極からの電
荷を正確に出力できる多層配線構造に関する。
配線構造に係り、特に信号線間の電気的影響を小さく
し、信号線又は薄膜トランジスタのソース電極からの電
荷を正確に出力できる多層配線構造に関する。
（従来の技術） 多層配線構造を有する電子デバイスとしては、ファクシ
ミリやスキャナ等のイメージセンサの配線構造に使用さ
れているものがある。
ミリやスキャナ等のイメージセンサの配線構造に使用さ
れているものがある。
従来のイメージセンサにおいて、特に密着型イメージセ
ンサは、原稿等の画像情報を１対１に投影し、電気信号
に変換するものである。この場合、投影した画像を多数
の画素（受光素子）に分割し、各受光素子で発生した電
荷を薄膜トランジスタスイッチ素子（TFT）を使って特
定のブロック単位で配線間の容量に一時蓄積して、電気
信号とし数百KHZから数MHZまでの速度で時系列的に順次
読み出すTFT駆動型イメージセンサがある。このTFT駆動
型イメージセンサは、TFTの動作により単一の駆動用IC
で読み取りが可能となるので、イメージセンサを駆動す
る駆動用ICの個数を少なくするものである。
ンサは、原稿等の画像情報を１対１に投影し、電気信号
に変換するものである。この場合、投影した画像を多数
の画素（受光素子）に分割し、各受光素子で発生した電
荷を薄膜トランジスタスイッチ素子（TFT）を使って特
定のブロック単位で配線間の容量に一時蓄積して、電気
信号とし数百KHZから数MHZまでの速度で時系列的に順次
読み出すTFT駆動型イメージセンサがある。このTFT駆動
型イメージセンサは、TFTの動作により単一の駆動用IC
で読み取りが可能となるので、イメージセンサを駆動す
る駆動用ICの個数を少なくするものである。
TFT駆動型イメージセンサは、例えば、その等価回路図
を第５図に示すように、原稿幅と略同じ長さのライン状
の受光素子アレイ11と、各受光素子11′に1:1に対応す
る複数個の薄膜トランジスタ（Ti,j,i＝１〜N,j＝１〜
ｎ）から成る電荷転送部12と、マトリックス状の多層配
線13とから構成されている。
を第５図に示すように、原稿幅と略同じ長さのライン状
の受光素子アレイ11と、各受光素子11′に1:1に対応す
る複数個の薄膜トランジスタ（Ti,j,i＝１〜N,j＝１〜
ｎ）から成る電荷転送部12と、マトリックス状の多層配
線13とから構成されている。
前記受光素子アレイ11は、Ｎ個のブロックの受光素子群
に分割され、一つの受光素子群を形成するｎ個の受光素
子11′は、フォトダイオード（PDi,j,i＝１〜N,j＝１〜
ｎ）により等価的に表すことができる。各受光素子11′
は各薄膜トランジスタTi,jのドレイン電極にそれぞれ接
続されている。そして、薄膜トランジスタTi,jのソース
電極は、マトリックス状に形成された多層配線13を介し
て受光素子群毎にｎ本の共通信号線14にそれぞれ接続さ
れ、更に共通信号線14は駆動用IC15に接続されている。
に分割され、一つの受光素子群を形成するｎ個の受光素
子11′は、フォトダイオード（PDi,j,i＝１〜N,j＝１〜
ｎ）により等価的に表すことができる。各受光素子11′
は各薄膜トランジスタTi,jのドレイン電極にそれぞれ接
続されている。そして、薄膜トランジスタTi,jのソース
電極は、マトリックス状に形成された多層配線13を介し
て受光素子群毎にｎ本の共通信号線14にそれぞれ接続さ
れ、更に共通信号線14は駆動用IC15に接続されている。
各薄膜トランジスタTi,jのゲート電極には、ブロック毎
に導通するようにゲートパルス発生回路（図示せず）が
接続されている。各受光素子11′で発生する光電荷は一
定時間受光素子の寄生容量と薄膜トランジスタのドレイ
ン・ゲート間のオーバーラップ容量に蓄積された後、薄
膜トランジスタTi,jを電荷転送用のスイッチとして用い
てブロック毎に順次多層配線13の線間容量（Ci,i＝１〜
ｎ）に転送蓄積される。
に導通するようにゲートパルス発生回路（図示せず）が
接続されている。各受光素子11′で発生する光電荷は一
定時間受光素子の寄生容量と薄膜トランジスタのドレイ
ン・ゲート間のオーバーラップ容量に蓄積された後、薄
膜トランジスタTi,jを電荷転送用のスイッチとして用い
てブロック毎に順次多層配線13の線間容量（Ci,i＝１〜
ｎ）に転送蓄積される。
すなわち、ゲートパルス発生回路からのゲートパルスφ
G1により、第１のブロックの薄膜トランジスタT1,1〜T
1,nがオンとなり、第１のブロックの各受光素子11′で
発生して蓄積された電荷が各線間容量Ciに転送蓄積され
る。そして、各線間容量Ciに蓄積された電荷により各共
通信号線14の電位が変化し、この電圧値を駆動用IC15内
のアナログスイッチ（SWi,i＝１〜ｎ）を順次オンして
時系列的に出力線16に抽出する。
G1により、第１のブロックの薄膜トランジスタT1,1〜T
1,nがオンとなり、第１のブロックの各受光素子11′で
発生して蓄積された電荷が各線間容量Ciに転送蓄積され
る。そして、各線間容量Ciに蓄積された電荷により各共
通信号線14の電位が変化し、この電圧値を駆動用IC15内
のアナログスイッチ（SWi,i＝１〜ｎ）を順次オンして
時系列的に出力線16に抽出する。
そして、次にゲートパルスφG2〜φGnにより第２〜第Ｎ
のブロックの薄膜トランジスタT2,1〜T2,nからTN,1〜T
N,nまでがそれぞれオンすることによりブロック毎に受
光素子側の電荷が転送され、順次読み出すことにより原
稿の主走査方向の１ラインの画像信号を得、ローラ等の
原稿送り手段（図示せず）により原稿を移動させて前記
動作を繰り返し、原稿全体の画像信号を得るものである
（特開昭63−9358号、特開昭63−67772号公報参照）。
のブロックの薄膜トランジスタT2,1〜T2,nからTN,1〜T
N,nまでがそれぞれオンすることによりブロック毎に受
光素子側の電荷が転送され、順次読み出すことにより原
稿の主走査方向の１ラインの画像信号を得、ローラ等の
原稿送り手段（図示せず）により原稿を移動させて前記
動作を繰り返し、原稿全体の画像信号を得るものである
（特開昭63−9358号、特開昭63−67772号公報参照）。
上記の従来のマトリックス形状の多層配線13の具体的構
成は、第６図にその断面説明図を示すように、基板21上
に下部信号線31、絶縁層33、上部信号線32を順次形成し
た構成となっている。下部信号線31と上部信号線32と
は、互いに直交するように配列され、上下の信号線相互
間を接続するためにコンタクトホール34が設けられてい
るのが一般的な例であった。
成は、第６図にその断面説明図を示すように、基板21上
に下部信号線31、絶縁層33、上部信号線32を順次形成し
た構成となっている。下部信号線31と上部信号線32と
は、互いに直交するように配列され、上下の信号線相互
間を接続するためにコンタクトホール34が設けられてい
るのが一般的な例であった。
また、マトリックス形状の多層配線13の構成について、
上下の信号線の直交する部分で発生するクロストーク
（信号線が立体交差する部分では、容量が存在するた
め、一方の信号線の電位が変化すると、その変化が容量
を介して他方の信号線に伝えられ、他方の信号線の電位
を変化させるという現象）の問題を解決するために、第
７図の断面説明図に示すように、上下信号線の間に絶縁
層33a、アース線に接続するアースシート35、絶縁層33b
を設け、アースシート35にてクロストークの発生を防止
していたものがあった（特開昭62−67864号公報参
照）。
上下の信号線の直交する部分で発生するクロストーク
（信号線が立体交差する部分では、容量が存在するた
め、一方の信号線の電位が変化すると、その変化が容量
を介して他方の信号線に伝えられ、他方の信号線の電位
を変化させるという現象）の問題を解決するために、第
７図の断面説明図に示すように、上下信号線の間に絶縁
層33a、アース線に接続するアースシート35、絶縁層33b
を設け、アースシート35にてクロストークの発生を防止
していたものがあった（特開昭62−67864号公報参
照）。
しかし、上記のアースシートを設けた多層配線の構造で
は、信号線とアースシートの間で大きな寄生容量が生じ
たり、アースシートが反ってイメージセンサ全体が反っ
てしまうなどの問題点があり、第８図（ａ）の平面説明
図と第８図（ｂ）の断面説明図に示すように、アースシ
ートを改良し、上下の信号線の直交する部分を中心とし
て網目等の形状のアース部材を使ったアース層36を設け
るようにして上記問題点を解決するものがあった（特開
昭64−5057号公報参照）。但し、第８図（ａ）は、説明
を簡単にするために、上下の信号線をそれぞれ例示的に
１本ずつだけ示している。
は、信号線とアースシートの間で大きな寄生容量が生じ
たり、アースシートが反ってイメージセンサ全体が反っ
てしまうなどの問題点があり、第８図（ａ）の平面説明
図と第８図（ｂ）の断面説明図に示すように、アースシ
ートを改良し、上下の信号線の直交する部分を中心とし
て網目等の形状のアース部材を使ったアース層36を設け
るようにして上記問題点を解決するものがあった（特開
昭64−5057号公報参照）。但し、第８図（ａ）は、説明
を簡単にするために、上下の信号線をそれぞれ例示的に
１本ずつだけ示している。
また、第５図の従来のイメージセンサの等価回路図にも
示しているが、第９図（ａ）の平面説明図と第９図
（ａ）のＣ−Ｃ′部分の断面図説明図である第９図
（ｂ）に具体的に示すように、同一層に形成された下部
信号線31と隣接する下部信号線31との間にアース線に接
続するシールド線37aを設け、また同一層に形成された
上部信号線32と隣接する上部信号線32と間にもアース線
に接続するシールド線37bを設けて、同一層において平
行に配置された信号線間のクロストークの発生を防止し
ようとするものがあった。
示しているが、第９図（ａ）の平面説明図と第９図
（ａ）のＣ−Ｃ′部分の断面図説明図である第９図
（ｂ）に具体的に示すように、同一層に形成された下部
信号線31と隣接する下部信号線31との間にアース線に接
続するシールド線37aを設け、また同一層に形成された
上部信号線32と隣接する上部信号線32と間にもアース線
に接続するシールド線37bを設けて、同一層において平
行に配置された信号線間のクロストークの発生を防止し
ようとするものがあった。
（発明が解決しようとする課題） しかしながら、上記のような従来の多層配線13の構造で
は、特に第９図（ａ）（ｂ）に示す多層配線構造では、
イメージセンサの微細化・高密度化またはイメージセン
サの小型化に伴って、同一層において並列する信号線間
にシールド線37を設けることができない場合があった。
は、特に第９図（ａ）（ｂ）に示す多層配線構造では、
イメージセンサの微細化・高密度化またはイメージセン
サの小型化に伴って、同一層において並列する信号線間
にシールド線37を設けることができない場合があった。
具体的には、画素から引き出される信号線の間隔は画素
ピッチによって決まることになる。現在、信号線とシー
ルド線の線幅が約９μｍで、信号線と信号線の間、また
は信号線とシールド線の間は約11μｍ程度の間隔が必要
とされるので、信号線と信号線の間に約９μｍの幅を有
するシールド線を設けるためには約31μｍ以上（間隔11
μｍ＋シールド線幅９μｍ＋間隔11μｍ）の間隔が必要
となる。400SPIセンサの場合、画素ピッチが約63.5μｍ
と間隔が充分広いためシールド線を設けることは可能で
あるが、画素が微細化・高密度化した場合で、画素ピッ
チが約31μｍ以下と狭くなった場合に信号線と隣接する
信号線との間にシールド線を同一層に形成することがで
きなくなる。
ピッチによって決まることになる。現在、信号線とシー
ルド線の線幅が約９μｍで、信号線と信号線の間、また
は信号線とシールド線の間は約11μｍ程度の間隔が必要
とされるので、信号線と信号線の間に約９μｍの幅を有
するシールド線を設けるためには約31μｍ以上（間隔11
μｍ＋シールド線幅９μｍ＋間隔11μｍ）の間隔が必要
となる。400SPIセンサの場合、画素ピッチが約63.5μｍ
と間隔が充分広いためシールド線を設けることは可能で
あるが、画素が微細化・高密度化した場合で、画素ピッ
チが約31μｍ以下と狭くなった場合に信号線と隣接する
信号線との間にシールド線を同一層に形成することがで
きなくなる。
従って、同一層において平行に配置された信号線間にク
ロストークが発生し、正確な電荷を読み出すことができ
なくなり、イメージセンサにおける階調の再現性を悪く
するとの問題点があった。
ロストークが発生し、正確な電荷を読み出すことができ
なくなり、イメージセンサにおける階調の再現性を悪く
するとの問題点があった。
上記問題点は、画素から引き出される信号線間にのみ発
生するものではなく、画素が長尺状に複数形成された方
向（イメージセンサの主走査方向）に平行して配置され
た信号線、第９図（ａ）に示すところ上部信号線32につ
いても、イメージセンサの小型化のため副走査方向の幅
を小さくする場合など、信号線間の間隔が狭くなり、同
様の問題点が発生する。
生するものではなく、画素が長尺状に複数形成された方
向（イメージセンサの主走査方向）に平行して配置され
た信号線、第９図（ａ）に示すところ上部信号線32につ
いても、イメージセンサの小型化のため副走査方向の幅
を小さくする場合など、信号線間の間隔が狭くなり、同
様の問題点が発生する。
また、同一層における平行に配置された信号線間に発生
するクロストークの問題は、複数個平行に配置された薄
膜トランジスタについても同様の問題となっている。
するクロストークの問題は、複数個平行に配置された薄
膜トランジスタについても同様の問題となっている。
具体的に説明するために、まず、薄膜トランジスタの構
成を、第10図の平面説明図及び第10図のＤ−Ｄ′部分の
断面説明図である第11図を使って説明する。
成を、第10図の平面説明図及び第10図のＤ−Ｄ′部分の
断面説明図である第11図を使って説明する。
薄膜トランジスタの具体的構成は、基板21上にゲート電
極25としてのクロム（Cr1）層、ゲート絶縁層26として
のシリコン窒化膜（SiNx1）、半導体活性層26としての
水素化アモルファスシリコン（ａ−Si:H）層、ゲート電
極25に対向するように設けられたチャネル保護膜29とし
てのシリコン窒化膜（SiNx2）、オーミックコンタクト
層28としてのn+水素化アモルファスシリコン（n+a−Si:
H）層、ドレイン電極41とソース電極42としてのクロム
（Cr2）層、その上に絶縁層としてポリイミド層、更に
その上にチャネル保護膜29の上部においてａ−Si:H層の
遮光用金属としてのアルミニウム層30とを順次積層した
逆スタガ構造のトランジスタである。
極25としてのクロム（Cr1）層、ゲート絶縁層26として
のシリコン窒化膜（SiNx1）、半導体活性層26としての
水素化アモルファスシリコン（ａ−Si:H）層、ゲート電
極25に対向するように設けられたチャネル保護膜29とし
てのシリコン窒化膜（SiNx2）、オーミックコンタクト
層28としてのn+水素化アモルファスシリコン（n+a−Si:
H）層、ドレイン電極41とソース電極42としてのクロム
（Cr2）層、その上に絶縁層としてポリイミド層、更に
その上にチャネル保護膜29の上部においてａ−Si:H層の
遮光用金属としてのアルミニウム層30とを順次積層した
逆スタガ構造のトランジスタである。
上記構成の薄膜トランジスタが基板21上に複数個平行に
配置されるようになっており、このように、薄膜トラン
ジスタのソース電極42と隣接する薄膜トランジスタのド
レイン電極41の間が接近するようなことになると、ドレ
イン電極41の電位変化が数Ｖ程度で、ソース電極42の電
位変化が数十mV程度なので、隣接する薄膜トランジスタ
のドレイン電極41の電位変化の影響をソース電極42が受
けてクロストークが発生し、正確な電荷を読み出すこと
ができなくなり、イメージセンサにおける階調の再現性
を悪くするという問題点があった。
配置されるようになっており、このように、薄膜トラン
ジスタのソース電極42と隣接する薄膜トランジスタのド
レイン電極41の間が接近するようなことになると、ドレ
イン電極41の電位変化が数Ｖ程度で、ソース電極42の電
位変化が数十mV程度なので、隣接する薄膜トランジスタ
のドレイン電極41の電位変化の影響をソース電極42が受
けてクロストークが発生し、正確な電荷を読み出すこと
ができなくなり、イメージセンサにおける階調の再現性
を悪くするという問題点があった。
本発明は上記実情に鑑みてなされたもので、多層配線構
造において、薄膜トランジスタのソース電極と隣接する
薄膜トランジスタのドレイン電極の間が狭い場合に、同
一層における平行に配置された信号線間、又は薄膜トラ
ンジスタのソース電極と隣接する薄膜トランジスタのド
レイン電極の間に発生するクロストークを防止し、信号
線又は薄膜トランジスタのソース電極から電荷を正確に
出力できる多層配線構造を提供することを目的とする。
造において、薄膜トランジスタのソース電極と隣接する
薄膜トランジスタのドレイン電極の間が狭い場合に、同
一層における平行に配置された信号線間、又は薄膜トラ
ンジスタのソース電極と隣接する薄膜トランジスタのド
レイン電極の間に発生するクロストークを防止し、信号
線又は薄膜トランジスタのソース電極から電荷を正確に
出力できる多層配線構造を提供することを目的とする。
（課題を解決するための手段） 上記従来例の問題点を解決するため請求項１に記載の多
層配線構造は、同一層に複数の薄膜トランジスタを形成
し、隣接する各薄膜トランジスタのソース電極とドレイ
ン電極との間に、ソース電極／ドレイン電極間のカップ
リングによる影響を防止するシールド線を形成した配線
構造であって、 前記シールド線は、前記薄膜トランジスタに対して絶縁
層を介して別層に形成することにより、薄膜トランジス
タと異なる平面上に配置されたことを特徴としている。
層配線構造は、同一層に複数の薄膜トランジスタを形成
し、隣接する各薄膜トランジスタのソース電極とドレイ
ン電極との間に、ソース電極／ドレイン電極間のカップ
リングによる影響を防止するシールド線を形成した配線
構造であって、 前記シールド線は、前記薄膜トランジスタに対して絶縁
層を介して別層に形成することにより、薄膜トランジス
タと異なる平面上に配置されたことを特徴としている。
また、請求項２に記載の多層配線構造は、請求項１にお
いて、前記シールド線が、前記薄膜トランジスタに対し
て上層及び下層に形成されていることを特徴としてい
る。
いて、前記シールド線が、前記薄膜トランジスタに対し
て上層及び下層に形成されていることを特徴としてい
る。
（作用） 請求項１記載の発明によれば、薄膜トランジスタのソー
ス電極と隣接する薄膜トランジスタのドレイン電極との
間の電気的影響を遮断するシールド線を、薄膜トランジ
スタのソース電極とドレイン電極が形成されているのと
同一層に形成するのではなく、絶縁層を介して別層に薄
膜トランジスタのソース電極と隣接する薄膜トランジス
タのドレイン電極とから等しい距離の位置に形成するよ
うにした多層配線構造としているので、薄膜トランジス
タのソース電極と隣接する薄膜トランジスタのドレイン
電極との間が狭い場合であっても、絶縁層を介して別層
にシールド線を形成できるため、薄膜トランジスタのソ
ース電極と隣接する薄膜トランジスタのドレイン電極と
の間のクロストークの発生を防止でき、薄膜トランジス
タのソース電極から電荷を正確に出力することができ
る。
ス電極と隣接する薄膜トランジスタのドレイン電極との
間の電気的影響を遮断するシールド線を、薄膜トランジ
スタのソース電極とドレイン電極が形成されているのと
同一層に形成するのではなく、絶縁層を介して別層に薄
膜トランジスタのソース電極と隣接する薄膜トランジス
タのドレイン電極とから等しい距離の位置に形成するよ
うにした多層配線構造としているので、薄膜トランジス
タのソース電極と隣接する薄膜トランジスタのドレイン
電極との間が狭い場合であっても、絶縁層を介して別層
にシールド線を形成できるため、薄膜トランジスタのソ
ース電極と隣接する薄膜トランジスタのドレイン電極と
の間のクロストークの発生を防止でき、薄膜トランジス
タのソース電極から電荷を正確に出力することができ
る。
また、請求項２によれば、薄膜トランジスタに対して上
層及び下層にシールド線を形成したので、上層及び下層
のシールド線により各薄膜トランジスタ間にシールド壁
のようなものを存在させることにより、より確実にカッ
プリングによる影響を防止することができる。
層及び下層にシールド線を形成したので、上層及び下層
のシールド線により各薄膜トランジスタ間にシールド壁
のようなものを存在させることにより、より確実にカッ
プリングによる影響を防止することができる。
（実施例） 本発明の一実施例について図面を参照しながら説明す
る。
る。
電子デバイスにおいて多層配線構造が用いられている
が、本実施例における多層配線構造は、第５図の従来の
イメージセンサの等価回路図で示した多層配線13部分に
ついて主に説明することにする。
が、本実施例における多層配線構造は、第５図の従来の
イメージセンサの等価回路図で示した多層配線13部分に
ついて主に説明することにする。
第１図は、本発明の一実施例に係る多層配線構造の平面
説明図、第２図は、第１図のＡ−Ａ′部分の断面説明図
である。
説明図、第２図は、第１図のＡ−Ａ′部分の断面説明図
である。
本実施例の多層配線構造は、第１図は第２図に示すよう
に、ガラス等の絶縁性の基板21上にクロム（Cr）で形成
された下部信号線31と、その上に窒化シリコン（SiNx）
から成る第１の絶縁層33aと、第１の絶縁層33aの上に並
列する下部信号線31と隣接する下部信号線31との双方か
ら等しい距離の位置に下部信号線31に平行にクロム（C
r）で形成したシールド線37と、その上にポリイミドか
ら成る第２の絶縁層33bと、第２の絶縁層33bの上に下部
信号線31に直交するようにアルミニウム（Al）で形成さ
れた上部信号線32とによって構成されている。
に、ガラス等の絶縁性の基板21上にクロム（Cr）で形成
された下部信号線31と、その上に窒化シリコン（SiNx）
から成る第１の絶縁層33aと、第１の絶縁層33aの上に並
列する下部信号線31と隣接する下部信号線31との双方か
ら等しい距離の位置に下部信号線31に平行にクロム（C
r）で形成したシールド線37と、その上にポリイミドか
ら成る第２の絶縁層33bと、第２の絶縁層33bの上に下部
信号線31に直交するようにアルミニウム（Al）で形成さ
れた上部信号線32とによって構成されている。
シールド線37は、グランドレベル又は一定電位となるよ
うに接続されている。
うに接続されている。
上記構成の内、下部信号線31の線幅Laは約９μｍ程度
で、下部信号線31と隣接する下部信号線31との間の間隔
Lsは約11μｍ程度で、下部信号線31のクロム（Cr）層の
厚さは約750Åである。また、第１の絶縁層33aの窒化シ
リコン（SiNx）膜の厚さは約3000Åであり、第１の絶縁
層33aの上に形成されるシールド37の線幅Lcは約９μ程
度で、そのシールド線37のクロム（Cr）層の厚さは約15
00Åである。また、その上の第２の絶縁層33bのポリイ
ミドの厚さは約13000Åであり、第２の絶縁層33bの上に
形成される上部信号線32の線幅Lbは約９μｍ程度で、上
部信号線32のアルミニウム（Al）層の厚さは約10000Å
程度である。
で、下部信号線31と隣接する下部信号線31との間の間隔
Lsは約11μｍ程度で、下部信号線31のクロム（Cr）層の
厚さは約750Åである。また、第１の絶縁層33aの窒化シ
リコン（SiNx）膜の厚さは約3000Åであり、第１の絶縁
層33aの上に形成されるシールド37の線幅Lcは約９μ程
度で、そのシールド線37のクロム（Cr）層の厚さは約15
00Åである。また、その上の第２の絶縁層33bのポリイ
ミドの厚さは約13000Åであり、第２の絶縁層33bの上に
形成される上部信号線32の線幅Lbは約９μｍ程度で、上
部信号線32のアルミニウム（Al）層の厚さは約10000Å
程度である。
また、多層配線13のシールド線37をクロム（Cr）で形成
していたが、クロムに代えてタンタル（Ta）を用いれ
ば、タンタルはクロムに比べて電食に強いので、さらに
信頼性の高い多層配線構造とすることができる。
していたが、クロムに代えてタンタル（Ta）を用いれ
ば、タンタルはクロムに比べて電食に強いので、さらに
信頼性の高い多層配線構造とすることができる。
本実施例の場合、シールド線37の線幅Lcを約９μｍ程度
としたが、並列する下部信号線31間のクロストークを更
に防止するためには、シールド線37の線幅Lcを更に大き
くすると効果がある。従って、Lc（シールド線37の線
幅）＞Ls（下部信号線31と隣接する下部信号線31との間
の間隔）となっても構わない。
としたが、並列する下部信号線31間のクロストークを更
に防止するためには、シールド線37の線幅Lcを更に大き
くすると効果がある。従って、Lc（シールド線37の線
幅）＞Ls（下部信号線31と隣接する下部信号線31との間
の間隔）となっても構わない。
また、信号線とシールドの間の結合容量が大きくなる
と、イメージセンサの感度が低下するので、感度低下を
防ぐためには、Lc（シールド線37の線幅）＜Ls（下部信
号線31と隣接する下部信号線31との間の間隔）とした方
がよい。
と、イメージセンサの感度が低下するので、感度低下を
防ぐためには、Lc（シールド線37の線幅）＜Ls（下部信
号線31と隣接する下部信号線31との間の間隔）とした方
がよい。
次に、本実施例の多層配線構造の製造方法について説明
する。
する。
まず、検査、洗浄されたガラス等の基板21上に、多層配
線13の下部信号線31となる第１のCr（Cr1）層をDCスパ
ッタ法により750Å程度の厚さで着膜する。次にこのCr1
をフォトリソ工程により、そして硫酸セリウムアンモニ
ウム、過塩素酸、水の混合液を用いたエッチング工程に
よりパターニングして、多層配線13の下部信号線31のパ
ターンを形成し、レジストを剥離する。Cr1パターン上
に第１の絶縁層33aを形成するために、窒化シリコン（S
iNx）を3000Å程度の厚さでプラズマCVD（Ｐ−CVD）に
より着膜する。
線13の下部信号線31となる第１のCr（Cr1）層をDCスパ
ッタ法により750Å程度の厚さで着膜する。次にこのCr1
をフォトリソ工程により、そして硫酸セリウムアンモニ
ウム、過塩素酸、水の混合液を用いたエッチング工程に
よりパターニングして、多層配線13の下部信号線31のパ
ターンを形成し、レジストを剥離する。Cr1パターン上
に第１の絶縁層33aを形成するために、窒化シリコン（S
iNx）を3000Å程度の厚さでプラズマCVD（Ｐ−CVD）に
より着膜する。
第１の絶縁層33aの窒化シリコン（SiNx）をＰ−CVDで形
成する条件は、基板温度が300〜400℃で、SiH4とNH3の
ガス圧力が0.1〜0.5Torrで、SiH4ガス流量で10〜50sccm
で、NH3のガス流量が100〜300sccmで、RFパワーが50〜2
00Wである。
成する条件は、基板温度が300〜400℃で、SiH4とNH3の
ガス圧力が0.1〜0.5Torrで、SiH4ガス流量で10〜50sccm
で、NH3のガス流量が100〜300sccmで、RFパワーが50〜2
00Wである。
そして、上下信号線を接続するためのコンタクトホール
34を第１の絶縁層33aに形成するために、レジストを塗
布し、、フォトリソマスクを用いて露光、現像して、エ
ッチングを行いレジスト剥離を行う。これにより第１の
絶縁層33aにおけるコンタクトホール34が形成される。
34を第１の絶縁層33aに形成するために、レジストを塗
布し、、フォトリソマスクを用いて露光、現像して、エ
ッチングを行いレジスト剥離を行う。これにより第１の
絶縁層33aにおけるコンタクトホール34が形成される。
次に、シールド線37となる第２のCr（Cr2）層をDCマグ
ネトロンスパッタにより1500Å程度の厚さで着膜する。
このCr2をフォトリソ工程により、そして硫酸セリウム
アンモニウム、過塩素酸、水の混合液を用いたエッチン
グ工程でパターニングしてレジストを剥離し、シールド
線37のパターンを形成する。
ネトロンスパッタにより1500Å程度の厚さで着膜する。
このCr2をフォトリソ工程により、そして硫酸セリウム
アンモニウム、過塩素酸、水の混合液を用いたエッチン
グ工程でパターニングしてレジストを剥離し、シールド
線37のパターンを形成する。
そして、全体を覆うように第２の絶縁層33bとなるポリ
イミドを13000Å程度の厚さで塗布し、160℃程度でプリ
ベークを行ってフォトリソエッチング工程でパターン形
成を行い、再度ベーキングする。これにより、第２の絶
縁層33bにおける上下間の信号線を接続するコンタクト
ホール34が形成される。この後に、ホール34等の残った
ポリイミドを完全に除去するために、O2でプラズマにさ
らすDescumを行う。
イミドを13000Å程度の厚さで塗布し、160℃程度でプリ
ベークを行ってフォトリソエッチング工程でパターン形
成を行い、再度ベーキングする。これにより、第２の絶
縁層33bにおける上下間の信号線を接続するコンタクト
ホール34が形成される。この後に、ホール34等の残った
ポリイミドを完全に除去するために、O2でプラズマにさ
らすDescumを行う。
次に、アルミニウム（Al）をDCマグネトロンスパッタに
より全体を覆うように10000Å程度の厚さで着膜し、所
望のパターンを得るためにフッ酸、硝酸、リン酸、水の
混合液を用いたフォトリソエッチング工程でパターニン
グする。これにより、多層配線13において上部信号線32
が形成される。この際に、上部信号線32と隣接する上部
信号線32との間にシールト線を同じアルミニウムで同一
層に形成しても構わない。
より全体を覆うように10000Å程度の厚さで着膜し、所
望のパターンを得るためにフッ酸、硝酸、リン酸、水の
混合液を用いたフォトリソエッチング工程でパターニン
グする。これにより、多層配線13において上部信号線32
が形成される。この際に、上部信号線32と隣接する上部
信号線32との間にシールト線を同じアルミニウムで同一
層に形成しても構わない。
また、上部信号線32間の間隔が狭い場合には、下部信号
線31間のクロストークを防止するために絶縁層を介して
シールド線を設けた上記の構成と同様に、上部信号線32
上に絶縁層を介して別層に上部信号線32間の位置にシー
ルド線を設けるようにしてもよい。これにより、上部信
号線32間の間隔が狭くでき、全体として小型化が図られ
る。
線31間のクロストークを防止するために絶縁層を介して
シールド線を設けた上記の構成と同様に、上部信号線32
上に絶縁層を介して別層に上部信号線32間の位置にシー
ルド線を設けるようにしてもよい。これにより、上部信
号線32間の間隔が狭くでき、全体として小型化が図られ
る。
最後に、パシベーション層（図示せず）であるポリイミ
ドを厚さ３μｍ程度塗布し、125℃でプリベークを行っ
た後にフォトリソエッチング工程でパターニングを行
い、さらに230℃で90分間ベーキングしてパシベージョ
ン層を形成する。この後、Descumを行い、不要に残って
いるポリイミドを取り除く。このようにして多層配線13
の上には保護膜が形成される。
ドを厚さ３μｍ程度塗布し、125℃でプリベークを行っ
た後にフォトリソエッチング工程でパターニングを行
い、さらに230℃で90分間ベーキングしてパシベージョ
ン層を形成する。この後、Descumを行い、不要に残って
いるポリイミドを取り除く。このようにして多層配線13
の上には保護膜が形成される。
本実施例の多層配線構造によれば、アース線に接続し、
下部信号線31間に起るクロストークによる電気的影響を
遮断するシールド線37を、下部信号線31が形成されるの
と同一の金属層（Cr1）で形成するのではなく、第１の
絶縁層33aを介して別層に下部信号線31と隣接する下部
信号線31との双方から等しい距離の位置に別の金属層
（Cr2）を用いて形成するようにした多層配線構造とし
ているので、下部信号線31間が狭い場合であっても、第
１の絶縁層33aを介して別層にシールド線37を形成でき
るため、下部信号線31間のクロストークの発生を防止
し、下部信号線31から電荷を正確に出力することがで
き、イメージセンサの階調の再現性を向上できる効果が
ある。
下部信号線31間に起るクロストークによる電気的影響を
遮断するシールド線37を、下部信号線31が形成されるの
と同一の金属層（Cr1）で形成するのではなく、第１の
絶縁層33aを介して別層に下部信号線31と隣接する下部
信号線31との双方から等しい距離の位置に別の金属層
（Cr2）を用いて形成するようにした多層配線構造とし
ているので、下部信号線31間が狭い場合であっても、第
１の絶縁層33aを介して別層にシールド線37を形成でき
るため、下部信号線31間のクロストークの発生を防止
し、下部信号線31から電荷を正確に出力することがで
き、イメージセンサの階調の再現性を向上できる効果が
ある。
また、上部信号線32についても、絶縁層を介して別層に
上部信号線32と隣接する上部信号線32とから等しい距離
の位置に別の金属層を用いてシールド線を形成するよう
にすれば、上部信号線32間のクロストークの発生を防止
し、上部信号線32から電荷を正確に出力することがで
き、イメージセンサの階調の再現性を向上できる効果が
ある。
上部信号線32と隣接する上部信号線32とから等しい距離
の位置に別の金属層を用いてシールド線を形成するよう
にすれば、上部信号線32間のクロストークの発生を防止
し、上部信号線32から電荷を正確に出力することがで
き、イメージセンサの階調の再現性を向上できる効果が
ある。
更に、本実施例では、下部信号線31と上部信号線32の間
に、第１の絶縁層33a、シールド線37と第２の絶縁層33b
が設けられているので、上下信号線間のクロストークの
防止にも効果がある。
に、第１の絶縁層33a、シールド線37と第２の絶縁層33b
が設けられているので、上下信号線間のクロストークの
防止にも効果がある。
本実施例の実施例の多層配線構造をTFT駆動型イメージ
センサの多層配線13部分に用いてイメージセンサを製造
する場合、電荷転送部12の薄膜トランジスタのゲート電
極のクロム部分を形成するのと同時にCr1を着膜・パタ
ーニングするようにし、また、受光素子11′の帯状の下
部電極となる金属電極のクロム部分及び電荷転送部12の
薄膜トランジスタのドレイン電極・ソース電極のクロム
部分を形成するのと同時にCr2を着膜・パターニングす
るようにすれば、イメージセンサの製造工程が効率的に
なり、製造方法が容易とすることができる。
センサの多層配線13部分に用いてイメージセンサを製造
する場合、電荷転送部12の薄膜トランジスタのゲート電
極のクロム部分を形成するのと同時にCr1を着膜・パタ
ーニングするようにし、また、受光素子11′の帯状の下
部電極となる金属電極のクロム部分及び電荷転送部12の
薄膜トランジスタのドレイン電極・ソース電極のクロム
部分を形成するのと同時にCr2を着膜・パターニングす
るようにすれば、イメージセンサの製造工程が効率的に
なり、製造方法が容易とすることができる。
また、TFT駆動型イメージセンサの多層配線13部分につ
いて、本実施例の多層配線構造を説明したが、イメージ
センサに限らず、複数の信号線が同一層に並列に形成さ
れる場合であって、その間隔にシールド線を設けること
ができない程狭いような配線構造を有する電子デバイス
であれば、全て応用することができる。
いて、本実施例の多層配線構造を説明したが、イメージ
センサに限らず、複数の信号線が同一層に並列に形成さ
れる場合であって、その間隔にシールド線を設けること
ができない程狭いような配線構造を有する電子デバイス
であれば、全て応用することができる。
更に、本実施例のシールド線37が形成されない場合に、
上記信号線32のアルミニウム（Al）が着膜されると、シ
ールド線37が設けられていない分、アルミニウム層の段
差が大きくなり、上部信号線32に断線が生じてしまうこ
とがあるので、、シールド線37を第１の絶縁層33aを介
して下部信号線31間に設けることで上部信号線32のアル
ミニウム層を幾分か平坦化することができ、上部信号線
32の断線を防止することができる効果がある。
上記信号線32のアルミニウム（Al）が着膜されると、シ
ールド線37が設けられていない分、アルミニウム層の段
差が大きくなり、上部信号線32に断線が生じてしまうこ
とがあるので、、シールド線37を第１の絶縁層33aを介
して下部信号線31間に設けることで上部信号線32のアル
ミニウム層を幾分か平坦化することができ、上部信号線
32の断線を防止することができる効果がある。
上記実施例においては、平行に配置された信号線間が狭
くて、信号線が設けられている層と同一層に、クロスト
ーク発生防止のためのシールド線を形成できない場合の
解決手段の例を示したが、複数個同一基板に平行に配置
された薄膜トランジスタにおいても同様の問題が発生す
るため、本発明の多層配線構造を応用することができ
る。
くて、信号線が設けられている層と同一層に、クロスト
ーク発生防止のためのシールド線を形成できない場合の
解決手段の例を示したが、複数個同一基板に平行に配置
された薄膜トランジスタにおいても同様の問題が発生す
るため、本発明の多層配線構造を応用することができ
る。
以下、本発明の多層配線構造を応用して、薄膜トランジ
スタ間の電気的影響を遮断する多層配線構造について、
第３図の平面説明図及び第３図のＣ−Ｃ′部分の断面説
明図である第４図を使って説明する。
スタ間の電気的影響を遮断する多層配線構造について、
第３図の平面説明図及び第３図のＣ−Ｃ′部分の断面説
明図である第４図を使って説明する。
まず、第３図及び第４図を使って、本実施例における薄
膜トランジスタの具体的構成について説明する。第10図
及び第11図の構成と同一の構成をとる部分については同
一の符号を使って説明する。
膜トランジスタの具体的構成について説明する。第10図
及び第11図の構成と同一の構成をとる部分については同
一の符号を使って説明する。
薄膜トランジスタの具体的構成は、基板21上にゲート電
極25としてのクロム（Cr1）層、ゲート絶縁層26として
のシリコン窒化膜（SiNx）、半導体活性層26としての水
素化アモルファスシリコン（ａ−Si:H）層、ゲート電極
25に対向するように設けられたチャネル保護膜29として
のシリコン窒化膜（SiNx）、オーミックコンタクト層28
としてのn+水素化アモルファスシリコン（n+a−Si:H）
層、ドレイン電極41とソース電極42としてのクロム（Cr
2）層、その上に絶縁層としてポリイミド層、更にその
上にチャネル保護膜29の上部においてａ−Si:H層の遮光
用金属層としてのアルミニウム層30とを順次積層した逆
スタガ構造のトランジスタである。
極25としてのクロム（Cr1）層、ゲート絶縁層26として
のシリコン窒化膜（SiNx）、半導体活性層26としての水
素化アモルファスシリコン（ａ−Si:H）層、ゲート電極
25に対向するように設けられたチャネル保護膜29として
のシリコン窒化膜（SiNx）、オーミックコンタクト層28
としてのn+水素化アモルファスシリコン（n+a−Si:H）
層、ドレイン電極41とソース電極42としてのクロム（Cr
2）層、その上に絶縁層としてポリイミド層、更にその
上にチャネル保護膜29の上部においてａ−Si:H層の遮光
用金属層としてのアルミニウム層30とを順次積層した逆
スタガ構造のトランジスタである。
本実施例においては、薄膜トランジスタと隣接する薄膜
トランジスタの間に、Cr1で下部シールド線37′を設
け、更に第３図に示すように、ａ−Si:H層の遮光用金属
層としてのアルミニウム層30を変形してソース電極42を
囲むような鉤形状の上部シールド線30′を設けるように
している。下部シールド線37′と上部シールド線30′
は、グランドレベル又は一定電位となるよう接続されて
いる。
トランジスタの間に、Cr1で下部シールド線37′を設
け、更に第３図に示すように、ａ−Si:H層の遮光用金属
層としてのアルミニウム層30を変形してソース電極42を
囲むような鉤形状の上部シールド線30′を設けるように
している。下部シールド線37′と上部シールド線30′
は、グランドレベル又は一定電位となるよう接続されて
いる。
本発明の本来の目的は、信号線間が狭い場合に、信号線
と同一層にシールド線を形成するのではなく、別層に、
例えば、信号線間であって上下いずれかの層に、又は上
下の両層にシールド線を形成するものであるため、ドレ
イン電極41とソース電極42を信号線と考えると、ドレイ
ン電極41とソース電極42の間であって、ドレイン電極41
とソース電極42が形成されている層以外の上下いずれか
の層、又は上下の両層にシールド線を形成するものであ
る。従って、この実施例においては、上層には上部シー
ルド線30′を、下層には下部シールド線37′を形成して
いる。
と同一層にシールド線を形成するのではなく、別層に、
例えば、信号線間であって上下いずれかの層に、又は上
下の両層にシールド線を形成するものであるため、ドレ
イン電極41とソース電極42を信号線と考えると、ドレイ
ン電極41とソース電極42の間であって、ドレイン電極41
とソース電極42が形成されている層以外の上下いずれか
の層、又は上下の両層にシールド線を形成するものであ
る。従って、この実施例においては、上層には上部シー
ルド線30′を、下層には下部シールド線37′を形成して
いる。
次に、上記実施例の薄膜トランジスタの製造方法につい
て説明する。
て説明する。
まず、基板21上に、薄膜トランジスタのゲート電極25と
下部シールド線37′となる第１のCr（Cr1）層をDCスパ
ッタ法により750Å程度の厚さで着膜する。次にこのCr1
をフォトリソエッチング工程によりパターニングして、
薄膜トランジスタのゲート電極25のパターンと下部シー
ルド線37′のパターンを形成する。Cr1のパターン上に
薄膜トランジスタのゲート絶縁膜26と、その上の半導体
活性層27と、またその上のチャネル保護膜29を形成する
ために、SiNx1を3000Å程度の厚さで、ａ−Si:Hを500Å
程度の厚さで、SiNX2を1500Å程度の厚さで、順に真空
を破らずにプラズマCVD（Ｐ−CVD）により着膜する。
下部シールド線37′となる第１のCr（Cr1）層をDCスパ
ッタ法により750Å程度の厚さで着膜する。次にこのCr1
をフォトリソエッチング工程によりパターニングして、
薄膜トランジスタのゲート電極25のパターンと下部シー
ルド線37′のパターンを形成する。Cr1のパターン上に
薄膜トランジスタのゲート絶縁膜26と、その上の半導体
活性層27と、またその上のチャネル保護膜29を形成する
ために、SiNx1を3000Å程度の厚さで、ａ−Si:Hを500Å
程度の厚さで、SiNX2を1500Å程度の厚さで、順に真空
を破らずにプラズマCVD（Ｐ−CVD）により着膜する。
次に、ゲート電極25に対応するような形状でチャネル保
護膜29のパターンを形成するためにゲート絶縁膜26上に
レジストを塗布し、そして基板21の裏方向からゲート電
極25の形状パターンをマスクとしてを用いて裏面露光を
行い、現像して、エッチングを行う。これによりチャネ
ル保護膜29のパターンが形成される。
護膜29のパターンを形成するためにゲート絶縁膜26上に
レジストを塗布し、そして基板21の裏方向からゲート電
極25の形状パターンをマスクとしてを用いて裏面露光を
行い、現像して、エッチングを行う。これによりチャネ
ル保護膜29のパターンが形成される。
その上にオーミックコンタクト層28としてn+型のａ−S
i:HをＰ−CVDにより1000Å程度の厚さで着膜する。次
に、薄膜トランジスタのソース電極41、ドレイン電極42
となる第２のCr（Cr2）層をDCマグネトロンスパッタに
より1500Å程度の厚さで着膜する。
i:HをＰ−CVDにより1000Å程度の厚さで着膜する。次
に、薄膜トランジスタのソース電極41、ドレイン電極42
となる第２のCr（Cr2）層をDCマグネトロンスパッタに
より1500Å程度の厚さで着膜する。
次に、薄膜トランジスタのソース電極41、ドレイン電極
42のCr2をフォトリソ工程とエッチング工程でパターニ
ングして、ソース電極41、ドレイン電極42のパターンを
形成する。次に、薄膜トランジスタ部分をCF4とO2の混
合ガスを用いてエッチングすると、Cr2とSiNxのない部
分がエッチングされ、つまりａ−Si:H層とn+a−Si:H層
のパターンが形成される。これにより、薄膜トランジス
タのオーミックコンタクト層28のn+型のａ−Si:H層およ
び半導体活性層27のａ−Si:H層がエッチングされる。
42のCr2をフォトリソ工程とエッチング工程でパターニ
ングして、ソース電極41、ドレイン電極42のパターンを
形成する。次に、薄膜トランジスタ部分をCF4とO2の混
合ガスを用いてエッチングすると、Cr2とSiNxのない部
分がエッチングされ、つまりａ−Si:H層とn+a−Si:H層
のパターンが形成される。これにより、薄膜トランジス
タのオーミックコンタクト層28のn+型のａ−Si:H層およ
び半導体活性層27のａ−Si:H層がエッチングされる。
そして、全体を覆うように第２の絶縁層33bとなるポリ
イミド層を13000Å程度の厚さで塗布し、プリベークを
行ってフォトリソエッチング工程でパターン形成を行
い、再度ベーキングし、この後に、Descumを行う。
イミド層を13000Å程度の厚さで塗布し、プリベークを
行ってフォトリソエッチング工程でパターン形成を行
い、再度ベーキングし、この後に、Descumを行う。
次に、アルミニウム（Al）をDCマグネトロンスパッタに
より全体を覆うように15000Å程度の厚さで着膜し、所
望のパターンを得るためにフォトリソエッチング工程で
パターニングする。これにより、薄膜トランジスタのド
レイン電極41に接続する配線部分とソース電極42に接続
する配線部分のアルミニウム層、ａ−Si:H層の遮光用金
属層としてのアルミニウム層30及び鉤形状の上部シール
ド線30′部分が形成される。
より全体を覆うように15000Å程度の厚さで着膜し、所
望のパターンを得るためにフォトリソエッチング工程で
パターニングする。これにより、薄膜トランジスタのド
レイン電極41に接続する配線部分とソース電極42に接続
する配線部分のアルミニウム層、ａ−Si:H層の遮光用金
属層としてのアルミニウム層30及び鉤形状の上部シール
ド線30′部分が形成される。
最後に、パシベージョン層（図示せず）であるポリイミ
ドを塗布し、プリベークを行った後にフォトリソエッチ
ング工程でパターニングを行い、さらにベーキングして
パシベーション層を形成する。この後、Descumを行い、
不要に残っているポリイミドを取り除く。このようにし
て、薄膜トランシスタが製造される。
ドを塗布し、プリベークを行った後にフォトリソエッチ
ング工程でパターニングを行い、さらにベーキングして
パシベーション層を形成する。この後、Descumを行い、
不要に残っているポリイミドを取り除く。このようにし
て、薄膜トランシスタが製造される。
このように、本実施例によれば、薄膜トランジスタのソ
ース電極42と隣接する薄膜トランジスタのドレイン電極
41との間の電気的影響を遮断する下部シールド線37′と
鉤形状の上部シールド線30′を、薄膜トランジスタのソ
ース電極42とドレイン電極41が形成されているのと同一
層に形成するのではなく、絶縁層を介して上下の別層に
薄膜トランジスタのソース電極42と隣接する薄膜トラン
ジスタのドレイン電極41とから等しい距離の位置にそれ
ぞれ形成するようにした多層配線構造としているので、
薄膜トランジスタのソース電極42と隣接する薄膜トラン
ジスタのドレイン電極41との間が狭い場合であっても、
絶縁層を介して別層に下部シールド線37′と上部シール
ド線30′を形成できるため、薄膜トランジスタのソース
電極42と隣接する薄膜トランジスタのドレイン電極41と
の間のクロストークの発生を防止でき、薄膜トランジス
タのソース電極42から電荷を正確に出力することがで
き、イメージセンサの階調を再現性を向上できる効果が
ある。
ース電極42と隣接する薄膜トランジスタのドレイン電極
41との間の電気的影響を遮断する下部シールド線37′と
鉤形状の上部シールド線30′を、薄膜トランジスタのソ
ース電極42とドレイン電極41が形成されているのと同一
層に形成するのではなく、絶縁層を介して上下の別層に
薄膜トランジスタのソース電極42と隣接する薄膜トラン
ジスタのドレイン電極41とから等しい距離の位置にそれ
ぞれ形成するようにした多層配線構造としているので、
薄膜トランジスタのソース電極42と隣接する薄膜トラン
ジスタのドレイン電極41との間が狭い場合であっても、
絶縁層を介して別層に下部シールド線37′と上部シール
ド線30′を形成できるため、薄膜トランジスタのソース
電極42と隣接する薄膜トランジスタのドレイン電極41と
の間のクロストークの発生を防止でき、薄膜トランジス
タのソース電極42から電荷を正確に出力することがで
き、イメージセンサの階調を再現性を向上できる効果が
ある。
上記実施例では、薄膜トランジスタのソース電極42と隣
接する薄膜トランジスタのドレイン電極41との間でのク
ロストークを防止するために、薄膜トランジスタのソー
ス電極42とドレイン電極41が形成されている層と同一層
ではなく、絶縁層SiNx1、SiNx2を介して上下に上部シー
ルド線30′と下部シールド線37′を形成したが、上部シ
ールド線30′又は下部シールド線37′の一方のみを形成
して、薄膜トランジスタ間の電気的影響を遮断するよう
にしても構わない。
接する薄膜トランジスタのドレイン電極41との間でのク
ロストークを防止するために、薄膜トランジスタのソー
ス電極42とドレイン電極41が形成されている層と同一層
ではなく、絶縁層SiNx1、SiNx2を介して上下に上部シー
ルド線30′と下部シールド線37′を形成したが、上部シ
ールド線30′又は下部シールド線37′の一方のみを形成
して、薄膜トランジスタ間の電気的影響を遮断するよう
にしても構わない。
（発明の効果） 本発明によれば、薄膜トランジスタのソース電極と隣接
する薄膜トランジスタのドレイン電極との間の電気的影
響を遮断するシールド線を、薄膜トランジスタのソース
電極とドレイン電極が形成されているのと同一層に形成
するのではなく、絶縁層を介して別層に薄膜トランジス
タのソース電極と隣接する薄膜トランジスタのドレイン
電極とから等しい距離の位置に形成するようにした多層
配線構造としているので、薄膜トランジスタのソース電
極と隣接する薄膜トランジスタのドレイン電極との間が
狭い場合であっても、絶縁層を介して別層にシールド線
を形成できるため、薄膜トランジスタのソース電極と隣
接する薄膜トランジスタのドレイン電極との間のクロス
トークの発生を防止でき、薄膜トランジスタのソース電
極から電荷を正確に出力することができる効果がある。
する薄膜トランジスタのドレイン電極との間の電気的影
響を遮断するシールド線を、薄膜トランジスタのソース
電極とドレイン電極が形成されているのと同一層に形成
するのではなく、絶縁層を介して別層に薄膜トランジス
タのソース電極と隣接する薄膜トランジスタのドレイン
電極とから等しい距離の位置に形成するようにした多層
配線構造としているので、薄膜トランジスタのソース電
極と隣接する薄膜トランジスタのドレイン電極との間が
狭い場合であっても、絶縁層を介して別層にシールド線
を形成できるため、薄膜トランジスタのソース電極と隣
接する薄膜トランジスタのドレイン電極との間のクロス
トークの発生を防止でき、薄膜トランジスタのソース電
極から電荷を正確に出力することができる効果がある。
第１図は本発明の一実施例に係る多層配線構造の平面説
明図、第２図は第１図のＡ−Ａ′部分の断面説明図、第
３図は別の実施例に係る多層配線構造の平面説明図、第
４図は第３図のＣ−Ｃ′部分の断面説明図、第５図は従
来のイメージセンサの等価回路図、第６図は従来の多層
配線の断面説明図、第７図は従来のアースシートを有す
る多層配線の断面説明図、第８図（ａ）（ｂ）はそれぞ
れ従来の網目状のアース層を有する多層配線の平面説明
図と断面説明図、第９図（ａ）（ｂ）はそれぞれ従来の
信号線間にシールド線を有する多層配線の平面説明図と
断面説明図、第10図は従来の薄膜トランジスタの平面説
明図、第11図は第10図のＤ−Ｄ′部分の断面説明図であ
る。 11……受光素子アレイ 12……電荷転送部 13……多層配線 14……共通信号線 15……駆動用IC 16……出力線 21……基板 25……ゲート電極 26……ゲート絶縁層 27……半導体活性層 28……オーミックコンタクト層 29……チャネル保護膜 30……アルミニウム層 30′……上部シールド線 31……下部信号線 32……上部信号線 33……絶縁層 34……コンタクトホール 35……アースシート 36……アース層 37……シールド線 37′……下部シールド線 41……ドレイン電極 42……ソース電極
明図、第２図は第１図のＡ−Ａ′部分の断面説明図、第
３図は別の実施例に係る多層配線構造の平面説明図、第
４図は第３図のＣ−Ｃ′部分の断面説明図、第５図は従
来のイメージセンサの等価回路図、第６図は従来の多層
配線の断面説明図、第７図は従来のアースシートを有す
る多層配線の断面説明図、第８図（ａ）（ｂ）はそれぞ
れ従来の網目状のアース層を有する多層配線の平面説明
図と断面説明図、第９図（ａ）（ｂ）はそれぞれ従来の
信号線間にシールド線を有する多層配線の平面説明図と
断面説明図、第10図は従来の薄膜トランジスタの平面説
明図、第11図は第10図のＤ−Ｄ′部分の断面説明図であ
る。 11……受光素子アレイ 12……電荷転送部 13……多層配線 14……共通信号線 15……駆動用IC 16……出力線 21……基板 25……ゲート電極 26……ゲート絶縁層 27……半導体活性層 28……オーミックコンタクト層 29……チャネル保護膜 30……アルミニウム層 30′……上部シールド線 31……下部信号線 32……上部信号線 33……絶縁層 34……コンタクトホール 35……アースシート 36……アース層 37……シールド線 37′……下部シールド線 41……ドレイン電極 42……ソース電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/14 Ｃ
Claims (2)
- 【請求項１】同一層に複数の薄膜トランジスタを形成
し、隣接する各薄膜トランジスタのソース電極とドレイ
ン電極との間に、ソース電極／ドレイン電極間のカップ
リングによる影響を防止するシールド線を形成した配線
構造であって、 前記シールド線は、前記薄膜トランジスタに対して絶縁
層を介して別層に形成することにより、薄膜トランジス
タと異なる平面上に配置されたことを特徴とする多層配
線構造。 - 【請求項２】前記シールド線は、前記薄膜トランジスタ
に対して上層及び下層に形成されたことを特徴とする請
求項１に記載の多層配線構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146290A JPH0750710B2 (ja) | 1990-06-06 | 1990-06-06 | 多層配線構造 |
| US07/710,791 US5136358A (en) | 1990-06-06 | 1991-06-05 | Multi-layered wiring structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146290A JPH0750710B2 (ja) | 1990-06-06 | 1990-06-06 | 多層配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442934A JPH0442934A (ja) | 1992-02-13 |
| JPH0750710B2 true JPH0750710B2 (ja) | 1995-05-31 |
Family
ID=15404341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146290A Expired - Fee Related JPH0750710B2 (ja) | 1990-06-06 | 1990-06-06 | 多層配線構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5136358A (ja) |
| JP (1) | JPH0750710B2 (ja) |
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| KR20210045876A (ko) | 2019-10-17 | 2021-04-27 | 에스케이하이닉스 주식회사 | 반도체 패키지 |
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| JPS6344759A (ja) * | 1986-08-12 | 1988-02-25 | Canon Inc | 光電変換装置 |
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| JPH0196947A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
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1990
- 1990-06-06 JP JP2146290A patent/JPH0750710B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-05 US US07/710,791 patent/US5136358A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5136358A (en) | 1992-08-04 |
| JPH0442934A (ja) | 1992-02-13 |
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