JPH07192454A - 半導体メモリおよび画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像処理装置において、表示装置への表示に
要する時間を短縮するとともに、画像処理の高速化に適
した構造を有する半導体メモリを提供する。 【構成】 半導体メモリ３０に、メモリセルアレイ１、
ローデコーダ２、カラムデコーダ３およびセンスアンプ
４を設ける。また、メモリセルアレイ１に対するデータ
入出力をおこなう内部データバス８に接続されたＦＩＦ
Ｏ７と、ＦＩＦＯ７からの読み出しデータを外部へ出力
するためのシリアルデータ出力端子１６とを設ける。こ
れにより、メモリセルアレイ１からＦＩＦＯ７への高速
なデータ転送と、ＦＩＦＯ７からのシリアルデータ出力
が実現される。また、この半導体メモリを画像処理装置
に用いることで、画像表示のための画像データへのアク
セス期間が短縮され、画像処理のための画像プロセッサ
からの画像データアクセス期間が拡大される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ及びこの
半導体メモリを用いた画像処理装置に係り、特に、半導
体メモリ及び画像処理装置の高速化対策に関する。

【０００２】

【従来の技術】従来より、半導体メモリの重要な用途の
１つである画像表示機能を備えた画処理装置に用いられ
る画像データを記憶するための画像メモリにおいては、
ランダムアクセスメモリ（ＲＡＭ）とＲＡＭの１ライン
分のデータを記憶するシリアルアクセスメモリ（ＳＡ
Ｍ）とを備え、ランダムポートを介したＲＡＭへのアク
セスとシリアルポートを介したＳＡＭへのアクセスとが
共に可能なデュアルポートメモリ（ＶＲＡＭ）が用いら
れてきた。このＶＲＡＭは、表示のためのアクセスをシ
リアルポートを介してＳＡＭに対しておこなうことによ
り、画像処理のためのアクセスをランダムポートを介し
たＲＡＭへのアクセス可能な期間を拡大することがで
き、画像処理の高速化には有用であった。しかしなが
ら、このＶＲＡＭはＲＡＭに加えてシリアルアクセスの
ためのＳＡＭを備えているため、実現するためのチップ
サイズが大きくなり高価なものとなっていた。

【０００３】このため、コスト低減を目指した画像処理
装置においては、ＤＲＡＭと等価なコストで実現でき、
かつデータ入出力の高速化が図られた高速ＤＲＡＭが用
いられている。図３は、かかる一般的な高速ＤＲＡＭの
構成を示す図である。同図において、１０は半導体メモ
リ全体であって、該半導体メモリ１０には、データを記
憶するメモリセルアレイ１と、アドレス入力端子１２を
介して入力されるアドレス信号Ｓadからメモリセルアレ
イ１の任意の１行を選択するための信号を出力するロー
デコーダ２と、アドレス信号Ｓadを受けてメモリセルア
レイ１の任意の列を選択するための信号を出力するカラ
ムデコーダ３と、メモリセルアレイ１から読みだされた
任意の列データを増幅するためのセンスアンプ４と、制
御信号入力端子１１を介して入力される制御信号Ｓctを
受けて、半導体メモリ内の各機器の作動を制御するコン
トロール回路５とが配設されている。また、半導体メモ
リ１０内には、カラムデコーダ３に内部データバス８を
介して信号の授受可能に接続されるとともに、アドレス
入力端子１２とはアドレス入力端子１２からの信号が入
力可能に接続され、データ入出力端子とは信号の授受可
能に接続されたマルチプレクサ６が配設されている。す
なわち、このマルチプレクサ６により、アドレス入力端
子１２からの信号を受けて、入力信号の一つを選択して
出力するようになされている。例えば、カラムデコーダ
３により選択されたメモリセルアレイ１からの読み出し
データを内部データバス８を介して受けると、各信号の
一つを選択してデータ入出力端子１３に出力する。この
メモリセルアレイ１からの読み出しデータのビット幅
（内部データバス８のビット幅）をデータ入出力端子１
３のビット幅に対して大きくしておく（例えば、データ
入出力端子１３のビット幅を８ビット、内部データバス
８のビット幅を１６ビット以上にする）ことにより、ア
ドレス入力端子１２に与えられる連続するカラムアドレ
スに対応するデータをアドレスを用いてデータマルチプ
レクサ６を切り換えるだけで連続してデータ入出力端子
１３に出力することができる。

【０００４】図４は、上記図３に示す高速ＤＲＡＭを用
いた画像処理装置の構成例である。同図に示すように、
画像処理装置には、上記図３に示す高速ＤＲＡＭを用い
た画像メモリ１０と、画像メモリ１０に蓄えられた画像
データに対して処理を行うための画像プロセッサ２１
と、該画像プロセッサ２１からの信号を受けるＦＩＦＯ
２２と、該ＦＩＦＯ２２を制御するためのビデオタイミ
ングコントローラ２３と、画像メモリ１０に蓄えられた
処理画像を表示するためのＣＲＴ２４と、画像プロセッ
サ２１へ与えるクロックを発生するクロック発生回路２
５とが配設されている。

【０００５】ここで、上記ＣＲＴ２４に画像メモリ１０
内のデータを表示するためには、下記の手順による。ま
ず、画像プロセッサ２１が画像メモリ１０のデータを読
み出し、ＦＩＦＯ２２に与えるとともに、書き込み
（Ｗ）クロックＷckによりＦＩＦＯ２２内に書き込む。
次に、ビデオタイミングコントローラ２３からの読み出
し（Ｒ）クロックＲckによりＦＩＦＯ２２からデータを
読み出し、ＣＲＴ２４へ表示データとして与え表示す
る。その際、ＣＲＴ２４への表示データは連続して与え
なければならないため、ＦＩＦＯ２２内のすべてのデー
タを読み出すまでに、前述の動作で画像メモリ１０から
あらたなデータをＦＩＦＯ２２に転送する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記図
４のように、高速ＤＲＡＭの画像メモリ１０を用いた画
像処理装置においては、画像メモリ１０自体のコスト低
減が可能であるが、反面、下記のような問題があった。

【０００７】すなわち、上述のように、画像メモリ１０
のデータをＣＲＴ２４に表示するに際し、画像メモリ１
０からＣＲＴ２４へ与える表示データをいったんＦＩＦ
Ｏ２２へ転送する動作が必要となる。したがって、高速
ＤＲＡＭからなる画像メモリ１０によってデータ入出力
を高速化し、データ表示のための画像メモリ１０からの
データ読み出しを短期間で完了することができるように
していても、このＦＩＦＯ２２への転送をおこなってい
る間、画像プロセッサ２１から画像メモリ１０へのアク
セスは中断される。そのため、高速ＲＡＭを使用して
も、その高速機能が十分活用されない憾みがあった。

【０００８】そこで、かかる従来の画像処理装置におい
て、画像処理の高速化や、より複雑な画像処理のために
は、画像処理のための画像プロセッサ２１から画像メモ
リ１０へのアクセス可能な期間を拡大させる必要があ
り、そのためには、画像メモリ１０からＦＩＦＯ２２へ
のデータ転送期間を短縮し、画像表示のための画像メモ
リ１０へのアクセス期間を短縮させなければならない。
しかるに、図４に示す従来の画像処理装置の構成では、
画像メモリ１０からＦＩＦＯ２２へのデータ転送は画像
メモリ１０のデータ入出力ビット幅の単位でしかおこな
うことができないため、転送すべきデータ量に応じた転
送時間が必要となり、転送時間の短縮は困難であった。

【０００９】本発明は斯かる点に鑑みてなされたもので
あり、その第１の目的は、半導体メモリの構成として、
内部バスに接続されるＦＩＦＯを配設し、メモリセルア
レイからＦＩＦＯへのデータ転送を内部バスで実行可能
な構成することにより、低コストと高速化とを実現しう
る半導体メモリを提供することにある。

【００１０】また、第２の目的は、画像処理装置を、上
述のような構成を有する半導体メモリを利用して、画像
処理のためのアクセス時間の短縮を可能な構成とするこ
とにより、画像処理装置のコストの低減と高速化とを図
ることにある。

【００１１】

【課題を解決するための手段】本発明は上記課題を解決
するために、半導体メモリとしては、データを記憶する
メモリセルアレイ、ローデコーダ、カラムデコーダおよ
びセンスアンプを備えた半導体メモリにおいて、内部デ
ータバスに接続されたＦＩＦＯと、該ＦＩＦＯからの読
み出しデータを外部へ出力するためのシリアルデータ出
力端子を備えた構成とするものである。

【００１２】また、画像処理装置としては、データを記
憶するメモリセルアレイ、ローデコーダ、カラムデコー
ダ、センスアンプ、内部データバスに接続されたＦＩＦ
Ｏおよび該ＦＩＦＯからの読み出しデータを外部へ出力
するためのシリアルデータ出力端子を備えた半導体メモ
リと、上記半導体メモリ内の上記メモリセルアレイから
上記ＦＩＦＯへのデータ転送制御手段を備えた画像プロ
セッサと、上記半導体メモリ内の上記シリアルデータ出
力端子からの読み出しデータを表示装置へ出力する手段
を備えた構成とするものである。

【００１３】

【作用】以上の構成により、請求項１の発明では、半導
体メモリ内で、画像データを記憶するメモリセルアレイ
のデータの読み出しを行う際、メモリセルアレイからＦ
ＩＦＯへの読み出しデータの転送が内部バスを用いて行
われ、この転送された読み出しデータがシリアルデータ
出力端子を介して外部に出力される。したがって、半導
体メモリのデータ入出力端子を介して外部のＦＩＦＯに
読み出しデータの転送を行う場合に比べて、データ入出
力端子を介する必要がないので、転送が高速で行われる
ことになる。

【００１４】請求項２の発明では、上記請求項１の作用
において、広いビット幅の内部バスを介してデータの転
送が行われるので、転送がさらに高速化される。

【００１５】請求項３の発明では、画像処理装置に高速
転送が可能な半導体メモリが配設されているので、半導
体メモリのメモリセルアレイに記憶された内容を表示装
置に表示する場合、データ表示のためのメモリセルアレ
イへのアクセス期間が短縮され、画像処理のためのアク
セス期間が拡大されることになる。

【００１６】また、画像メモリとＦＩＦＯを同一半導体
メモリ内に構成することにより、システムを構成するた
めの部品点数が削減されるので、構成が簡略になり、か
つコストが低減されることになる。

【００１７】

【実施例】以下、図面に基づき、本発明の実施例につい
て説明する。

【００１８】図１は、実施例に係る半導体メモリ３０の
構成例を示す。同図において、半導体メモリ３０には、
データを記憶するメモリセルアレイ１と、アドレス入力
端子１２を介して入力されるアドレス信号Ｓadからメモ
リセルアレイ１の任意の１行を選択するための信号を出
力するローデコーダ２と、アドレス信号Ｓadを受けてメ
モリセルアレイ１の任意の列を選択するための信号を出
力するカラムデコーダ３と、メモリセルアレイ１から読
みだされた任意の列データを増幅するためのセンスアン
プ４と、制御信号入力端子１１を介して入力される制御
信号Ｓctを受けて、半導体メモリ内の各機器の作動を制
御するコントロール回路５とが配設されている。また、
半導体メモリ１０内には、カラムデコーダ３に内部デー
タバス８を介して信号の授受可能に接続されるととも
に、アドレス入力端子１２とはアドレス入力端子１２か
らの信号が入力可能に接続され、データ入出力端子とは
信号の授受可能に接続されたマルチプレクサ６が配設さ
れている。この構成は、上記図３に示す従来の半導体メ
モリと同様である。

【００１９】ここで、本発明の特徴として、半導体メモ
リ３０内には、上記内部データバス８に接続され、かつ
Ｗクロック入力端子１４を介して入力されるＷクロック
信号ＷckとＲクロック入力端子１５を介して入力される
Ｒクロック信号Ｒckとを受けるＦＩＦＯ７と、ＦＩＦＯ
７からの読出データを外部に出力するためのシリアルデ
ータ出力端子１６とが配設されている。

【００２０】以下、上記各機器の作動について説明す
る。

【００２１】カラムデコーダ３により選択されたメモリ
セルアレイ１からの読み出しデータは、内部データバス
８を介し、データマルチプレクサ６と共にＦＩＦＯ７に
入力される。また、内部データバス８のデータは、アド
レス入力端子１２を介して入力されるアドレス信号Ｓda
のうちのカラムアドレスに応じ、データマルチプレクサ
６により選択された後、データ入出力端子１３に出力さ
れる。

【００２２】次に、メモリセルアレイ１から読みだされ
たデータをＦＩＦＯ７へ転送する場合、まず、制御信号
入力端子１１に転送モードであることを示す制御信号Ｓ
ctが入力される。転送モードにおいては、コントロール
回路５により、半導体メモリ３０に対する読み出しモー
ドと同一の内部制御が行われるが、データ入出力端子１
３に読み出しデータが出力されないように出力回路（図
示せず）が制御される。読み出しモードと同様に、アド
レス入力端子１２に与えられるアドレスに応じてメモリ
セルアレイ１のデータが選択され内部データバス８に出
力される。同時に、Ｗクロック入力端子１４を介してＦ
ＩＦＯ７への書き込みクロックＷckが入力されると、内
部データバス８上のデータがＦＩＦＯ７に書き込まれ
る。

【００２３】一方、半導体メモリのページモードサイク
ルを用いて、アドレス入力端子１２からカラムアドレス
が連続的に入力されると、内部データバス８には入力さ
れたカラムアドレスに応じた読み出しデータが連続して
出力される。同時に、Ｗクロック入力端子１４から書き
込みクロックＷckが連続的に入力されると、必要な量の
データがメモリセルアレイ１からＦＩＦＯ７に書き込ま
れる。

【００２４】また、ＦＩＦＯ７へ転送されたデータを読
みだすには、Ｒクロック入力端子１５を介して読み出し
クロックＹckを入力する。これにより、ＦＩＦＯ７から
データが読み出され、シリアルデータ出力端子１６に出
力される。

【００２５】次に、図２は、上記図１に示す半導体メモ
リ３０を用いた画像処理装置の構成を示す。同図におい
て、画像処理装置には、上記図１の構成を有する半導体
メモリを用いた画像メモリ３０と、画像メモリ３０に蓄
えられた画像データに対して処理を行うための画像プロ
セッサ２１と、画像メモリ３０内の機器を制御するため
のビデオタイミングコントローラ２３と、画像メモリ１
０に蓄えられた処理画像を表示するためのＣＲＴ２４
と、画像プロセッサ２１へ与えるクロックを発生するク
ロック発生回路２５とが配設されている。

【００２６】ここで、上記画像プロセッサ２１は、画像
メモリ３０内のメモリセルアレイ１に蓄えられた画像デ
ータに対して処理をおこなう。画像メモリ３０内のメモ
リセルアレイ１に蓄えられた処理画像を表示するために
は、画像プロセッサ２１が画像メモリ３０に対してデー
タ転送サイクルを実行する制御信号ＳctとＦＩＦＯ７へ
の書き込み（Ｗ）クロックＷckを与えることにより、前
述の動作にしたがってメモリセルアレイ１のデータをＦ
ＩＦＯ７へ転送する。また、ビデオタイミングコントロ
ーラ２３からの読み出し（Ｒ）クロックＲckを画像メモ
リ３０に与えることにより、ＦＩＦＯ７からデータをシ
リアルデータ出力端子１６へ読み出し、ＣＲＴ２４へ表
示データとして入力し、表示するようにしている。その
場合、ＦＩＦＯ７へ転送したデータを読み出終えるまで
に、前述と同様の動作によりメモリセルアレイ１からあ
らたなデータをＦＩＦＯ７に転送することにより、ＣＲ
Ｔ２４へ連続したデータを与えることができる。

【００２７】したがって、上記実施例では、半導体メモ
リ３０において、メモリセルアレイ１に記憶されている
画像データをＦＩＦＯ７に転送する際には、内部バス８
を用いて広いビット幅で転送することができ、かつ上記
従来の画像装置のごとくデータ入出力端子１２を介する
ことなく実行できるので、転送に要する時間が短縮でき
る。よって、コストの増大を伴うことなく、高速化を図
ることができる。

【００２８】また、画像処理装置において、上述のよう
なＦＩＦＯ７を内臓した半導体メモリ３０を利用するこ
とで、システムを構成するための部品数を低減すること
ができ、よって、さらにコストの低減を図ることができ
る。

【００２９】

【発明の効果】以上説明したように、請求項１の発明に
よれば、半導体メモリの構成として、半導体メモリ内部
のビット幅の広いデータバスを介してメモリセルアレイ
からＦＩＦＯへのデータ転送を可能とするとともに、シ
リアルデータ出力端子を介して読み出しデータを外部に
出力可能な構成としたので、データの読み出しの際にデ
ータ入出力端子を介さずに読み出しデータの転送を行う
ことで、データ転送の高速化を図ることができる。

【００３０】請求項２の発明によれば、上記請求項１の
発明において、内部データバスのビット幅をデータ入出
力端子のビット幅よりも大きくするようにしたので、さ
らにデータ転送の高速化を図ることができる。

【００３１】請求項３の発明によれば、画像処理装置の
構成として、上記請求項１の発明の半導体メモリに表示
装置を配設し、表示装置に読み出しデータを表示する
際、半導体メモリ内のメモリセルアレイからＦＩＦＯに
読み出しデータを転送し、さらにシリアルデータ出力端
子を介して表示装置に出力するよう制御する構成とした
ので、表示装置への表示データ読み出しのためのメモリ
セルアレイへのアクセス期間を縮小することができ、画
像処理のためのアクセス期間を拡大することができると
ともに、システムを構成する部品点数が削減されること
で、構成の簡略化とコストの削減とを図ることができ
る。

【図面の簡単な説明】

【図１】実施例に係る半導体メモリの構成を示すブロッ
ク図である。

【図２】実施例に係る図１の半導体メモリを用いた画像
処理装置の構成を示すブロック図である。

【図３】従来の高速ＤＲＡＭの構成を示すブロック図で
ある。

【図４】従来の高速ＤＲＡＭを用いた画像処理装置の構
成を示すブロック図である。

【符号の説明】

１ メモリセルアレイ ２ ローデコーダ ３ カラムデコーダ ４ センスアンプ ５ コントローラ ６ マルチプレクサ ７ ＦＩＦＯ ８ 内部データバス １０ 半導体メモリ １１ 制御信号入力端子 １２ アドレス入力端子 １３ データ入出力端子 １４ Ｗクロック入力端子 １５ Ｒクロック入力端子 １６ シリアルデータ出力端子 ２１ 画像プロセッサ ２３ ビデオタイミングコントローラ ２４ ＣＲＴ（表示装置） ２５ クロック発生回路 ３０ 画像メモリ（半導体メモリ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データを記憶するメモリセルアレイ、ロ
   ーデコーダ、カラムデコーダおよびセンスアンプを備
   え、内部データバス及びデータ入出力端子を介してデー
   タの入出力が可能に構成された半導体メモリにおいて、 上記内部データバスに接続され、上記メモリセルアレイ
   に記憶されるデータの読み出しが可能に構成されたＦＩ
   ＦＯと、 該ＦＩＦＯに接続され、上記ＦＩＦＯを介して入力され
   る読み出しデータを外部へ出力するためのシリアルデー
   タ出力端子とを備えたことを特徴とする半導体メモリ。
2. 【請求項２】 請求項１記載の半導体メモリにおいて、 上記内部データバスのビット幅は、データ入出力端子の
   ビット幅よりも大きいことを特徴とする半導体メモリ。
3. 【請求項３】 データを記憶するメモリセルアレイ、ロ
   ーデコーダ、カラムデコーダ、センスアンプ、内部デー
   バス、内部データバスに接続されたＦＩＦＯおよび該Ｆ
   ＩＦＯからの読み出しデータを外部へ出力するためのシ
   リアルデータ出力端子を備えた半導体メモリと、 該半導体メモリ内の上記メモリセルアレイの記憶データ
   を表示するための表示装置と、 上記半導体メモリ内で、上記メモリセルアレイから上記
   ＦＩＦＯに読み出しデータを転送するよう制御する転送
   制御手段と、 上記ＦＩＦＯに転送された読み出しデータを、シリアル
   データ出力端子を介して上記表示装置へ出力するよう制
   御する表示制御手段とを備えたことを特徴とする画像処
   理装置。