JP2931412B2 - 連続ページランダムアクセスメモリと、連続ページランダムアクセスメモリを使用するシステムおよび方法 - Google Patents
連続ページランダムアクセスメモリと、連続ページランダムアクセスメモリを使用するシステムおよび方法Info
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- JP2931412B2 JP2931412B2 JP8531884A JP53188496A JP2931412B2 JP 2931412 B2 JP2931412 B2 JP 2931412B2 JP 8531884 A JP8531884 A JP 8531884A JP 53188496 A JP53188496 A JP 53188496A JP 2931412 B2 JP2931412 B2 JP 2931412B2
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- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
Landscapes
- Dram (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は一般的にはランダムアクセスメモリデバイ
ス、特に連続ページランダムアクセスメモリ、連続ペー
ジランダムアクセスメモリを使用するシステムおよび方
法に関する。
ス、特に連続ページランダムアクセスメモリ、連続ペー
ジランダムアクセスメモリを使用するシステムおよび方
法に関する。
発明の背景 現在利用可能なダイナミックランダムアクセスメモリ
ーデバイス（DRAM）とビデオRAM（VRAM）やキャッシュD
RAMとウインドウRAM等の派生物は、十分に確立されたア
ーキテクチャに近い設計が典型的になされている。基本
アーキテクチャとしては、メモリーセルがｍ個のロウと
ｍ個のカラムの矩形アレイとして配置されており、その
各ロウは導電性ロウライン（ワードライン）と関連づけ
られており、各カラムは導電性カラムライン（ビットラ
イン）と関連づけられている。ロウアドレスデコーダを
含むロウデコーダ回路部はワードラインに結合されてお
り、そのロウのセルへのアクセスができるように、アド
レスされたロウのワードラインを充電する。センスアン
プはアドレスされたロウに沿ったセル内データのリー
ド、ライトおよびリフレッシュをするために各ビットラ
インに結合されている。その後、カラムデコーダ回路部
はセンスアンプに結合され、カラムアドレスに応答して
アドレスされたロウに沿った特定のセルあるいは複数の
セル（「位置」）に対してデータの読み出しや書き込み
を許容する。
ーデバイス（DRAM）とビデオRAM（VRAM）やキャッシュD
RAMとウインドウRAM等の派生物は、十分に確立されたア
ーキテクチャに近い設計が典型的になされている。基本
アーキテクチャとしては、メモリーセルがｍ個のロウと
ｍ個のカラムの矩形アレイとして配置されており、その
各ロウは導電性ロウライン（ワードライン）と関連づけ
られており、各カラムは導電性カラムライン（ビットラ
イン）と関連づけられている。ロウアドレスデコーダを
含むロウデコーダ回路部はワードラインに結合されてお
り、そのロウのセルへのアクセスができるように、アド
レスされたロウのワードラインを充電する。センスアン
プはアドレスされたロウに沿ったセル内データのリー
ド、ライトおよびリフレッシュをするために各ビットラ
インに結合されている。その後、カラムデコーダ回路部
はセンスアンプに結合され、カラムアドレスに応答して
アドレスされたロウに沿った特定のセルあるいは複数の
セル（「位置」）に対してデータの読み出しや書き込み
を許容する。
伝統的なDRAMは、多くの従来の制御信号によって制御
される。典型的なDRAMは、電源およびグラウンド入力に
加え、選択されたビット幅のランダムデータポートと、
アレイのサイズに応じたビット幅のマルチプレクスされ
たアドレスポートと、ロウアドレスおよびカラムアドレ
スストローブ（RASおよびCAS）を受け取る入力と、リー
ド／ライト（R/W）を受け取る入力と、出力イネーブル
（OE）制御信号とを含んでいる。通常は、アレイ内のあ
る位置をアクセス（読み出したりあるいは書き込んだ
り）するために、まずロウアドレスがアドレスポートに
現れRASラッチされる。一旦ロウアドレスがラッチされ
ると、カラムアドレスがデータポートに現れCASでラッ
チされる。カラムアドレスを受け取った後の所定の時
間、データポート経由でアドレスされた位置に対してア
クセスが行われる。リード／ライト制御信号は、データ
がアドレスされた位置から読み出されているのかあるい
は書き込まれているのかを決定する。出力イネーブル制
御信号は、読み出し中のデータポートを出力バッファが
駆動することを可能にする。
される。典型的なDRAMは、電源およびグラウンド入力に
加え、選択されたビット幅のランダムデータポートと、
アレイのサイズに応じたビット幅のマルチプレクスされ
たアドレスポートと、ロウアドレスおよびカラムアドレ
スストローブ（RASおよびCAS）を受け取る入力と、リー
ド／ライト（R/W）を受け取る入力と、出力イネーブル
（OE）制御信号とを含んでいる。通常は、アレイ内のあ
る位置をアクセス（読み出したりあるいは書き込んだ
り）するために、まずロウアドレスがアドレスポートに
現れRASラッチされる。一旦ロウアドレスがラッチされ
ると、カラムアドレスがデータポートに現れCASでラッ
チされる。カラムアドレスを受け取った後の所定の時
間、データポート経由でアドレスされた位置に対してア
クセスが行われる。リード／ライト制御信号は、データ
がアドレスされた位置から読み出されているのかあるい
は書き込まれているのかを決定する。出力イネーブル制
御信号は、読み出し中のデータポートを出力バッファが
駆動することを可能にする。
全ての要求されたアドレス、制御信号ならびにデータ
入出力を提供するために、DRAMパッケージに対して対応
する数のピンが要求される。例えば、典型的な１メガビ
ット×16のDRAM（すなわち各位置がカラムアドレスごと
にアクセスされる16個のセルを有している）は、16本の
入力ポートピン、12本のアドレスポートピン、１本ある
いは２本のグラウンドピン、１本あるいは２本の電源ピ
ン、そしてRAS、CAS、R/W、OEのそれぞれに対して１本
の合計34本あるいは36本のピンを必要とする。上位バイ
トと下位バイトに分かれたCASを持っているようなDRAM
デバイスには同じサイズ（１メガビット×16）によるメ
モリで38本までのピンを含むものもある。ほとんどのDR
AMパッケージは規格化されており、40、42、44、48、あ
るいは64本のピンのいずれかを有している。このように
使用されていない「ノーコネクト」（NC）ピンがパッケ
ージ化されたDRAM上に見られる。これらの使用されてい
ないピンは与えられたDRAMデバイスに付加機能を供給す
るために利用可能であるが、この特徴は典型的には利用
されていない。
入出力を提供するために、DRAMパッケージに対して対応
する数のピンが要求される。例えば、典型的な１メガビ
ット×16のDRAM（すなわち各位置がカラムアドレスごと
にアクセスされる16個のセルを有している）は、16本の
入力ポートピン、12本のアドレスポートピン、１本ある
いは２本のグラウンドピン、１本あるいは２本の電源ピ
ン、そしてRAS、CAS、R/W、OEのそれぞれに対して１本
の合計34本あるいは36本のピンを必要とする。上位バイ
トと下位バイトに分かれたCASを持っているようなDRAM
デバイスには同じサイズ（１メガビット×16）によるメ
モリで38本までのピンを含むものもある。ほとんどのDR
AMパッケージは規格化されており、40、42、44、48、あ
るいは64本のピンのいずれかを有している。このように
使用されていない「ノーコネクト」（NC）ピンがパッケ
ージ化されたDRAM上に見られる。これらの使用されてい
ないピンは与えられたDRAMデバイスに付加機能を供給す
るために利用可能であるが、この特徴は典型的には利用
されていない。
以上で手短に述べてきたように、DRAM中のデータは典
型的にワード単位でアクセスされる。これらのワード
は、例えば、1,4,8,16,32あるいは64ビット長であり得
る。アクセスそれ自体はランダム、ページ、シリアル、
あるいはニブルであり得る。ページモードは、一度にデ
ータのブロックがよく要求される表示データ生成のよう
なアプリケーションには特に有効である。ページモード
では、ロウアドレスがアドレスポートに現れ、アレイ内
に与えられたロウを選択するためにRASでラッチされ
る。次にカラムアドレスがアドレスポートに現れ、最初
のカラムあるいはカラムのグループを選択するためにCA
Sでラッチされ、、選択された行上の最初のワードにア
クセスできるようにする。その後、カラムデコーダ（ス
タティックあるいはダイナミック）回路部は、一連のカ
ラムアドレスを生成するため受け取ったカラムアドレス
から隣接したカラムあるいはカラムのグループまでイン
クリメントし、選択された同じロウに沿ったワードの
「ページ」をアクセスできるようにする。
型的にワード単位でアクセスされる。これらのワード
は、例えば、1,4,8,16,32あるいは64ビット長であり得
る。アクセスそれ自体はランダム、ページ、シリアル、
あるいはニブルであり得る。ページモードは、一度にデ
ータのブロックがよく要求される表示データ生成のよう
なアプリケーションには特に有効である。ページモード
では、ロウアドレスがアドレスポートに現れ、アレイ内
に与えられたロウを選択するためにRASでラッチされ
る。次にカラムアドレスがアドレスポートに現れ、最初
のカラムあるいはカラムのグループを選択するためにCA
Sでラッチされ、、選択された行上の最初のワードにア
クセスできるようにする。その後、カラムデコーダ（ス
タティックあるいはダイナミック）回路部は、一連のカ
ラムアドレスを生成するため受け取ったカラムアドレス
から隣接したカラムあるいはカラムのグループまでイン
クリメントし、選択された同じロウに沿ったワードの
「ページ」をアクセスできるようにする。
ページモードを用いる利点は、現在ほとんどのデータ
処理システムが扱っている方法において顕著である。メ
モリ内でのデータの空間的ローカリィティおよび／また
は時間的ローカリィティが効率的に維持されていること
がよくある。例えば、中央処理ユニット（CPU）は、大
部分は、メモリ上で隣接したデータのブロックを操作す
る命令シーケンスを実行する。いくつかの場合には、こ
のような「空間的に隣接した」ブロックへの、あるいは
そのブロックからのアクセスが実行時間の90％の間に起
こる。CPUは、メモリ中の同じデータのブロックを繰り
返し処理する命令やサブ命令のループをも実行する。こ
の場合「時間的ローカリィティ」は維持されている。多
くのワードが単一のRASランダムサイクルの間に（すな
わち、ロウアドレスごとに）、アクセスされているの
で、これらの場合にはページモードが好ましい。
処理システムが扱っている方法において顕著である。メ
モリ内でのデータの空間的ローカリィティおよび／また
は時間的ローカリィティが効率的に維持されていること
がよくある。例えば、中央処理ユニット（CPU）は、大
部分は、メモリ上で隣接したデータのブロックを操作す
る命令シーケンスを実行する。いくつかの場合には、こ
のような「空間的に隣接した」ブロックへの、あるいは
そのブロックからのアクセスが実行時間の90％の間に起
こる。CPUは、メモリ中の同じデータのブロックを繰り
返し処理する命令やサブ命令のループをも実行する。こ
の場合「時間的ローカリィティ」は維持されている。多
くのワードが単一のRASランダムサイクルの間に（すな
わち、ロウアドレスごとに）、アクセスされているの
で、これらの場合にはページモードが好ましい。
現在、ページモードでのDRAMのパフォーマンスはペー
ジ長により制限されている。ページ長は、周辺回路の能
力とセルアレイのロウの長さにより最初に決定される。
例えば、16メガビットメモリは「ｋロウ ｋカラム」
（実際の実施においてはアレイは4096ロウ×4096カラム
である）。よって、この場合の最大ページ長はｋ（409
6）ビットであり、カラムアドレス（「CASサイクル」）
毎にアクセスされるワードあたりのビット数には無関係
である。結果として、全ロウに対してデータがアクセス
されるたびに、次のロウをアドレスするために全く新し
いRASサイクルが実行されなければならない。言い換え
れば、一度に一つのロウだけが他の「ランダム」サイク
ル（RASサイクル）によって中断されずに呼び出される
ことができるのである。重要なことに、各RASサイクル
に要求される時間は、ページアクセスするために必要な
時間よりも実質的に長く、例えば最初のページに対して
は、40ナノ秒に対して130ナノ秒を要する。言い換えれ
ば、RASの後、最初のページがアクティブになるのに典
型的には70〜80ナノ秒を要し、そのロウに沿ってそれに
続くページ（CASサイクル）はふつう約40ナノ秒を要す
る。このように現在利用可能なDRAMにおいては、複数の
ロウにまたがるセルのブロックや特にアレイの全てのセ
ルにアクセスするためには多くの時間が必要とされてい
る。
ジ長により制限されている。ページ長は、周辺回路の能
力とセルアレイのロウの長さにより最初に決定される。
例えば、16メガビットメモリは「ｋロウ ｋカラム」
（実際の実施においてはアレイは4096ロウ×4096カラム
である）。よって、この場合の最大ページ長はｋ（409
6）ビットであり、カラムアドレス（「CASサイクル」）
毎にアクセスされるワードあたりのビット数には無関係
である。結果として、全ロウに対してデータがアクセス
されるたびに、次のロウをアドレスするために全く新し
いRASサイクルが実行されなければならない。言い換え
れば、一度に一つのロウだけが他の「ランダム」サイク
ル（RASサイクル）によって中断されずに呼び出される
ことができるのである。重要なことに、各RASサイクル
に要求される時間は、ページアクセスするために必要な
時間よりも実質的に長く、例えば最初のページに対して
は、40ナノ秒に対して130ナノ秒を要する。言い換えれ
ば、RASの後、最初のページがアクティブになるのに典
型的には70〜80ナノ秒を要し、そのロウに沿ってそれに
続くページ（CASサイクル）はふつう約40ナノ秒を要す
る。このように現在利用可能なDRAMにおいては、複数の
ロウにまたがるセルのブロックや特にアレイの全てのセ
ルにアクセスするためには多くの時間が必要とされてい
る。
このように、DRAMやその派生物においてページモード
アクセスを改良するための回路、システムおよび方法に
対する需要が高まってきている。このような回路、シス
テムおよび方法は、複数のロウにまたがるセルのブロッ
クに対するページモードアクセスを許容するか、さらに
はセルアレイ中の全てのセルに対するページモードアク
セスを提供するべきである。付加的な機能をインプリメ
ントするにあたっては、チップの外部（off−chip）で
生成されたあらゆる必要な制御信号は、標準DRAMパッケ
ージで既に利用されている有効な「NC」コネクションを
有効に利用するべきである。
アクセスを改良するための回路、システムおよび方法に
対する需要が高まってきている。このような回路、シス
テムおよび方法は、複数のロウにまたがるセルのブロッ
クに対するページモードアクセスを許容するか、さらに
はセルアレイ中の全てのセルに対するページモードアク
セスを提供するべきである。付加的な機能をインプリメ
ントするにあたっては、チップの外部（off−chip）で
生成されたあらゆる必要な制御信号は、標準DRAMパッケ
ージで既に利用されている有効な「NC」コネクションを
有効に利用するべきである。
発明の要約 本発明の原理は、一般的にはランダムアクセスメモリ
デバイスにおける連続ページアクセスの実施を提供す
る。特に、本発明に関するメモリ、システムおよび方法
は、ロウの切り替えの間にRASサイクルを実行するのに
要求される時間にかかわらず、ランダムアクセスメモリ
内の複数のロウの記憶位置が中断なしにアクセスされる
ことを許容している。本発明の原理に従ったメモリは、
各RASサイクルが実行されている間にメモリ装置と外部
装置との間にデータフローを維持するメモリセルアレイ
に関連した補助メモリシステムを一般的に含んでいる。
デバイスにおける連続ページアクセスの実施を提供す
る。特に、本発明に関するメモリ、システムおよび方法
は、ロウの切り替えの間にRASサイクルを実行するのに
要求される時間にかかわらず、ランダムアクセスメモリ
内の複数のロウの記憶位置が中断なしにアクセスされる
ことを許容している。本発明の原理に従ったメモリは、
各RASサイクルが実行されている間にメモリ装置と外部
装置との間にデータフローを維持するメモリセルアレイ
に関連した補助メモリシステムを一般的に含んでいる。
本発明の最初の実施形態では、入出力回路部と、複数
のロウと複数のカラムに配置されたメモリセルのアレイ
と、アクセスするアレイ内の与えられたセルのロウをロ
ウアドレスに応答して選択するロウ制御回路部とを含む
ランダムアクセスメモリが提供される。ランダムアクセ
スメモリは、選択されたロウに沿った位置へのアクセス
を制御するカラム制御回路部をも備えており、その各位
置は少なくとも１つのメモリセルを備えている。カラム
制御回路部は、入出力回路部を通じて選択されたロウに
沿った第１の複数の位置を逐次アクセスし、それと同時
に、選択されたロウに沿った第２の複数の位置をアクセ
スさせることが可能である。補助メモリ回路部は、第２
の複数の位置と入出力回路部との間のデータ交換をイン
ターフェイスするために提供されており、補助メモリ回
路部は、アレイ内の第２の複数の位置の中の対応する位
置とはパラレルにデータワードを交換し、入出力回路部
とはシリアルにデータワードを交換する。
のロウと複数のカラムに配置されたメモリセルのアレイ
と、アクセスするアレイ内の与えられたセルのロウをロ
ウアドレスに応答して選択するロウ制御回路部とを含む
ランダムアクセスメモリが提供される。ランダムアクセ
スメモリは、選択されたロウに沿った位置へのアクセス
を制御するカラム制御回路部をも備えており、その各位
置は少なくとも１つのメモリセルを備えている。カラム
制御回路部は、入出力回路部を通じて選択されたロウに
沿った第１の複数の位置を逐次アクセスし、それと同時
に、選択されたロウに沿った第２の複数の位置をアクセ
スさせることが可能である。補助メモリ回路部は、第２
の複数の位置と入出力回路部との間のデータ交換をイン
ターフェイスするために提供されており、補助メモリ回
路部は、アレイ内の第２の複数の位置の中の対応する位
置とはパラレルにデータワードを交換し、入出力回路部
とはシリアルにデータワードを交換する。
本発明原理の別の実施形態では、入出力回路部と、複
数のロウと複数のカラムのランダムアクセスメモリセル
のアレイと、ロウアクセス制御回路部と、補助メモリ
と、位置アクセス制御回路部とを含む連続ページメモリ
が提供されている。ロウアクセス制御回路部は、所定の
時間間隔のロウアクセスサイクルの間、ロウアドレスス
トローブで受け取ったロウアドレスをラッチし、それに
応答してアレイ内の対応するロウを選択するように動作
可能である。補助メモリは、ロウアクセスサイクルの間
に一連のデータワードを入出力回路部と交換するために
設けられている。一連のデータワードのワードの数は、
ロウアクセスサイクル時間間隔の関数として選択されて
いる。位置アクセス制御回路部は選択されたロウに沿っ
た記憶位置へのアクセスを供給するものとして含まれ、
各記憶位置は少なくとも一つのメモリセルを含む。位置
アクセス制御回路部は、データアクセスサイクルの第１
の選択された期間の間、選択されたロウに沿った第１の
複数位置と入出力回路部との間でページアクセスを許容
するように動作させることが可能である。位置アクセス
制御回路部受は、データアクセスサイクルの第２の選択
された期間の間、補助メモリと選択されたロウに沿った
第２の複数の位置に対応するメモリとの間のデータのワ
ードの同時交換を許容して動作させることが可能であ
る。
数のロウと複数のカラムのランダムアクセスメモリセル
のアレイと、ロウアクセス制御回路部と、補助メモリ
と、位置アクセス制御回路部とを含む連続ページメモリ
が提供されている。ロウアクセス制御回路部は、所定の
時間間隔のロウアクセスサイクルの間、ロウアドレスス
トローブで受け取ったロウアドレスをラッチし、それに
応答してアレイ内の対応するロウを選択するように動作
可能である。補助メモリは、ロウアクセスサイクルの間
に一連のデータワードを入出力回路部と交換するために
設けられている。一連のデータワードのワードの数は、
ロウアクセスサイクル時間間隔の関数として選択されて
いる。位置アクセス制御回路部は選択されたロウに沿っ
た記憶位置へのアクセスを供給するものとして含まれ、
各記憶位置は少なくとも一つのメモリセルを含む。位置
アクセス制御回路部は、データアクセスサイクルの第１
の選択された期間の間、選択されたロウに沿った第１の
複数位置と入出力回路部との間でページアクセスを許容
するように動作させることが可能である。位置アクセス
制御回路部受は、データアクセスサイクルの第２の選択
された期間の間、補助メモリと選択されたロウに沿った
第２の複数の位置に対応するメモリとの間のデータのワ
ードの同時交換を許容して動作させることが可能であ
る。
本発明原理のさらに別の実施形態では、複数のロウと
複数のカラムのランダムアクセスメモリセルのアレイを
備えた連続ページランダムアクセスメモリが提供されて
いる。所定の時間間隔の複数のロウアクセスサイクルの
それぞれの間に、ロウアドレスストローブで受け取った
ロウアドレスをラッチし、それに応答してアレイ内の対
応するロウを選択するように動作可能であるロウアクセ
ス制御回路部が設けられている。また、補助メモリも設
けられている。読み出し／書き込み回路部は、ロウアク
セスサイクル間に生じる複数のデータアクセスサイクル
のそれぞれの間に、アレイ内の選択された位置へデータ
を読みだしたり書き込んだりするために含まれており、
各位置は少なくとも一つ以上のメモリセルを含んでい
る。読み出し／書き込み回路部は、各データアクセスサ
イクルの第１の選択された期間の間は、入出力回路を通
じて、選択されたロウに沿った最初の複数の位置に対す
るページアクセスを許容するように動作可能である。さ
らに、読み出し／書き込み回路部は、各データアクセス
サイクルの第２の選択された期間の間は、補助メモリと
選択されたロウに沿った第２の複数の位置の中の対応す
る位置との間のデータのワードのパラレルな交換を許容
するように動作可能である。
複数のカラムのランダムアクセスメモリセルのアレイを
備えた連続ページランダムアクセスメモリが提供されて
いる。所定の時間間隔の複数のロウアクセスサイクルの
それぞれの間に、ロウアドレスストローブで受け取った
ロウアドレスをラッチし、それに応答してアレイ内の対
応するロウを選択するように動作可能であるロウアクセ
ス制御回路部が設けられている。また、補助メモリも設
けられている。読み出し／書き込み回路部は、ロウアク
セスサイクル間に生じる複数のデータアクセスサイクル
のそれぞれの間に、アレイ内の選択された位置へデータ
を読みだしたり書き込んだりするために含まれており、
各位置は少なくとも一つ以上のメモリセルを含んでい
る。読み出し／書き込み回路部は、各データアクセスサ
イクルの第１の選択された期間の間は、入出力回路を通
じて、選択されたロウに沿った最初の複数の位置に対す
るページアクセスを許容するように動作可能である。さ
らに、読み出し／書き込み回路部は、各データアクセス
サイクルの第２の選択された期間の間は、補助メモリと
選択されたロウに沿った第２の複数の位置の中の対応す
る位置との間のデータのワードのパラレルな交換を許容
するように動作可能である。
本発明の原理はまた、複数のロウと複数のカラムのメ
モリセルのアレイを有し、記憶セル位置がデータアクセ
スサイクルとロウアクセスサイクルの間に発生するロウ
選択との間にアクセスが可能な与えられたロウの上にあ
る少なくとも一つのメモリセルを備えているメモリシス
テムにおいて、連続ページモードアクセスを実行する方
法において具体化されている。各データアクセスサイク
ルの第１の選択された期間の間、ロウの中で選択された
ひとつのロウに沿った第１の複数の位置がメモリシステ
ム入出力を通じてアクセスされる。各データアクセスサ
イクルの第２の選択された期間の間に、補助メモリと選
択されたロウに沿った第２の複数の記憶位置中の対応す
る位置との間で、データのワードがパラレルに交換され
る。最後に、各ロウアクセスサイクルの間に、メモリ入
出力と補助メモリとの間で、データが交換される。
モリセルのアレイを有し、記憶セル位置がデータアクセ
スサイクルとロウアクセスサイクルの間に発生するロウ
選択との間にアクセスが可能な与えられたロウの上にあ
る少なくとも一つのメモリセルを備えているメモリシス
テムにおいて、連続ページモードアクセスを実行する方
法において具体化されている。各データアクセスサイク
ルの第１の選択された期間の間、ロウの中で選択された
ひとつのロウに沿った第１の複数の位置がメモリシステ
ム入出力を通じてアクセスされる。各データアクセスサ
イクルの第２の選択された期間の間に、補助メモリと選
択されたロウに沿った第２の複数の記憶位置中の対応す
る位置との間で、データのワードがパラレルに交換され
る。最後に、各ロウアクセスサイクルの間に、メモリ入
出力と補助メモリとの間で、データが交換される。
本発明の原理は、DRAMやその派生物におけるページモ
ードアクセスを実現するにあたって、現在入手可能な回
路やシステムや方法に対して多大な優位性を提供する。
特に、本発明の原理は複数のロウにまたがるセルのブロ
ックに対するページモードアクセスを許容しており、究
極的には、中断されないページとしてのセルアレイ内の
すべてのセルへのページモードアクセスを許容してい
る。この付加的な機能を実現するにあたっては、チップ
の外部（off−chip）で生成されるあらゆる必要な制御
信号は、標準DRAMパッケージで既に利用されている有効
な「ノーコネクト」ピンを有効に利用するべきである。
ードアクセスを実現するにあたって、現在入手可能な回
路やシステムや方法に対して多大な優位性を提供する。
特に、本発明の原理は複数のロウにまたがるセルのブロ
ックに対するページモードアクセスを許容しており、究
極的には、中断されないページとしてのセルアレイ内の
すべてのセルへのページモードアクセスを許容してい
る。この付加的な機能を実現するにあたっては、チップ
の外部（off−chip）で生成されるあらゆる必要な制御
信号は、標準DRAMパッケージで既に利用されている有効
な「ノーコネクト」ピンを有効に利用するべきである。
以上で、以下に続く発明の詳細な説明がより十分に理
解できるように、本発明の特徴や技術的長所をかなり大
まかに述べてきた。本発明の請求の範囲の主題を形成す
る、本発明の付加的な特徴および長所を、以下に述べて
いく。当業者にとって、開示された着想および具体的な
実施形態が、本発明と同一の目的を果たすための他に構
造物を改変または設計する際の基礎として容易に利用可
能であることは、理解されるべきである。また、このよ
うな同等な構成物は、添付の請求の範囲に記載される本
発明の精神および範囲を逸脱しないことも、当業者にと
って認識されるべきである。
解できるように、本発明の特徴や技術的長所をかなり大
まかに述べてきた。本発明の請求の範囲の主題を形成す
る、本発明の付加的な特徴および長所を、以下に述べて
いく。当業者にとって、開示された着想および具体的な
実施形態が、本発明と同一の目的を果たすための他に構
造物を改変または設計する際の基礎として容易に利用可
能であることは、理解されるべきである。また、このよ
うな同等な構成物は、添付の請求の範囲に記載される本
発明の精神および範囲を逸脱しないことも、当業者にと
って認識されるべきである。
図面の簡単な説明 本発明およびその利点をさらに完全に理解するため、
添付図面に関連して以下の記載への参照がなされる。
添付図面に関連して以下の記載への参照がなされる。
図１は、ディスプレイコントロールシステムの機能ブ
ロック図であり、 図２は、本発明の原理を具体化しているメモリ装置の
さらに詳細な機能ブロック図である。図２のメモリ装置
は、図１のシステムのフレームバッファの構成に対する
一つのアプリケーションとして適当である。
ロック図であり、 図２は、本発明の原理を具体化しているメモリ装置の
さらに詳細な機能ブロック図である。図２のメモリ装置
は、図１のシステムのフレームバッファの構成に対する
一つのアプリケーションとして適当である。
発明の詳細な説明 本発明の原理とその利点は、図１と図２の図面に描か
れている図示された実施形態を参照することによって最
もよく理解され、その図面では同一番号が同一部品を示
している。図示のため、本発明の原理はDRAMを用いて構
築したフレームバッファのディスプレイシステムに応用
したものとして描かれるであろう。しかし、以下の議論
で明らかとなるように、これらの原理は多くの異なった
メモリ装置やデータ処理システムに適用されうることに
注意されたい。
れている図示された実施形態を参照することによって最
もよく理解され、その図面では同一番号が同一部品を示
している。図示のため、本発明の原理はDRAMを用いて構
築したフレームバッファのディスプレイシステムに応用
したものとして描かれるであろう。しかし、以下の議論
で明らかとなるように、これらの原理は多くの異なった
メモリ装置やデータ処理システムに適用されうることに
注意されたい。
図１は、グラフィックデータおよび／またはビデオデ
ータを制御する処理システム100の一部をあらわす高レ
ベル機能ブロック図である。システム100は、中央処理
ユニット101、システムバス102、ディスプレイコントロ
ーラ103、フレームバッファ104、デジタル／アナログ変
換器（DAC）105およびディスプレイ装置106を含む。デ
ィスプレイコントローラ103、フレームバッファ104およ
びDAC105は単一のICチップ107上に製造されることもあ
るし、別のチップ上に製造されることもある。
ータを制御する処理システム100の一部をあらわす高レ
ベル機能ブロック図である。システム100は、中央処理
ユニット101、システムバス102、ディスプレイコントロ
ーラ103、フレームバッファ104、デジタル／アナログ変
換器（DAC）105およびディスプレイ装置106を含む。デ
ィスプレイコントローラ103、フレームバッファ104およ
びDAC105は単一のICチップ107上に製造されることもあ
るし、別のチップ上に製造されることもある。
CPU101はシステム（「マスタ」）100の全動作を制御
し、ユーザコマンドの下でディスプレイユニット106に
表示されるべきグラフィックデータの内容を決定し、様
々なデータ処理機能を実行する。例えば、CPU101は市販
のパーソナルコンピュータに使われている汎用マイコン
であり得る。CPU101はシステム100の残りの部分とシス
テムバス102を通じて通信し、このシステムバスは、例
えばIAバスあるいはPCIバスといったローカルバスであ
り得る。DAC105はコントローラ103からデジタルデータ
を受け取り、これに応答してアナログデータを出力し、
ディスプレイ106を駆動する。システム100の特定の実施
形態によっては、DAC105は、いくつかのオプションを挙
げれば、カラーパレット、YUVからRGBへのフォーマット
変換回路、Ｘ−およびＹ−ズーム回路を備えていてもよ
い。
し、ユーザコマンドの下でディスプレイユニット106に
表示されるべきグラフィックデータの内容を決定し、様
々なデータ処理機能を実行する。例えば、CPU101は市販
のパーソナルコンピュータに使われている汎用マイコン
であり得る。CPU101はシステム100の残りの部分とシス
テムバス102を通じて通信し、このシステムバスは、例
えばIAバスあるいはPCIバスといったローカルバスであ
り得る。DAC105はコントローラ103からデジタルデータ
を受け取り、これに応答してアナログデータを出力し、
ディスプレイ106を駆動する。システム100の特定の実施
形態によっては、DAC105は、いくつかのオプションを挙
げれば、カラーパレット、YUVからRGBへのフォーマット
変換回路、Ｘ−およびＹ−ズーム回路を備えていてもよ
い。
ディスプレイ106は、例えば、CRTユニットや液晶ディ
スプレイ、電界発光ディスプレイ（ELD）、あるいはプ
ラズマディスプレイ（PLD）、あるいは複数の画素とし
て画像を画面上に表示するその他のタイプの装置である
こともある。なお、別の実施形態では、「ディスプレ
イ」106はレーザプリンタ、あるいはそれに類似した文
書表示／印刷装置などのその他のタイプの出力装置でも
あり得ることに注意すべきである。
スプレイ、電界発光ディスプレイ（ELD）、あるいはプ
ラズマディスプレイ（PLD）、あるいは複数の画素とし
て画像を画面上に表示するその他のタイプの装置である
こともある。なお、別の実施形態では、「ディスプレ
イ」106はレーザプリンタ、あるいはそれに類似した文
書表示／印刷装置などのその他のタイプの出力装置でも
あり得ることに注意すべきである。
図２は、本発明原理を具体化したダイナミックランダ
ムアクセスメモリ（DRAM）200の機能ブロック図であ
る。図１に示されているシステムにおいては、DRAM200
はフレームバッファ104を構成するために利用されてい
る。しかし、DRAM200は広範囲の応用に適しており、特
にページモードアクセスを要求する応用例に適している
ということが認識されるべきである。
ムアクセスメモリ（DRAM）200の機能ブロック図であ
る。図１に示されているシステムにおいては、DRAM200
はフレームバッファ104を構成するために利用されてい
る。しかし、DRAM200は広範囲の応用に適しており、特
にページモードアクセスを要求する応用例に適している
ということが認識されるべきである。
DRAM200は、202aと202bの２つのアレイに配置された
複数の記憶位置201を含んでいる。各アレイ202はM/2個
のロウとＮ個のカラムのダイナミックメモリセル201を
含んでおり、それぞれのセル201はロウとカラムの交点
に配置されている。各ロウは少なくとも一つの導電性の
ロウライン（ワードライン）203と関連づけられてお
り、各カラムは少なくとも一つの導電性カラムライン
（ビットライン）204と関連づけられている。選択され
たセル201、ロウライン203とカラムライン204は参照の
ため図２に描かれている。現実の実施形態では、DRAM20
0は数千あるいはそれ以上のロウと、数千あるいはそれ
以上のカラムを有していてもよい。例えば、２メガバイ
ト（16メガビット）デバイスは4096ロウと4096カラムと
して配置されてもよい。
複数の記憶位置201を含んでいる。各アレイ202はM/2個
のロウとＮ個のカラムのダイナミックメモリセル201を
含んでおり、それぞれのセル201はロウとカラムの交点
に配置されている。各ロウは少なくとも一つの導電性の
ロウライン（ワードライン）203と関連づけられてお
り、各カラムは少なくとも一つの導電性カラムライン
（ビットライン）204と関連づけられている。選択され
たセル201、ロウライン203とカラムライン204は参照の
ため図２に描かれている。現実の実施形態では、DRAM20
0は数千あるいはそれ以上のロウと、数千あるいはそれ
以上のカラムを有していてもよい。例えば、２メガバイ
ト（16メガビット）デバイスは4096ロウと4096カラムと
して配置されてもよい。
制御回路205はアドレス入力、入出力データ、電源入
力、およびRAS、CAS、リードライトセレクトといった制
御信号を制御する。ロウデコーダは受け取ったロウアド
レスに応じてロウデコーダ206により制御される。図示
の実施形態では、ロウデコーダ206は一つのロウライン2
03をアレイ202aあるいは202bのいずれかから選択する。
力、およびRAS、CAS、リードライトセレクトといった制
御信号を制御する。ロウデコーダは受け取ったロウアド
レスに応じてロウデコーダ206により制御される。図示
の実施形態では、ロウデコーダ206は一つのロウライン2
03をアレイ202aあるいは202bのいずれかから選択する。
カラムデコーダ／センスアンプ回路部207は、各アレ
イ202a−202bのビットライン204に結合されている。図
示の実施形態では、回路部207はＬ個のセンスアンプと
一つのカラムデコーダを含んでいる。好ましくは、一つ
のセンスアンプがアレイ202aおよび202b内のＮ個のカラ
ムのそれぞれに含まれている。センスアンプは別の実施
形態ではマルチプレクスされ得ることに注意するべきで
ある。例えば、センスアンプが２つのビットライン204
の間で切り替え可能であるような場合には、ＬはN/2と
等しくなり得るのである。
イ202a−202bのビットライン204に結合されている。図
示の実施形態では、回路部207はＬ個のセンスアンプと
一つのカラムデコーダを含んでいる。好ましくは、一つ
のセンスアンプがアレイ202aおよび202b内のＮ個のカラ
ムのそれぞれに含まれている。センスアンプは別の実施
形態ではマルチプレクスされ得ることに注意するべきで
ある。例えば、センスアンプが２つのビットライン204
の間で切り替え可能であるような場合には、ＬはN/2と
等しくなり得るのである。
本発明の原理に基づくカラムデコーダは、２つのモー
ドのうちの一つで実行される。第１のモードでは、セン
スアンプ／カラムデコーダ回路部207は、カラムアドレ
スに対して選択されたワードライン203に沿って、Ｐ個
のビットライン204に対したＰ個のセルへのアクセスを
提供する。（すなわち、メモリ200は各位置がＰのビッ
ト幅を有している「×Ｐ」メモリである。ここで、Ｐは
1,4,8,16,64などであり得る。）この第１のモードは、
ランダムかつ従来のページモードアクセスに主として適
している。第２のモードでは、センスアンプ／カラムデ
コーダ回路部207は、Ｐビットの位置のうちのＸ個への
アクセスを同時に提供することが可能である。以下でわ
かるように、このモードは「連続ページモードアクセ
ス」を実現するのに特に有効である。
ドのうちの一つで実行される。第１のモードでは、セン
スアンプ／カラムデコーダ回路部207は、カラムアドレ
スに対して選択されたワードライン203に沿って、Ｐ個
のビットライン204に対したＰ個のセルへのアクセスを
提供する。（すなわち、メモリ200は各位置がＰのビッ
ト幅を有している「×Ｐ」メモリである。ここで、Ｐは
1,4,8,16,64などであり得る。）この第１のモードは、
ランダムかつ従来のページモードアクセスに主として適
している。第２のモードでは、センスアンプ／カラムデ
コーダ回路部207は、Ｐビットの位置のうちのＸ個への
アクセスを同時に提供することが可能である。以下でわ
かるように、このモードは「連続ページモードアクセ
ス」を実現するのに特に有効である。
ランダムアクセスは、システムの単一のロウアドレス
と単一のカラムアドレスに応答して、ロウデコーダ206
やカラムデコーダ回路部207を通じ、選択されたＰビッ
トの位置に対して行われる。
と単一のカラムアドレスに応答して、ロウデコーダ206
やカラムデコーダ回路部207を通じ、選択されたＰビッ
トの位置に対して行われる。
選択されたロウに沿った隣接したＰビットの位置への
従来のページモードアクセスは、ロウデコーダ206やカ
ラムデコーダや制御回路部205に含まれる従来のページ
モードアドレッシング回路部を用いて実行される。ペー
ジモード動作の間、上述のランダムアクセスで従来の
「RASサイクル」は実行される。ただし、そのアクセス
の間に、ロウアドレスと初期のカラムアドレスがI/Oの
アドレスポートや制御回路部205に現れ、データアクセ
スサイクルの間にアクセスされたロウに沿った最初の位
置をアクセスすることができるようにRASやCASでラッチ
されるのである。その後、I/Oでの同一アクセスサイク
ルカラムインクリメント（スタティックあるいはダイナ
ミック）回路部および制御回路部205は、一連のカラム
アドレスを生成するために、受け取ったカラムアドレス
からインクリメントし、選択されたロウに沿ったワード
の「ページ」にアクセスができるようにする。選択され
たロウの終端まできたら、別の「RASサイクル」が実行
され、そのサイクルの間には、新しいロウアドレスと新
しい初期カラムアドレスがRASとCASでラッチされる。従
来のページモードでの不都合は、新しいRASサイクルが
実行されなければならない前の単一のロウのデータしか
「ページ」アウトされないことである。既に述べたよう
に、各RASサイクルは120〜160ナノ秒を要する。
従来のページモードアクセスは、ロウデコーダ206やカ
ラムデコーダや制御回路部205に含まれる従来のページ
モードアドレッシング回路部を用いて実行される。ペー
ジモード動作の間、上述のランダムアクセスで従来の
「RASサイクル」は実行される。ただし、そのアクセス
の間に、ロウアドレスと初期のカラムアドレスがI/Oの
アドレスポートや制御回路部205に現れ、データアクセ
スサイクルの間にアクセスされたロウに沿った最初の位
置をアクセスすることができるようにRASやCASでラッチ
されるのである。その後、I/Oでの同一アクセスサイク
ルカラムインクリメント（スタティックあるいはダイナ
ミック）回路部および制御回路部205は、一連のカラム
アドレスを生成するために、受け取ったカラムアドレス
からインクリメントし、選択されたロウに沿ったワード
の「ページ」にアクセスができるようにする。選択され
たロウの終端まできたら、別の「RASサイクル」が実行
され、そのサイクルの間には、新しいロウアドレスと新
しい初期カラムアドレスがRASとCASでラッチされる。従
来のページモードでの不都合は、新しいRASサイクルが
実行されなければならない前の単一のロウのデータしか
「ページ」アウトされないことである。既に述べたよう
に、各RASサイクルは120〜160ナノ秒を要する。
本発明の原理に従えば、アレイ202の複数ロウからの
Ｐビットの位置の「ページ」が、唯一のRASサイクルの
遅れを条件にアクセスされる連続ページアクセスが達成
される。究極の場合には、202aや202bのアレイの全て
（つまり全てのロウ）が、連続ページとしてアクセスさ
れ得る。好ましい実施形態においては、カラムアドレス
カウンタ／トリガ回路部208や補助メモリシステム209や
マルチプレクサ210を用いて、連続ページアクセスが実
現される。以下で詳述するカウンタ／トリガ回路部208
は、制御回路部205の入力で受け取った「連続ページ」
制御信号を用いて、有効にされたり、無効にされたりす
る。この制御信号は従来のメモリパッケージで典型的に
利用可能である使用されていない（「nc」）ピンを通じ
て入力されることが望ましい。例えば、補助メモリ209
は、従来技術として知られているように、必須のI/Oと
アドレッシング回路に加えて、スタティックRAM（SRA
M）やレジスタセットやファーストインファーストアウ
ト（fifo）メモリを含み得る。
Ｐビットの位置の「ページ」が、唯一のRASサイクルの
遅れを条件にアクセスされる連続ページアクセスが達成
される。究極の場合には、202aや202bのアレイの全て
（つまり全てのロウ）が、連続ページとしてアクセスさ
れ得る。好ましい実施形態においては、カラムアドレス
カウンタ／トリガ回路部208や補助メモリシステム209や
マルチプレクサ210を用いて、連続ページアクセスが実
現される。以下で詳述するカウンタ／トリガ回路部208
は、制御回路部205の入力で受け取った「連続ページ」
制御信号を用いて、有効にされたり、無効にされたりす
る。この制御信号は従来のメモリパッケージで典型的に
利用可能である使用されていない（「nc」）ピンを通じ
て入力されることが望ましい。例えば、補助メモリ209
は、従来技術として知られているように、必須のI/Oと
アドレッシング回路に加えて、スタティックRAM（SRA
M）やレジスタセットやファーストインファーストアウ
ト（fifo）メモリを含み得る。
ランダムアクセスあるいは従来のページモードアクセ
スの間に、Ｐビットワードが、マルチプレクサ210を通
じて、制御回路部205とセンスアンプ／カラムデコーダ
部207の間で直接転送される。この場合は、図２に示さ
れる回路においてマルチプレクサ210の「Ａ」ポートと
「Ｃ」ポートの間が結合される。
スの間に、Ｐビットワードが、マルチプレクサ210を通
じて、制御回路部205とセンスアンプ／カラムデコーダ
部207の間で直接転送される。この場合は、図２に示さ
れる回路においてマルチプレクサ210の「Ａ」ポートと
「Ｃ」ポートの間が結合される。
一般的に、連続ページ読み出し中は、各ロウのＰビッ
トワードの最初のＹ個は、従来のページ動作のように、
直接センスアンプ／デコーダ回路部207から制御回路部2
05へと逐次転送される。Ｐビットワードのうち最後のＸ
個は、センスアンプ／カラムデコーダ207から補助メモ
リ209へと同時に転送される。これらの最後のＸワード
は、その全部あるいは一部が、補助メモリ209からペー
ジアウトされる。この場合には、マルチプレクサ210の
「Ｂ」ポートが「Ｃ」ポートと結合される。
トワードの最初のＹ個は、従来のページ動作のように、
直接センスアンプ／デコーダ回路部207から制御回路部2
05へと逐次転送される。Ｐビットワードのうち最後のＸ
個は、センスアンプ／カラムデコーダ207から補助メモ
リ209へと同時に転送される。これらの最後のＸワード
は、その全部あるいは一部が、補助メモリ209からペー
ジアウトされる。この場合には、マルチプレクサ210の
「Ｂ」ポートが「Ｃ」ポートと結合される。
リード時に、ＰビットワードのうちのＸ個がセンスア
ンプ／デコーダ207から補助メモリ209へと転送される一
方で、Ｑ個のビットが補助メモリ210から制御回路部205
へと転送され得るというこのポイントに注意されたい。
ただし、変数Ｑは変数Ｘ以下である。言い換えると、ア
レイ202からの各Ｐビットワード出力の１つ以上のビッ
トは、補助メモリ209から制御回路部205へのデータの転
送に先立って捨てられるかまたはマスクされ得る。
ンプ／デコーダ207から補助メモリ209へと転送される一
方で、Ｑ個のビットが補助メモリ210から制御回路部205
へと転送され得るというこのポイントに注意されたい。
ただし、変数Ｑは変数Ｘ以下である。言い換えると、ア
レイ202からの各Ｐビットワード出力の１つ以上のビッ
トは、補助メモリ209から制御回路部205へのデータの転
送に先立って捨てられるかまたはマスクされ得る。
望ましい実施形態においては、ワードの数Ｘは、RAS
やCASサイクルを実行するのに必要な時間の関数として
決定される。例えば、それぞれのフルRAS/CASサイクル
（すなわち上述の「RAS」）が150ナノ秒を要求すると仮
定しよう。また、さらにそれに続くそれぞれの「CASサ
イクル」（すなわち、ページモードにおいてロウに沿っ
た新しいそれぞれのＰビットの位置をアドレスし、アク
セスするのに必要とされる時間）が25ナノ秒を要求する
ものと仮定しよう。議論のため、それぞれのRASサイク
ルとCASサイクルが５ナノ秒の任意の時間ユニットに分
割されていると仮定しよう。すると、この例では、各RA
Sサイクルが30ユニットを要求し、それぞれの各CASサイ
クルが５ユニットを要求していることになる。その結
果、各RASサイクルは6CASサイクルに等しくなる。故に
ワードの数Ｘも６に等しくなる。
やCASサイクルを実行するのに必要な時間の関数として
決定される。例えば、それぞれのフルRAS/CASサイクル
（すなわち上述の「RAS」）が150ナノ秒を要求すると仮
定しよう。また、さらにそれに続くそれぞれの「CASサ
イクル」（すなわち、ページモードにおいてロウに沿っ
た新しいそれぞれのＰビットの位置をアドレスし、アク
セスするのに必要とされる時間）が25ナノ秒を要求する
ものと仮定しよう。議論のため、それぞれのRASサイク
ルとCASサイクルが５ナノ秒の任意の時間ユニットに分
割されていると仮定しよう。すると、この例では、各RA
Sサイクルが30ユニットを要求し、それぞれの各CASサイ
クルが５ユニットを要求していることになる。その結
果、各RASサイクルは6CASサイクルに等しくなる。故に
ワードの数Ｘも６に等しくなる。
読み出し動作の間、カラムアドレスカウンタ／トリガ
回路部208は、アクセスされている現在ロウの現在位置
をトラックする。このことは、例えば、制御回路部205
のカラムアドレスインクリメント回路部によって、現出
したカラムアドレスを単純にカウントするなどの方法に
より、複数の異なった方法のうちのいずれの一つにおい
てでも成されていることである。つまり、カウンタが新
しい各CASサイクルでインクリメントするということで
ある。上述したように、Ｙ個のワードは検出されて、セ
ンスアンプ／デコーダ207と制御回路部205の間で直接転
送される。これからＸ個の位置が現在のロウに沿って読
まれるべき場合に、カラムアドレスカウンタ／トリガ回
路部208は、センスアンプ／デコーダ部207が同時にこれ
らの位置を補助メモリ209と結びつけるきっかけとな
る。その後、現在のロウに沿った最後のＸ個の位置から
補助メモリ209へと同時にデータが読み出される。この
交換の後で、新しいRASサイクルが開始されることが出
来る。
回路部208は、アクセスされている現在ロウの現在位置
をトラックする。このことは、例えば、制御回路部205
のカラムアドレスインクリメント回路部によって、現出
したカラムアドレスを単純にカウントするなどの方法に
より、複数の異なった方法のうちのいずれの一つにおい
てでも成されていることである。つまり、カウンタが新
しい各CASサイクルでインクリメントするということで
ある。上述したように、Ｙ個のワードは検出されて、セ
ンスアンプ／デコーダ207と制御回路部205の間で直接転
送される。これからＸ個の位置が現在のロウに沿って読
まれるべき場合に、カラムアドレスカウンタ／トリガ回
路部208は、センスアンプ／デコーダ部207が同時にこれ
らの位置を補助メモリ209と結びつけるきっかけとな
る。その後、現在のロウに沿った最後のＸ個の位置から
補助メモリ209へと同時にデータが読み出される。この
交換の後で、新しいRASサイクルが開始されることが出
来る。
新しいRASサイクルが実行されると、そのとき補助メ
モリ209に保持されているＸ個のワードが補助メモリ209
からページアウトされる。上述したように、各ワードは
要求されるように切り取られ得る。これらの最初の部分
は、逐次、現在ロウのページリードの「従来の」部分の
Ｙ番目のワードでページアウトされる。このように、補
助メモリ209はページアウトされたデータストリーム
を、新しいRASサイクルが完了し、次のロウへのアクセ
スが可能になるまで保持しており、その時点では、デー
タストリームは、中断することなく新しいロウから連続
している。このように、本発明の原理によれば、外側の
ユーザに対してトランスペアラント（transparent）な
マルチプルロウページリードが達成され得る。
モリ209に保持されているＸ個のワードが補助メモリ209
からページアウトされる。上述したように、各ワードは
要求されるように切り取られ得る。これらの最初の部分
は、逐次、現在ロウのページリードの「従来の」部分の
Ｙ番目のワードでページアウトされる。このように、補
助メモリ209はページアウトされたデータストリーム
を、新しいRASサイクルが完了し、次のロウへのアクセ
スが可能になるまで保持しており、その時点では、デー
タストリームは、中断することなく新しいロウから連続
している。このように、本発明の原理によれば、外側の
ユーザに対してトランスペアラント（transparent）な
マルチプルロウページリードが達成され得る。
本発明に基づいて、連続ページモードライトについて
もまた実行することが出来る。アレイ202への書き込み
中に、RAS/CASサイクルが実行され、与えられたロウの
位置へのページモードアクセスを初期化する。RAS/CAS
サイクルが起こっている間に、Ｘ個の位置に対するＸ個
のＰビットワードが補助メモリ209に書き込まれる。RAS
サイクルが完了したとき、補助メモリ209のワードが、
選択されたロウに沿った最初のＸ個の位置に同時に書き
込まれる。その後、センスアンプ／カラムデコーダ回路
部207およびマルチプレクサ210が切り替わり、カラムア
ドレスがカラムアドレスインクリメンテーション回路部
によって生成されるにつれて、Ｙ個のＰビットワードは
選択されたアレイ202に直接逐次書き込まれる。カウン
タ／トリガ回路部208が決定したロウの最後まで一旦終
了したら、処理が繰り返され、新しいRASサイクルの間
に次のロウの最初のＸ個の位置に対するデータが補助メ
モリ209に書き込まれる。
もまた実行することが出来る。アレイ202への書き込み
中に、RAS/CASサイクルが実行され、与えられたロウの
位置へのページモードアクセスを初期化する。RAS/CAS
サイクルが起こっている間に、Ｘ個の位置に対するＸ個
のＰビットワードが補助メモリ209に書き込まれる。RAS
サイクルが完了したとき、補助メモリ209のワードが、
選択されたロウに沿った最初のＸ個の位置に同時に書き
込まれる。その後、センスアンプ／カラムデコーダ回路
部207およびマルチプレクサ210が切り替わり、カラムア
ドレスがカラムアドレスインクリメンテーション回路部
によって生成されるにつれて、Ｙ個のＰビットワードは
選択されたアレイ202に直接逐次書き込まれる。カウン
タ／トリガ回路部208が決定したロウの最後まで一旦終
了したら、処理が繰り返され、新しいRASサイクルの間
に次のロウの最初のＸ個の位置に対するデータが補助メ
モリ209に書き込まれる。
つまり、本発明の原理によれば、複数のロウからの長
いページアクセスがRASサイクルの間に中断なく達成で
きるのである。事実、アレイにおける全てのロウの全て
の位置が単一の割込みページ（interrupted page）とし
てアクセスされることが出来るのである。このようなア
クセスはデータのブロックが典型的に処理されるディス
プレイコントローラのようなアプリケーションには特に
有効である。さらに、本発明によるDRAMが疑似色（パレ
ットカラー）あるいはトゥルーカラーのいずれかを扱う
ディスプレイシステムにおけるフレームバッファを構築
するために使用され得るが、本DRAMはトゥルーカラーシ
ステムにおいて特に有用である。具体的に、トゥルーカ
ラーシステムでは、ピクセルカラーデータは24ビットの
RGBワードとしてフレームバッファと交換される。しか
し、従来のDRAMのロウは、典型的には、24の倍数ではな
く、８あるいは16の倍数個の位置で構成されている。そ
のために、24ビットワードが２つのロウに分割されるこ
と（およびその結果として、間に入ったRASサイクルに
よって遅延した分割ワードをアクセスすること）を避け
るために、フルワードだけがロウの終端に記憶される。
結果として、各ロウにおいて、いくつかの位置あるいは
セルが利用されないままに残ることになる。本発明を用
いれば、データが「ロウの境界」を超えた単一のページ
としてアクセスされるので、この問題は解消される。最
後に、必要とされるピン出力（pin−outs）は既に規格
化されたDRAMパッケージにおいて利用可能であることを
注記しておく。
いページアクセスがRASサイクルの間に中断なく達成で
きるのである。事実、アレイにおける全てのロウの全て
の位置が単一の割込みページ（interrupted page）とし
てアクセスされることが出来るのである。このようなア
クセスはデータのブロックが典型的に処理されるディス
プレイコントローラのようなアプリケーションには特に
有効である。さらに、本発明によるDRAMが疑似色（パレ
ットカラー）あるいはトゥルーカラーのいずれかを扱う
ディスプレイシステムにおけるフレームバッファを構築
するために使用され得るが、本DRAMはトゥルーカラーシ
ステムにおいて特に有用である。具体的に、トゥルーカ
ラーシステムでは、ピクセルカラーデータは24ビットの
RGBワードとしてフレームバッファと交換される。しか
し、従来のDRAMのロウは、典型的には、24の倍数ではな
く、８あるいは16の倍数個の位置で構成されている。そ
のために、24ビットワードが２つのロウに分割されるこ
と（およびその結果として、間に入ったRASサイクルに
よって遅延した分割ワードをアクセスすること）を避け
るために、フルワードだけがロウの終端に記憶される。
結果として、各ロウにおいて、いくつかの位置あるいは
セルが利用されないままに残ることになる。本発明を用
いれば、データが「ロウの境界」を超えた単一のページ
としてアクセスされるので、この問題は解消される。最
後に、必要とされるピン出力（pin−outs）は既に規格
化されたDRAMパッケージにおいて利用可能であることを
注記しておく。
本発明およびその長所について詳細に述べてきたが、
添付の請求の範囲によって規定される本発明の精神およ
び範囲を逸脱することなく、様々な変更、置換や改変を
加えることが可能であることを理解されたい。
添付の請求の範囲によって規定される本発明の精神およ
び範囲を逸脱することなく、様々な変更、置換や改変を
加えることが可能であることを理解されたい。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (21)
- 【請求項１】入出力回路部と、 複数のロウと複数のカラムとに配置されたランダムアク
セスメモリのアレイと、 ロウアドレスに応答して、アクセスのためのセルのロウ
を選択するロウ制御回路部と、 該選択されたロウに沿った位置に対してアクセスを制御
するカラム制御回路部であって、該位置のそれぞれが少
なくとも１つのメモリセルを備えており、該カラム制御
回路部は、 該選択されたロウに沿った第１の複数の該位置を前記入
出力回路部を介して第１の期間に逐次アクセスし、 該選択されたロウに沿った第２の複数の該位置を前記第
１の期間に同時にアクセスするように動作可能であるカ
ラム制御回路部と、 該第２の複数の位置と該入出力回路部との間のデータ交
換をインターフェイスする補助メモリ回路部であって、
前記第１の期間に、該アレイ内の該第２の複数の位置の
中の対応する位置とはパラレルにデータワードを交換
し、第２の期間に、該入出力回路部とはシリアルにデー
タワードを交換する補助メモリ回路部と、 を備えている、ランダムアクセスメモリ。 - 【請求項２】前記ロウ制御回路部が前記アレイ内の新し
いロウを選択する準備をしている間に、前記補助メモリ
回路部が前記入出力回路部と前記補助メモリとの間のデ
ータを交換するように動作可能である、請求項１のメモ
リ。 - 【請求項３】前記アレイからの読み出し中に、前記第２
の複数の位置が同時にアクセスされるのに先立って、前
記第１の複数の位置が逐次アクセスされる、請求項１の
メモリ。 - 【請求項４】前記アレイへの書き込み中に、前記第１の
複数の位置が逐次アクセスされるのに先立って、前記第
２の複数の位置が同時にアクセスされる、請求項１のメ
モリ。 - 【請求項５】前記ロウ制御回路部は、 ロウアドレスストローブに応答して、前記ロウアドレス
を受け取りラッチするロウアドレス入力回路部と、 該受け取ったアドレスに対応する前記アレイ内の前記選
択されたロウに関連づけられたワードラインをアクティ
ブにするロウデコーダと、 を備えている、請求項１のメモリ。 - 【請求項６】前記カラム制御回路部は、 前記選択されたロウに沿った各前記位置の各セルに関連
づけられたビットラインをアクティブにするカラムデコ
ーダ／センスアンプ回路部と、 該カラムデコーダ／センスアンプ回路部に前記第１の複
数位置の前記セルに関連づけられている該ビットライン
を逐次アクティブにさせることによって、該第１の複数
の位置への逐次アクセスを提供するページモード回路部
と、 前記カラムデコーダに前記第２の複数の位置の前記セル
に関連づけられている該ビットラインを同時にアクティ
ブにさせるトリガ回路部と、 を備えている、請求項１のメモリ。 - 【請求項７】前記ページモード回路部は、前記ビットラ
インを逐次アクティブにすることに対応して、一連のア
ドレスを生成するアドレスインクリメント回路部を含
む、請求項６に記載のメモリ。 - 【請求項８】前記メモリセルは、ダイナミックランダム
アクセスメモリを含む、請求項１のメモリ。 - 【請求項９】入出力回路部と、 複数のロウと複数のカラムのランダムアクセスメモリセ
ルのアレイと、 所定の時間間隔のロウアクセスサイクルの間に、ロウア
ドレスストローブで受け取ったロウアドレスをラッチ
し、それに応答して該アレイ内の対応する該ロウを選択
するように動作可能なロウアクセス制御回路部と、 該ロウアクセスサイクルの間に、一連のデータワードを
該入出力回路部との間でページアクセスを行う補助メモ
リであって、該一連の中のデータワードの数は該時間間
隔の関数として選択される補助メモリと、 該選択されたロウに沿った前記記憶位置へのアクセスを
提供する位置アクセス制御回路部であって、該記憶位置
のそれぞれは少なくとも一つの該メモリセルを備えてお
り、該位置アクセス制御回路部が、該ロウアクセスサイ
クルに続くデータアクセスサイクルの間に、 該データアクセスサイクルのうち第１の選択された期間
の間に、該選択されたロウに沿った第１の複数の該位置
と該入出力回路部との間のページアクセスを許容し、該
ページアクセスは、前記補助メモリと該入出力回路部と
の間のページアクセスと連続しており、 該データアクセスサイクルのうち第２の選択された期間
の間に、該補助メモリと該選択されたロウに沿った第２
の複数の位置の中の対応する位置との間でデータのワー
ドの同時交換を許容するように動作可能である位置アク
セス制御回路部と、 を備えている、連続ページメモリ。 - 【請求項１０】前記アレイからの読み出しの間、前記第
１の選択された時間間隔が前記第２の時間間隔に先行す
る、請求項９のメモリ。 - 【請求項１１】前記アレイへの書き込みの間、前記第２
の選択された時間間隔が前記第１の選択された時間間隔
に先行する、請求項９のメモリ。 - 【請求項１２】前記位置アクセス制御回路部は、前記読
み出しの間、 カラムアドレスストローブに応答して、前記第１の複数
の位置のうち初期の位置に対応する初期カラムアドレス
をラッチし、 該初期カラムアドレスからインクリメントすることによ
って、該第１の複数の位置に続く位置に対する複数のカ
ラムアドレスを生成し、 該第１の複数の位置のうち該最後の位置が読み出された
後で、前記第２の複数の位置を同時にアドレスするよう
に動作可能である、請求項10のメモリ。 - 【請求項１３】前記位置アクセス制御回路部は、前記書
き込みの間、 前記第２の複数の位置のうち少なくとも１つに対応する
カラムアドレスをラッチし、それに応じて前記補助メモ
リからのデータで該第２の複数の位置への該書き込みを
行い、 前記第１の複数の位置のうちの最初の位置に対応する第
１のカラムアドレスからインクリメントすることによっ
て、該第１の複数の位置に続く位置に対する逐次アクセ
スを許容するアドレスを生成するように動作可能であ
る、請求項11のメモリ。 - 【請求項１４】前記位置アクセス制御回路は、 前記選択されたロウに沿った各前記位置の各セルに関連
づけられたビットラインをアクティブにするカラムデコ
ーダ／センスアンプ回路部と、 該カラムデコーダ／センスアンプ回路部に前記複数の第
１の複数の位置の前記セルに関連づけられている該ビッ
トラインを逐次アクティブにさせることによって、該第
１の複数の位置への逐次アクセスを提供するページモー
ド回路部と、 前記カラムデコーダに前記第２の複数の位置の前記セル
に関連づけられている該ビットラインを同時にアクティ
ブにさせるトリガ回路部と、 を備えている、請求項９のメモリ。 - 【請求項１５】前記第１の複数の位置と前記第２の複数
の位置とが、前記選択されたロウ上に隣接して配置され
ている、請求項９のメモリ。 - 【請求項１６】複数のロウと複数のカラムのランダムア
クセスメモリセルのアレイと、 所定の時間間隔の複数のロウアクセスサイクルのそれぞ
れの間、ロウアドレスストローブで受け取ったロウアド
レスをラッチし、それに応答して該アレイ内の対応する
該ロウを選択するように動作可能なロウアクセス制御回
路部と、 前記各ロウアクセスサイクルのそれぞれの間、関連する
入出力回路部を介して一連のデータをページアクセスす
る補助メモリと、 該ロウアクセスサイクルの間に発生する複数のデータア
クセスサイクルのそれぞれの間、該アレイ内の選択され
た位置にデータを読み出したり書き込んだりする読み出
し／書き込み制御回路部であって、該位置のそれぞれは
少なくとも一つの該メモリセルを備えており、該読み出
し／書き込み制御回路部は、 該データアクセスサイクルのそれぞれのうち第１の選択
された期間の間、該入出力回路部を通じて該選択された
ロウに沿った第１の複数の該位置に対するページアクセ
スを許容し、該データアクセスサイクルの第１の選択さ
れた期間の該ページアクセスは、前記ロウアクセスサイ
クルの間のページアクセスと連続しており、 該データアクセスサイクルのそれぞれのうち第２の選択
された期間の間、該補助メモリと該選択されたロウに沿
った第２の複数の位置の中の対応する位置との間でデー
タのワードのパラレル交換を許容するように動作可能な
読み出し／書き込み制御回路部と、 を備えている、連続ページランダムアクセスメモリ。 - 【請求項１７】読み出し動作中において、前記第１の選
択された期間が前記アクティブサイクルにおける前記第
２の選択された期間に先行する請求項16のメモリ。 - 【請求項１８】書き込み動作中において、前記第２の選
択された期間が前記アクティブサイクルにおける前記第
１の選択された期間に先行する請求項16のメモリ。 - 【請求項１９】前記補助メモリ制御回路部は、前記補助
メモリと前記入出力回路部との間のデータのシリアル交
換を実行し、前記ロウアクセスサイクルのそれぞれの間
連続ページアクセスを維持する請求項16のメモリ。 - 【請求項２０】複数のロウと複数のカラムのメモリセル
のアレイを有し、記憶位置がデータアクセスサイクルと
ロウアクセスサイクルの間に発生するロウ選択との間に
アクセス可能な与えられたロウの上にある少なくとも一
つのメモリセルを備えているメモリシステムにおいて、
連続ページアクセスを実行する方法であって、 各データアクセスサイクルのうち第１の選択された期間
の間に、メモリシステムの入出力を通じて、該ロウのう
ち選択されたものに沿った第１の複数の位置にアクセス
するステップと、 各データアクセスサイクルのうち第２の選択された期間
の間に、補助メモリと該選択されたロウに沿った第２の
複数の記憶位置中の対応する位置との間でパラレルにデ
ータのワードを交換するステップと、 各ロウアクセスサイクルの間、該メモリ入出力と該補助
メモリとの間でデータを交換するステップと、 を包含する方法。 - 【請求項２１】前記メモリ入出力と前記補助メモリとの
間でデータを交換する前記ステップがデータのシリアル
なワードを交換するステップを包含する、請求項20の方
法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US423,825 | 1995-04-19 | ||
| US08/423,825 US5581513A (en) | 1995-04-19 | 1995-04-19 | Continuous page random access memory and systems and methods using the same |
| US08/423,825 | 1995-04-19 | ||
| PCT/US1996/005313 WO1996033497A1 (en) | 1995-04-19 | 1996-04-19 | A continuous page random access memory and systems and methods using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09508745A JPH09508745A (ja) | 1997-09-02 |
| JP2931412B2 true JP2931412B2 (ja) | 1999-08-09 |
Family
ID=23680335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8531884A Expired - Lifetime JP2931412B2 (ja) | 1995-04-19 | 1996-04-19 | 連続ページランダムアクセスメモリと、連続ページランダムアクセスメモリを使用するシステムおよび方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5581513A (ja) |
| EP (1) | EP0766866B1 (ja) |
| JP (1) | JP2931412B2 (ja) |
| KR (1) | KR100295031B1 (ja) |
| WO (1) | WO1996033497A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5906003A (en) * | 1996-04-17 | 1999-05-18 | Cirrus Logic, Inc. | Memory device with an externally selectable-width I/O port and systems and methods using the same |
| US5829016A (en) * | 1996-04-24 | 1998-10-27 | Cirrus Logic, Inc. | Memory system with multiplexed input-output port and systems and methods using the same |
| US6230235B1 (en) | 1996-08-08 | 2001-05-08 | Apache Systems, Inc. | Address lookup DRAM aging |
| US6104658A (en) * | 1996-08-08 | 2000-08-15 | Neomagic Corporation | Distributed DRAM refreshing |
| US5781200A (en) * | 1996-08-08 | 1998-07-14 | Ulsi Systems | Tile memory mapping for increased throughput in a dual bank access DRAM |
| JP3092558B2 (ja) * | 1997-09-16 | 2000-09-25 | 日本電気株式会社 | 半導体集積回路装置 |
| US6128716A (en) * | 1998-01-23 | 2000-10-03 | Motorola Inc. | Memory controller with continuous page mode and method therefor |
| US7082514B2 (en) * | 2003-09-18 | 2006-07-25 | International Business Machines Corporation | Method and memory controller for adaptive row management within a memory subsystem |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4186440A (en) * | 1966-05-24 | 1980-01-29 | The United States Of America As Represented By The Secretary Of The Navy | Continuous memory system |
| JPS58164099A (ja) * | 1982-03-25 | 1983-09-28 | Toshiba Corp | 半導体メモリ− |
| DE68925361T2 (de) * | 1989-10-30 | 1996-07-25 | Philips Electronics Nv | Direktzugriffsspeicher mit Seitenadressierungsmodus |
| US5289413A (en) * | 1990-06-08 | 1994-02-22 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device with high-speed serial-accessing column decoder |
| JP3253668B2 (ja) * | 1991-04-01 | 2002-02-04 | 松下電器産業株式会社 | メモリ装置とこれを用いたデータ処理システム |
| JP2696026B2 (ja) * | 1991-11-21 | 1998-01-14 | 株式会社東芝 | 半導体記憶装置 |
| JP3257860B2 (ja) * | 1993-05-17 | 2002-02-18 | 株式会社日立製作所 | 半導体メモリ装置 |
| US5473566A (en) * | 1994-09-12 | 1995-12-05 | Cirrus Logic, Inc. | Memory architecture and devices, systems and methods utilizing the same |
-
1995
- 1995-04-19 US US08/423,825 patent/US5581513A/en not_active Expired - Lifetime
-
1996
- 1996-04-19 EP EP96911795A patent/EP0766866B1/en not_active Expired - Lifetime
- 1996-04-19 JP JP8531884A patent/JP2931412B2/ja not_active Expired - Lifetime
- 1996-04-19 KR KR1019960707387A patent/KR100295031B1/ko not_active IP Right Cessation
- 1996-04-19 WO PCT/US1996/005313 patent/WO1996033497A1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR100295031B1 (ko) | 2001-09-17 |
| WO1996033497A1 (en) | 1996-10-24 |
| EP0766866B1 (en) | 2001-07-25 |
| US5581513A (en) | 1996-12-03 |
| JPH09508745A (ja) | 1997-09-02 |
| EP0766866A1 (en) | 1997-04-09 |
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