JPH07135369A - 半導体レーザおよびその製造方法 - Google Patents
半導体レーザおよびその製造方法Info
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- JPH07135369A JPH07135369A JP28241193A JP28241193A JPH07135369A JP H07135369 A JPH07135369 A JP H07135369A JP 28241193 A JP28241193 A JP 28241193A JP 28241193 A JP28241193 A JP 28241193A JP H07135369 A JPH07135369 A JP H07135369A
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Abstract
(57)【要約】
【目的】 光通信の光源となる半導体レーザおよびその
製造方法に関し、両電極を同一面上に形成でき、かつ素
子の浮遊容量を低減して高速動作に対応できることを目
的とする。 【構成】 半絶縁性半導体基板10の上に島状に形成され
た第１導電形バッファ層11と、第１導電形バッファ層11
の上に形成された活性層12、第２導電形クラッド層13、
第２導電形電極層14からなる積層体のメサストライプ
と、第１導電形バッファ層11の一部を除いてメサストラ
イプの上面まで埋め込まれた高抵抗半導体埋め込み層15
と、メサストライプの上面に接続された第１の電極18，
20と、高抵抗半導体埋め込み層15にできた溝16に露出し
ている第１導電形バッファ層11から高抵抗半導体埋め込
み層15の上面まで引き出された第２の電極17,19 とを備
えた構成である。
製造方法に関し、両電極を同一面上に形成でき、かつ素
子の浮遊容量を低減して高速動作に対応できることを目
的とする。 【構成】 半絶縁性半導体基板10の上に島状に形成され
た第１導電形バッファ層11と、第１導電形バッファ層11
の上に形成された活性層12、第２導電形クラッド層13、
第２導電形電極層14からなる積層体のメサストライプ
と、第１導電形バッファ層11の一部を除いてメサストラ
イプの上面まで埋め込まれた高抵抗半導体埋め込み層15
と、メサストライプの上面に接続された第１の電極18，
20と、高抵抗半導体埋め込み層15にできた溝16に露出し
ている第１導電形バッファ層11から高抵抗半導体埋め込
み層15の上面まで引き出された第２の電極17,19 とを備
えた構成である。
Description
【０００１】
【産業上の利用分野】本発明は、光通信の光源となる半
導体レーザおよびその製造方法に関する。
導体レーザおよびその製造方法に関する。
【０００２】
【従来の技術】図１０は、従来の半導体レーザの構造を
示す。図において、ｎ形ＩnＰ 基板５０の上に、ｎ形Ｉ
nＰ バッファ層５１、アンドープのＩnＧaＡsＰ 活性層
５２、ｐ形ＩnＰ クラッド層５３、ｐ+形ＩnＧaＡsＰ電
極層５４を積層し、ｐ側にプラス電極５５を形成し、ｎ
側にマイナス電極５６を形成する。さらに、シリコン結
晶またはダイヤモンドを用いたヒートシンク５７の上で
マイナス電極５６に金と錫の合金５８をボンディング
し、プラス電極５５に金線５９をワイヤボンディングし
てそれぞれ電極を取り出す構造である。
示す。図において、ｎ形ＩnＰ 基板５０の上に、ｎ形Ｉ
nＰ バッファ層５１、アンドープのＩnＧaＡsＰ 活性層
５２、ｐ形ＩnＰ クラッド層５３、ｐ+形ＩnＧaＡsＰ電
極層５４を積層し、ｐ側にプラス電極５５を形成し、ｎ
側にマイナス電極５６を形成する。さらに、シリコン結
晶またはダイヤモンドを用いたヒートシンク５７の上で
マイナス電極５６に金と錫の合金５８をボンディング
し、プラス電極５５に金線５９をワイヤボンディングし
てそれぞれ電極を取り出す構造である。
【０００３】しかし、このような構造では、ワイヤのイ
ンダクタンスＬによって電気的な誘導を受けやすい。ま
た、プラス電極５５のパッドとマイナス電極５６との間
の容量によって高速変調時における変調電流がレーザ部
に流れにくく、変調がかかりにくくなる問題があった。
ンダクタンスＬによって電気的な誘導を受けやすい。ま
た、プラス電極５５のパッドとマイナス電極５６との間
の容量によって高速変調時における変調電流がレーザ部
に流れにくく、変調がかかりにくくなる問題があった。
【０００４】その問題を解決するために、ヒートシンク
上にインピーダンス整合した配線パターンを形成してフ
リップチップ実装する方法がある。図１１は、 pinホト
ダイオードの実装に適用されているフリップチップ実装
例を示す（恒次その他，“微小はんだバンプを用いた高
速受光モジュールの実装技術”，電子情報通信学会技術
研究報告, pp.17-22, vol.OQE91-63, 1991）。図におい
て、６１は pinホトダイオード、６２はヒートシンク５
７上に形成された配線パターン、６３は半だバンプであ
る。
上にインピーダンス整合した配線パターンを形成してフ
リップチップ実装する方法がある。図１１は、 pinホト
ダイオードの実装に適用されているフリップチップ実装
例を示す（恒次その他，“微小はんだバンプを用いた高
速受光モジュールの実装技術”，電子情報通信学会技術
研究報告, pp.17-22, vol.OQE91-63, 1991）。図におい
て、６１は pinホトダイオード、６２はヒートシンク５
７上に形成された配線パターン、６３は半だバンプであ
る。
【０００５】このフリップチップ実装法を半導体レーザ
の実装に適用するには、半導体レーザの電極を同一面上
に形成する必要がある。それに適合するものとして、図
１２に示す構造の横接合ストライプ形（ＴＪＳ）レーザ
がある（Susaki et al.,"Newstructures of GaAlAs lat
eral-junction laser for low-threshold and single-m
ode operation",IEEE J.Quantum Electron.,pp.587-59
1,vol.QE-13, 1977）。
の実装に適用するには、半導体レーザの電極を同一面上
に形成する必要がある。それに適合するものとして、図
１２に示す構造の横接合ストライプ形（ＴＪＳ）レーザ
がある（Susaki et al.,"Newstructures of GaAlAs lat
eral-junction laser for low-threshold and single-m
ode operation",IEEE J.Quantum Electron.,pp.587-59
1,vol.QE-13, 1977）。
【０００６】図において、半絶縁性ＧaＡs基板７０の上
に、ｎ形ＡlＧaＡs バッファ層７１、ｎ形ＧaＡs活性層
７２、ｎ形ＡlＧaＡs クラッド層７３、ｎ形ＧaＡs電極
層７４およびｐ形ＧaＡs電極層７５を積層し、ＧaＡs／
ＡlＧaＡs ダブルヘテロ構造を形成する。この構造に亜
鉛を拡散し、ｐ形ＧaＡs電極層７５の周りに高い不純物
濃度の亜鉛拡散領域７６および低い不純物濃度の亜鉛拡
散領域７７を形成する。さらに、ｎ形ＧaＡs電極層７４
にマイナス電極７８を形成し、ｐ形ＧaＡs電極層７５に
プラス電極７９を形成する。ここで、矢印は層に平行に
注入される電流の流れる方向を表す。
に、ｎ形ＡlＧaＡs バッファ層７１、ｎ形ＧaＡs活性層
７２、ｎ形ＡlＧaＡs クラッド層７３、ｎ形ＧaＡs電極
層７４およびｐ形ＧaＡs電極層７５を積層し、ＧaＡs／
ＡlＧaＡs ダブルヘテロ構造を形成する。この構造に亜
鉛を拡散し、ｐ形ＧaＡs電極層７５の周りに高い不純物
濃度の亜鉛拡散領域７６および低い不純物濃度の亜鉛拡
散領域７７を形成する。さらに、ｎ形ＧaＡs電極層７４
にマイナス電極７８を形成し、ｐ形ＧaＡs電極層７５に
プラス電極７９を形成する。ここで、矢印は層に平行に
注入される電流の流れる方向を表す。
【０００７】このような横接合ストライプ形（ＴＪＳ）
とすることにより、各電極を同一面上に形成することが
でき、フリップチップ実装が可能になる。しかし、光通
信に用いられるＩnＧaＡsＰ／ＩnＰレーザの場合には、
亜鉛の拡散により発振閾値が上昇するために、この構造
のものを採用することはできない。
とすることにより、各電極を同一面上に形成することが
でき、フリップチップ実装が可能になる。しかし、光通
信に用いられるＩnＧaＡsＰ／ＩnＰレーザの場合には、
亜鉛の拡散により発振閾値が上昇するために、この構造
のものを採用することはできない。
【０００８】このＩnＧaＡsＰ／ＩnＰレーザにおいて、
各電極が同一面側にあるものとして図１３に示す埋め込
み構造レーザがある（T.Matsuoka et al.,"1.5μｍ reg
ionInP/GaInAsP buried heteroctructure lasers on se
miinsulating substrates",Electron Lette., pp.12-1
4, vol.17, 1981 ）。
各電極が同一面側にあるものとして図１３に示す埋め込
み構造レーザがある（T.Matsuoka et al.,"1.5μｍ reg
ionInP/GaInAsP buried heteroctructure lasers on se
miinsulating substrates",Electron Lette., pp.12-1
4, vol.17, 1981 ）。
【０００９】図において、半絶縁性ＩnＰ 基板８０の上
に、ｎ形ＩnＰ バッファ層８１、アンドープのＩnＧaＡ
sＰ 活性層８２、ｐ形ＩnＰ クラッド層８３、ｐ+形Ｉn
ＧaＡsＰ 電極層８４を電流狭搾として、逆バイアス構
造でｐ形ＩnＰ 埋め込み層８５、ｎ形ＩnＰ 埋め込み層
８６、ｎ形ＩnＧaＡsＰ 埋め込み層８７を埋め込む。さ
らに、この埋め込み層をｎ形ＩnＰ バッファ層８１の表
面までエッチングし、露出したｎ形ＩnＰ バッファ層８
１にマイナス電極８８を形成し、ｐ+形ＩnＧaＡsＰ 電
極層８４およびｎ形ＩnＧaＡsＰ 埋め込み層８７にプラ
ス電極８９を形成する。
に、ｎ形ＩnＰ バッファ層８１、アンドープのＩnＧaＡ
sＰ 活性層８２、ｐ形ＩnＰ クラッド層８３、ｐ+形Ｉn
ＧaＡsＰ 電極層８４を電流狭搾として、逆バイアス構
造でｐ形ＩnＰ 埋め込み層８５、ｎ形ＩnＰ 埋め込み層
８６、ｎ形ＩnＧaＡsＰ 埋め込み層８７を埋め込む。さ
らに、この埋め込み層をｎ形ＩnＰ バッファ層８１の表
面までエッチングし、露出したｎ形ＩnＰ バッファ層８
１にマイナス電極８８を形成し、ｐ+形ＩnＧaＡsＰ 電
極層８４およびｎ形ＩnＧaＡsＰ 埋め込み層８７にプラ
ス電極８９を形成する。
【００１０】しかし、この構造ではマイナス電極８８と
プラス電極８９との間に段差があり、そのままの状態で
フリップチップ実装することはできなかった。また、こ
の構造では、プラス電極８９のパッドの下にｎ形ＩnＰ
バッファ層８１があるので、浮遊容量が発生し、高速動
作の支障になっていた。
プラス電極８９との間に段差があり、そのままの状態で
フリップチップ実装することはできなかった。また、こ
の構造では、プラス電極８９のパッドの下にｎ形ＩnＰ
バッファ層８１があるので、浮遊容量が発生し、高速動
作の支障になっていた。
【００１１】
【発明が解決しようとする課題】上述したように、半導
体レーザをフリップチップ実装するためには、電極を同
一面上に形成する必要があるが、従来の埋め込み構造の
ＩnＧaＡsＰ／ＩnＰレーザでは電極間に段差が生じてし
まう。また、浮遊容量も大きい。
体レーザをフリップチップ実装するためには、電極を同
一面上に形成する必要があるが、従来の埋め込み構造の
ＩnＧaＡsＰ／ＩnＰレーザでは電極間に段差が生じてし
まう。また、浮遊容量も大きい。
【００１２】本発明は、プラス電極とマイナス電極を同
一面上に形成でき、かつ素子の浮遊容量を低減して高速
動作に対応できる半導体レーザおよびその製造方法を提
供することを目的とする。
一面上に形成でき、かつ素子の浮遊容量を低減して高速
動作に対応できる半導体レーザおよびその製造方法を提
供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体レーザ
は、半絶縁性半導体基板の上に島状に形成された第１導
電形バッファ層と、第１導電形バッファ層の上に形成さ
れた活性層、第２導電形クラッド層、第２導電形電極層
からなる積層体のメサストライプと、第１導電形バッフ
ァ層の一部を除いてメサストライプの上面まで埋め込ま
れた高抵抗半導体埋め込み層と、メサストライプの上面
に接続された第１の電極と、高抵抗半導体埋め込み層に
できた溝に露出している第１導電形バッファ層から高抵
抗半導体埋め込み層の上面まで引き出された第２の電極
とを備えた構成である。
は、半絶縁性半導体基板の上に島状に形成された第１導
電形バッファ層と、第１導電形バッファ層の上に形成さ
れた活性層、第２導電形クラッド層、第２導電形電極層
からなる積層体のメサストライプと、第１導電形バッフ
ァ層の一部を除いてメサストライプの上面まで埋め込ま
れた高抵抗半導体埋め込み層と、メサストライプの上面
に接続された第１の電極と、高抵抗半導体埋め込み層に
できた溝に露出している第１導電形バッファ層から高抵
抗半導体埋め込み層の上面まで引き出された第２の電極
とを備えた構成である。
【００１４】本発明の半導体レーザの製造方法は、請求
項２に対応する第１の製造方法と、請求項３に対応する
第２の製造方法がある。第１の製造方法は、半絶縁性半
導体基板上に第１導電形バッファ層、活性層、第２導電
形クラッド層、第２導電形電極層を順次積層する第１工
程と、第２導電形電極層の表面にストライプ状のマスク
を形成し、少なくとも第１導電形バッファ層までエッチ
ングしてメサストライプを形成する第２工程と、メサス
トライプを含む第１導電形バッファ層の所定の範囲を残
し、第１導電形バッファ層の他の部分を除去する第３工
程と、メサストライプの周囲に、高抵抗半導体埋め込み
層をメサストライプの上面まで埋め込む第４工程と、第
１導電形バッファ層が存在する位置で、高抵抗半導体埋
め込み層の上面から第１導電形バッファ層までエッチン
グして溝を形成する第５工程と、メサストライプ上に第
１の電極を形成し、溝の底に露出した第１導電形バッフ
ァ層から高抵抗半導体埋め込み層の上面まで引き出して
第２の電極を形成する第６工程とを有する。
項２に対応する第１の製造方法と、請求項３に対応する
第２の製造方法がある。第１の製造方法は、半絶縁性半
導体基板上に第１導電形バッファ層、活性層、第２導電
形クラッド層、第２導電形電極層を順次積層する第１工
程と、第２導電形電極層の表面にストライプ状のマスク
を形成し、少なくとも第１導電形バッファ層までエッチ
ングしてメサストライプを形成する第２工程と、メサス
トライプを含む第１導電形バッファ層の所定の範囲を残
し、第１導電形バッファ層の他の部分を除去する第３工
程と、メサストライプの周囲に、高抵抗半導体埋め込み
層をメサストライプの上面まで埋め込む第４工程と、第
１導電形バッファ層が存在する位置で、高抵抗半導体埋
め込み層の上面から第１導電形バッファ層までエッチン
グして溝を形成する第５工程と、メサストライプ上に第
１の電極を形成し、溝の底に露出した第１導電形バッフ
ァ層から高抵抗半導体埋め込み層の上面まで引き出して
第２の電極を形成する第６工程とを有する。
【００１５】第２の製造方法は、第１の製造方法と同様
の第１工程、第２工程、第３工程と、第６工程との間
に、メサストライプから離れた第１導電形バッファ層上
に、高抵抗半導体埋め込み層の成長を阻止するマスクを
形成する第４工程と、メサストライプおよび第１導電形
バッファ層の上のマスクを選択成長マスクとして、高抵
抗半導体埋め込み層をメサストライプの上面まで埋め込
む第５工程と有する。
の第１工程、第２工程、第３工程と、第６工程との間
に、メサストライプから離れた第１導電形バッファ層上
に、高抵抗半導体埋め込み層の成長を阻止するマスクを
形成する第４工程と、メサストライプおよび第１導電形
バッファ層の上のマスクを選択成長マスクとして、高抵
抗半導体埋め込み層をメサストライプの上面まで埋め込
む第５工程と有する。
【００１６】
【作用】半導体レーザの変調速度を決定する要因の１つ
として、素子の抵抗Ｒと容量Ｃによる電気的なカットオ
フ周波数ｆ（＝１／２πＲＣ）がある。この関係式によ
り素子の容量を低減すると高速変調が可能なことがわか
る。一方、２つの電極が基板および各層を介して対向す
る通常の半導体レーザの容量は、活性層とクラッド層の
間にできる接合容量Ｃj と、電極間に生ずる浮遊容量Ｃ
d とを加算したものとなる。
として、素子の抵抗Ｒと容量Ｃによる電気的なカットオ
フ周波数ｆ（＝１／２πＲＣ）がある。この関係式によ
り素子の容量を低減すると高速変調が可能なことがわか
る。一方、２つの電極が基板および各層を介して対向す
る通常の半導体レーザの容量は、活性層とクラッド層の
間にできる接合容量Ｃj と、電極間に生ずる浮遊容量Ｃ
d とを加算したものとなる。
【００１７】本発明の半導体レーザは、半絶縁性半導体
基板上に形成し、さらに２つの電極を同一面上に形成し
かつ電気的に絶縁して配置することにより、電極間に発
生する浮遊容量を大幅に低減させることができる。した
がって、高速変調が可能となる。また、２つの電極を同
一面上に形成することができるので、フリップチップ実
装が可能となる。
基板上に形成し、さらに２つの電極を同一面上に形成し
かつ電気的に絶縁して配置することにより、電極間に発
生する浮遊容量を大幅に低減させることができる。した
がって、高速変調が可能となる。また、２つの電極を同
一面上に形成することができるので、フリップチップ実
装が可能となる。
【００１８】第１の製造方法と第２の製造方法の違い
は、第２の電極を形成する工程の違いにある。すなわ
ち、第１の製造方法は、高抵抗半導体埋め込み層をメサ
ストライプの周囲に埋め込んだ後に、第２の電極を取り
出すために高抵抗半導体埋め込み層の上からエッチング
を行い、第１導電形バッファ層を露出させた。第２の製
造方法は、第１導電形バッファ層の上に、第２の電極を
形成する部分を避けて高抵抗半導体埋め込み層を埋め込
む方法であり、高抵抗半導体埋め込み層のエッチング工
程が不要になる。
は、第２の電極を形成する工程の違いにある。すなわ
ち、第１の製造方法は、高抵抗半導体埋め込み層をメサ
ストライプの周囲に埋め込んだ後に、第２の電極を取り
出すために高抵抗半導体埋め込み層の上からエッチング
を行い、第１導電形バッファ層を露出させた。第２の製
造方法は、第１導電形バッファ層の上に、第２の電極を
形成する部分を避けて高抵抗半導体埋め込み層を埋め込
む方法であり、高抵抗半導体埋め込み層のエッチング工
程が不要になる。
【００１９】
【実施例】図１は、本発明の実施例として、ＩnＧaＡs
Ｐ／ＩnＰ系ダブルヘテロ構造半導体レーザの構成を示
す。
Ｐ／ＩnＰ系ダブルヘテロ構造半導体レーザの構成を示
す。
【００２０】図において、半絶縁性ＩnＰ 基板１０の上
に、島状のｎ形ＩnＰ バッファ層１１がある。その上に
アンドープのＩnＧaＡsＰ(バンドギャップ波長1.55μ
ｍ）活性層１２、ｐ形ＩnＰ クラッド層１３、ｐ+形Ｉn
ＧaＡsＰ (バンドギャップ波長1.55μｍ）電極層１４が
積層され、メサストライプ状に加工されている。このメ
サストライプ（１２，１３，１４）およびｎ形ＩnＰ バ
ッファ層１１は、高抵抗ＩnＰ 埋め込み層１５で埋め込
まれている。さらに、高抵抗ＩnＰ 埋め込み層１５を順
メサ状にｎ形ＩnＰ バッファ層１１に達するまで溝１６
が掘り込まれ、露出したｎ形ＩnＰ バッファ層１１上に
ＡuＧeＮi 層１７を介してマイナス電極１９が形成され
ている。また、メサストライプのｐ+形ＩnＧaＡsＰ電極
層１４上に、ＡuＺnＮi 層１８を介してプラス電極２０
が形成されている。２１は、高抵抗ＩnＰ埋め込み層１
５の表面を覆うＳiＯ2膜である。
に、島状のｎ形ＩnＰ バッファ層１１がある。その上に
アンドープのＩnＧaＡsＰ(バンドギャップ波長1.55μ
ｍ）活性層１２、ｐ形ＩnＰ クラッド層１３、ｐ+形Ｉn
ＧaＡsＰ (バンドギャップ波長1.55μｍ）電極層１４が
積層され、メサストライプ状に加工されている。このメ
サストライプ（１２，１３，１４）およびｎ形ＩnＰ バ
ッファ層１１は、高抵抗ＩnＰ 埋め込み層１５で埋め込
まれている。さらに、高抵抗ＩnＰ 埋め込み層１５を順
メサ状にｎ形ＩnＰ バッファ層１１に達するまで溝１６
が掘り込まれ、露出したｎ形ＩnＰ バッファ層１１上に
ＡuＧeＮi 層１７を介してマイナス電極１９が形成され
ている。また、メサストライプのｐ+形ＩnＧaＡsＰ電極
層１４上に、ＡuＺnＮi 層１８を介してプラス電極２０
が形成されている。２１は、高抵抗ＩnＰ埋め込み層１
５の表面を覆うＳiＯ2膜である。
【００２１】本実施例構造の第１の特徴は、高抵抗Ｉn
Ｐ 埋め込み層１５に溝をあけ、その底に露出したｎ形
ＩnＰ バッファ層１１からマイナス電極１９を引き上
げ、高抵抗ＩnＰ埋め込み層１５の上に形成されるプラ
ス電極２０とほぼ同一面上に配置したことである。これ
により、フリップチップ実装が可能となる。
Ｐ 埋め込み層１５に溝をあけ、その底に露出したｎ形
ＩnＰ バッファ層１１からマイナス電極１９を引き上
げ、高抵抗ＩnＰ埋め込み層１５の上に形成されるプラ
ス電極２０とほぼ同一面上に配置したことである。これ
により、フリップチップ実装が可能となる。
【００２２】本実施例構造の第２の特徴は、半導体レー
ザが半絶縁性基板上に形成され、さらにマイナス電極１
９とプラス電極２０を同一面上で電気的に絶縁して配置
していることである。これにより、電極間に発生する浮
遊容量が大幅に低減される。また、ｎ形ＩnＰ バッファ
層１１を島状に形成しているので、隣接する他の素子と
の電気的な絶縁もよい。
ザが半絶縁性基板上に形成され、さらにマイナス電極１
９とプラス電極２０を同一面上で電気的に絶縁して配置
していることである。これにより、電極間に発生する浮
遊容量が大幅に低減される。また、ｎ形ＩnＰ バッファ
層１１を島状に形成しているので、隣接する他の素子と
の電気的な絶縁もよい。
【００２３】以下、図２〜図７および図１を参照し、請
求項２に対応する半導体レーザの第１の製造方法につい
て説明する。なお、説明中に表示する濃度および寸法は
一例である。
求項２に対応する半導体レーザの第１の製造方法につい
て説明する。なお、説明中に表示する濃度および寸法は
一例である。
【００２４】図２は、半絶縁性半導体基板上に第１導電
形バッファ層、活性層、第２導電形クラッド層、第２導
電形電極層を順次積層する第１工程、および第２導電形
電極層の表面にストライプ状のマスクを形成し、少なく
とも第１導電形バッファ層までエッチングしてメサスト
ライプを形成する第２工程の前半部に対応する。
形バッファ層、活性層、第２導電形クラッド層、第２導
電形電極層を順次積層する第１工程、および第２導電形
電極層の表面にストライプ状のマスクを形成し、少なく
とも第１導電形バッファ層までエッチングしてメサスト
ライプを形成する第２工程の前半部に対応する。
【００２５】すなわち、半絶縁性ＩnＰ 基板１０の上
に、ＭＯＶＰＥ法（有機金属気相成長法）により、ｎ形
ＩnＰ バッファ層（ｎ形不純物濃度２×1018ｃｍ-3，厚
さ２μｍ）１１、アンドープのＩnＧaＡsＰ 活性層（厚
さ 0.1μｍ）１２、ｐ形ＩnＰクラッド層（ｐ形不純物
濃度１×1017ｃｍ-3，厚さ２μｍ）１３、ｐ+形ＩnＧa
ＡsＰ 電極層（ｐ形不純物濃度４×1018ｃｍ-3，厚さ
0.5μｍ）１４を順次成長させる。次に、成長面上にＳi
Ｏ2膜をスパッタ法により付け、通常のホトリソグラフ
ィおよびＣＦ4 とＨ2 の混合ガスを用いた反応性ドライ
エッチング法により、ストライプ状のＳiＯ2マスク３１
を形成する。このとき、半導体レーザの横モードが単一
となるように、ストライプの幅を２μｍとする。
に、ＭＯＶＰＥ法（有機金属気相成長法）により、ｎ形
ＩnＰ バッファ層（ｎ形不純物濃度２×1018ｃｍ-3，厚
さ２μｍ）１１、アンドープのＩnＧaＡsＰ 活性層（厚
さ 0.1μｍ）１２、ｐ形ＩnＰクラッド層（ｐ形不純物
濃度１×1017ｃｍ-3，厚さ２μｍ）１３、ｐ+形ＩnＧa
ＡsＰ 電極層（ｐ形不純物濃度４×1018ｃｍ-3，厚さ
0.5μｍ）１４を順次成長させる。次に、成長面上にＳi
Ｏ2膜をスパッタ法により付け、通常のホトリソグラフ
ィおよびＣＦ4 とＨ2 の混合ガスを用いた反応性ドライ
エッチング法により、ストライプ状のＳiＯ2マスク３１
を形成する。このとき、半導体レーザの横モードが単一
となるように、ストライプの幅を２μｍとする。
【００２６】図３は、第２導電形電極層の表面にストラ
イプ状のマスクを形成し、少なくとも第１導電形バッフ
ァ層までエッチングしてメサストライプを形成する第２
工程の後半部に対応する。すなわち、図２の状態に対し
て、Ｃ2Ｈ6とＨ2 の混合ガスを用いた反応性ドライエッ
チング法によりｎ形ＩnＰ バッファ層１１の途中までエ
ッチングし、ＩnＧaＡsＰ 活性層１２、ｐ形ＩnＰ クラ
ッド層１３、ｐ+形ＩnＧaＡsＰ電極層１４のメサストラ
イプを形成する。
イプ状のマスクを形成し、少なくとも第１導電形バッフ
ァ層までエッチングしてメサストライプを形成する第２
工程の後半部に対応する。すなわち、図２の状態に対し
て、Ｃ2Ｈ6とＨ2 の混合ガスを用いた反応性ドライエッ
チング法によりｎ形ＩnＰ バッファ層１１の途中までエ
ッチングし、ＩnＧaＡsＰ 活性層１２、ｐ形ＩnＰ クラ
ッド層１３、ｐ+形ＩnＧaＡsＰ電極層１４のメサストラ
イプを形成する。
【００２７】図４は、メサストライプを含む第１導電形
バッファ層の所定の範囲を残し、第１導電形バッファ層
の他の部分を除去する第３工程に対応する。すなわち、
図３の状態に対して、ＳiＯ2膜を全面に付け、同様のホ
トリソグラフィと反応性ドライエッチング法により、メ
サストライプの上部および側壁を含むｎ形ＩnＰ バッフ
ァ層１１上に、幅約50μｍのストライプ状のＳiＯ2マス
ク３２を形成する。次に、Ｃ2Ｈ6とＨ2 の混合ガスを用
いた反応性ドライエッチング法により半絶縁性ＩnＰ 基
板１０までエッチングし、メサストライプを載せたｎ形
ＩnＰ バッファ層１１を島状に形成する。
バッファ層の所定の範囲を残し、第１導電形バッファ層
の他の部分を除去する第３工程に対応する。すなわち、
図３の状態に対して、ＳiＯ2膜を全面に付け、同様のホ
トリソグラフィと反応性ドライエッチング法により、メ
サストライプの上部および側壁を含むｎ形ＩnＰ バッフ
ァ層１１上に、幅約50μｍのストライプ状のＳiＯ2マス
ク３２を形成する。次に、Ｃ2Ｈ6とＨ2 の混合ガスを用
いた反応性ドライエッチング法により半絶縁性ＩnＰ 基
板１０までエッチングし、メサストライプを載せたｎ形
ＩnＰ バッファ層１１を島状に形成する。
【００２８】図５は、メサストライプの周囲に高抵抗半
導体埋め込み層をメサストライプの上面まで埋め込む第
４工程に対応する。すなわち、図４の状態に対して、ま
ずメサストライプ上のＳiＯ2マスク３１を残してＳiＯ2
マスク３２を除去する。なお、メサストライプの上は、
ＳiＯ2マスク３１，３２が二重に厚くなっているので、
全面にわたりエッチングすればメサストライプ上のＳi
Ｏ2マスク３１を残すことができる。次に、このＳiＯ2
マスク３１を選択成長用マスクとして、メサストライプ
の両側の半絶縁性ＩnＰ 基板１０およびｎ形ＩnＰ バッ
ファ層１１上に、ＭＯＶＰＥ法で鉄をドープした高抵抗
ＩnＰ 埋め込み層１５を埋め込む。
導体埋め込み層をメサストライプの上面まで埋め込む第
４工程に対応する。すなわち、図４の状態に対して、ま
ずメサストライプ上のＳiＯ2マスク３１を残してＳiＯ2
マスク３２を除去する。なお、メサストライプの上は、
ＳiＯ2マスク３１，３２が二重に厚くなっているので、
全面にわたりエッチングすればメサストライプ上のＳi
Ｏ2マスク３１を残すことができる。次に、このＳiＯ2
マスク３１を選択成長用マスクとして、メサストライプ
の両側の半絶縁性ＩnＰ 基板１０およびｎ形ＩnＰ バッ
ファ層１１上に、ＭＯＶＰＥ法で鉄をドープした高抵抗
ＩnＰ 埋め込み層１５を埋め込む。
【００２９】図６は、第１導電形バッファ層が存在する
位置で、高抵抗半導体埋め込み層の上面から第１導電形
バッファ層までエッチングして溝を形成する第５工程に
対応する。すなわち、図５の状態に対して、まずＳiＯ2
マスク３１を除去し、改めて全面にＳiＯ2膜３３を付け
る。次に、ｎ形ＩnＰ バッファ層１１にマイナス電極を
取り付ける位置の上のＳiＯ2膜３３に、同様のホトリソ
グラフィと反応性ドライエッチング法により窓を開け
る。次に、この窓の部分の高抵抗ＩnＰ 埋め込み層１５
をＣ2Ｈ6とＨ2 の混合ガスを用いた反応性ドライエッチ
ング法により、ｎ形ＩnＰ バッファ層１１が露出するま
でエッチングして溝１６を形成する。
位置で、高抵抗半導体埋め込み層の上面から第１導電形
バッファ層までエッチングして溝を形成する第５工程に
対応する。すなわち、図５の状態に対して、まずＳiＯ2
マスク３１を除去し、改めて全面にＳiＯ2膜３３を付け
る。次に、ｎ形ＩnＰ バッファ層１１にマイナス電極を
取り付ける位置の上のＳiＯ2膜３３に、同様のホトリソ
グラフィと反応性ドライエッチング法により窓を開け
る。次に、この窓の部分の高抵抗ＩnＰ 埋め込み層１５
をＣ2Ｈ6とＨ2 の混合ガスを用いた反応性ドライエッチ
ング法により、ｎ形ＩnＰ バッファ層１１が露出するま
でエッチングして溝１６を形成する。
【００３０】図７は、メサストライプ上に第１の電極を
形成し、溝の底に露出した第１導電形バッファ層から高
抵抗半導体埋め込み層の上面まで引き出して第２の電極
を形成する第６工程の前半部に対応する。すなわち、図
６の状態に対して、まずＳiＯ2 膜３３を除去し、改め
て全面にＳiＯ2膜２１を付ける。次に、電極用の窓とし
てメサストライプ上と溝１６の底のＳiＯ2膜２１を除去
し、それぞれｐ+形ＩnＧaＡsＰ電極層１４およびｎ形Ｉ
nＰ バッファ層１１を露出させる。次に、ｎ形ＩnＰ バ
ッファ層１１の上にＡuＧeＮi 層１７、ｐ+形ＩnＧaＡs
Ｐ電極層１４の上にＡuＺnＮi 層１８をそれぞれリフト
オフ法と蒸着法により付け、420 ℃で約20秒間合金処理
を行う。
形成し、溝の底に露出した第１導電形バッファ層から高
抵抗半導体埋め込み層の上面まで引き出して第２の電極
を形成する第６工程の前半部に対応する。すなわち、図
６の状態に対して、まずＳiＯ2 膜３３を除去し、改め
て全面にＳiＯ2膜２１を付ける。次に、電極用の窓とし
てメサストライプ上と溝１６の底のＳiＯ2膜２１を除去
し、それぞれｐ+形ＩnＧaＡsＰ電極層１４およびｎ形Ｉ
nＰ バッファ層１１を露出させる。次に、ｎ形ＩnＰ バ
ッファ層１１の上にＡuＧeＮi 層１７、ｐ+形ＩnＧaＡs
Ｐ電極層１４の上にＡuＺnＮi 層１８をそれぞれリフト
オフ法と蒸着法により付け、420 ℃で約20秒間合金処理
を行う。
【００３１】その後、ワイヤボンディング用の金属電極
として、図１に示すように、鍍金により金のマイナス電
極１９をＡuＧeＮi 層１７からＩnＰ 埋め込み層１５の
上面まで引き出すように形成し、プラス電極２０をＡu
ＺnＮi 層１８の上に形成する。なお、レーザ共振器は
劈開により作製したが、ドライエッチングあるいはウェ
ットエッチングによってもよい。
として、図１に示すように、鍍金により金のマイナス電
極１９をＡuＧeＮi 層１７からＩnＰ 埋め込み層１５の
上面まで引き出すように形成し、プラス電極２０をＡu
ＺnＮi 層１８の上に形成する。なお、レーザ共振器は
劈開により作製したが、ドライエッチングあるいはウェ
ットエッチングによってもよい。
【００３２】次に、図８〜図９を参照し、請求項３に対
応する半導体レーザの第２の製造方法について説明す
る。本製造方法は、第１の製造方法における第３工程ま
で、すなわち図４に示す状態を形成するまでと、第６工
程すなわち図７に示す状態を形成する以降は同じ工程で
ある。
応する半導体レーザの第２の製造方法について説明す
る。本製造方法は、第１の製造方法における第３工程ま
で、すなわち図４に示す状態を形成するまでと、第６工
程すなわち図７に示す状態を形成する以降は同じ工程で
ある。
【００３３】図８は、メサストライプから離れた第１導
電形バッファ層上に、高抵抗半導体埋め込み層の成長を
阻止するマスクを形成する第４工程に対応する。すなわ
ち、図４の状態に対して、ｎ形ＩnＰ バッファ層１１の
上にストライプ状にＳiＯ2マスク３２を残し、かつメサ
ストライプ上のＳiＯ2マスク３１を残すように、同様の
ホトリソグラフィと反応性ドライエッチング法によりＳ
iＯ2マスク３２をエッチングする。
電形バッファ層上に、高抵抗半導体埋め込み層の成長を
阻止するマスクを形成する第４工程に対応する。すなわ
ち、図４の状態に対して、ｎ形ＩnＰ バッファ層１１の
上にストライプ状にＳiＯ2マスク３２を残し、かつメサ
ストライプ上のＳiＯ2マスク３１を残すように、同様の
ホトリソグラフィと反応性ドライエッチング法によりＳ
iＯ2マスク３２をエッチングする。
【００３４】図９は、メサストライプおよび第１導電形
バッファ層の上のマスクを選択成長マスクとして、高抵
抗半導体埋め込み層をメサストライプの上面まで埋め込
む第５工程に対応する。すなわち、図８の状態に対し
て、メサストライプ上のＳiＯ2マスク３１およびストラ
イプ状のＳiＯ2マスク３２を選択成長用マスクとして、
ＭＯＶＰＥ法で鉄をドープした高抵抗ＩnＰ 埋め込み層
１５を埋め込む。このとき、ストライプ状のＳiＯ2マス
ク３２の上には結晶は成長せず、ＭＯＶＰＥ法の特性で
角度約70度の方向に開いた成長が進む。したがって、図
に示すような形状の溝１６が形成される。
バッファ層の上のマスクを選択成長マスクとして、高抵
抗半導体埋め込み層をメサストライプの上面まで埋め込
む第５工程に対応する。すなわち、図８の状態に対し
て、メサストライプ上のＳiＯ2マスク３１およびストラ
イプ状のＳiＯ2マスク３２を選択成長用マスクとして、
ＭＯＶＰＥ法で鉄をドープした高抵抗ＩnＰ 埋め込み層
１５を埋め込む。このとき、ストライプ状のＳiＯ2マス
ク３２の上には結晶は成長せず、ＭＯＶＰＥ法の特性で
角度約70度の方向に開いた成長が進む。したがって、図
に示すような形状の溝１６が形成される。
【００３５】次に、ＳiＯ2マスク３１，３２を除去し、
改めて全面にＳiＯ2膜２１を付ける。以降は、図７に示
す第１の製造方法における第６工程に移り、同様の方法
により電極を形成して図１に示す構造を完成させる。
改めて全面にＳiＯ2膜２１を付ける。以降は、図７に示
す第１の製造方法における第６工程に移り、同様の方法
により電極を形成して図１に示す構造を完成させる。
【００３６】第１の製造方法と第２の製造方法の違い
は、マイナス電極を形成する工程の違いにある。すなわ
ち、第１の製造方法は、高抵抗ＩnＰ 埋め込み層１５を
メサストライプの周囲に成長させた後に、マイナス電極
を取り出すために高抵抗ＩnＰ埋め込み層１５の上から
エッチングを行い、ｎ形ＩnＰ バッファ層１１を露出さ
せていた。第２の製造方法は、ｎ形ＩnＰ バッファ層１
１の上に、マイナス電極を形成する部分を避けて高抵抗
ＩnＰ 埋め込み層１５を成長させる方法であり、高抵抗
ＩnＰ 埋め込み層１５のエッチング工程が不要になる利
点がある。
は、マイナス電極を形成する工程の違いにある。すなわ
ち、第１の製造方法は、高抵抗ＩnＰ 埋め込み層１５を
メサストライプの周囲に成長させた後に、マイナス電極
を取り出すために高抵抗ＩnＰ埋め込み層１５の上から
エッチングを行い、ｎ形ＩnＰ バッファ層１１を露出さ
せていた。第２の製造方法は、ｎ形ＩnＰ バッファ層１
１の上に、マイナス電極を形成する部分を避けて高抵抗
ＩnＰ 埋め込み層１５を成長させる方法であり、高抵抗
ＩnＰ 埋め込み層１５のエッチング工程が不要になる利
点がある。
【００３７】ここで、本実施例の半導体レーザの特性例
を示す。レーザは、発振閾値10ｍＡで発振し、 100ｍＡ
の電流に対して片面からの光出力30ｍＷを得た。素子抵
抗は閾値付近において５〜７Ω、素子容量は 0.3〜0.6
ｐＦであり、通常の埋め込み構造レーザに比較して約１
／２〜１／３になった。これは、半絶縁性基板を用い、
メサストライプを介して一方にプラス電極、他方にマイ
ナス電極を形成することにより、電極間の容量がほぼ活
性層とｐ形クラッド層との接合容量だけになったためと
考えられる。このレーザの３dB変調帯域は20ＧHzであ
り、超高速変調が可能であった。
を示す。レーザは、発振閾値10ｍＡで発振し、 100ｍＡ
の電流に対して片面からの光出力30ｍＷを得た。素子抵
抗は閾値付近において５〜７Ω、素子容量は 0.3〜0.6
ｐＦであり、通常の埋め込み構造レーザに比較して約１
／２〜１／３になった。これは、半絶縁性基板を用い、
メサストライプを介して一方にプラス電極、他方にマイ
ナス電極を形成することにより、電極間の容量がほぼ活
性層とｐ形クラッド層との接合容量だけになったためと
考えられる。このレーザの３dB変調帯域は20ＧHzであ
り、超高速変調が可能であった。
【００３８】なお、実施例では、ＩnＧaＡsＰ／ＩnＰ系
ダブルヘテロ構造半導体レーザを示したが、材料はこれ
に限定されるものではなく、ＩnＧaＡs／ＩnＡlＡs系、
ＧaＡs／ＡlＧaＡs系でもよい。また、活性層として
は、他にＭＱＷ構造、ＳＣＨ構造、ＤＦＢ構造、歪超格
子構造でもよい。また、ｐ形とｎ形を逆にしてもよい。
また、実施例ではマスク材料としてＳiＯ2を用いたが、
他の誘電体薄膜のＳiＮ2、ＴiＯ2等を用いてもよい。
ダブルヘテロ構造半導体レーザを示したが、材料はこれ
に限定されるものではなく、ＩnＧaＡs／ＩnＡlＡs系、
ＧaＡs／ＡlＧaＡs系でもよい。また、活性層として
は、他にＭＱＷ構造、ＳＣＨ構造、ＤＦＢ構造、歪超格
子構造でもよい。また、ｐ形とｎ形を逆にしてもよい。
また、実施例ではマスク材料としてＳiＯ2を用いたが、
他の誘電体薄膜のＳiＮ2、ＴiＯ2等を用いてもよい。
【００３９】
【発明の効果】以上説明したように、本発明の半導体レ
ーザは、プラス電極とマイナス電極を同一面上から取り
出すことができるので、高速動作を可能にするフリップ
チップ実装に適合した構造とすることができる。また、
半絶縁性半導体基板上に形成し、さらに２つの電極を同
一面上で電気的に絶縁して配置しているので、電極間に
発生する浮遊容量が大幅に低減し、高速動作させること
ができる。
ーザは、プラス電極とマイナス電極を同一面上から取り
出すことができるので、高速動作を可能にするフリップ
チップ実装に適合した構造とすることができる。また、
半絶縁性半導体基板上に形成し、さらに２つの電極を同
一面上で電気的に絶縁して配置しているので、電極間に
発生する浮遊容量が大幅に低減し、高速動作させること
ができる。
【図１】ＩnＧaＡsＰ／ＩnＰ系ダブルヘテロ構造半導体
レーザの実施例構成を示す図。
レーザの実施例構成を示す図。
【図２】第１の製造方法の第１工程および第２工程の前
半部に対応する図。
半部に対応する図。
【図３】第１の製造方法の第２工程の後半部に対応する
図。
図。
【図４】第１の製造方法の第３工程に対応する図。
【図５】第１の製造方法の第４工程に対応する図。
【図６】第１の製造方法の第５工程に対応する図。
【図７】第１の製造方法の第６工程の前半部に対応する
図。
図。
【図８】第２の製造方法の第４工程に対応する図。
【図９】第２の製造方法の第５工程に対応する図。
【図１０】従来の半導体レーザの構造を示す図。
【図１１】フリップチップ実装例を示す図。
【図１２】横接合ストライプ形（ＴＪＳ）レーザの断面
構造を示す図。
構造を示す図。
【図１３】埋め込み構造レーザの断面構造を示す図。
１０ 半絶縁性ＩnＰ基板 １１ ｎ形ＩnＰバッファ層 １２ アンドープのＩnＧaＡsＰ活性層 １３ ｐ形ＩnＰクラッド層 １４ ｐ+形ＩnＧaＡsＰ電極層 １５ 高抵抗ＩnＰ埋め込み層 １６ 溝 １７ ＡuＧeＮi 層 １８ ＡuＺnＮi 層 １９ マイナス電極 ２０ プラス電極 ２１ ＳiＯ2膜 ３１，３２ ＳiＯ2マスク ３３ ＳiＯ2膜
Claims (3)
- 【請求項１】 半絶縁性半導体基板の上に、島状に形成
された第１導電形バッファ層と、 前記第１導電形バッファ層の上に形成された活性層、第
２導電形クラッド層、第２導電形電極層からなる積層体
のメサストライプと、 前記第１導電形バッファ層の一部を除いて、前記メサス
トライプの上面まで埋め込まれた高抵抗半導体埋め込み
層と、 前記メサストライプの上面に接続された第１の電極と、 前記高抵抗半導体埋め込み層にできた溝に露出している
前記第１導電形バッファ層から前記高抵抗半導体埋め込
み層の上面まで引き出された第２の電極とを備えたこと
を特徴とする半導体レーザ。 - 【請求項２】 半絶縁性半導体基板上に第１導電形バッ
ファ層、活性層、第２導電形クラッド層、第２導電形電
極層を順次積層する第１工程と、 前記第２導電形電極層の表面にストライプ状のマスクを
形成し、少なくとも前記第１導電形バッファ層までエッ
チングしてメサストライプを形成する第２工程と、 前記メサストライプを含む前記第１導電形バッファ層の
所定の範囲を残し、前記第１導電形バッファ層の他の部
分を除去する第３工程と、 前記メサストライプの周囲に、高抵抗半導体埋め込み層
を前記メサストライプの上面まで埋め込む第４工程と、 前記第１導電形バッファ層が存在する位置で、前記高抵
抗半導体埋め込み層の上面から前記第１導電形バッファ
層までエッチングして溝を形成する第５工程と、 前記メサストライプ上に第１の電極を形成し、前記溝の
底に露出した前記第１導電形バッファ層から前記高抵抗
半導体埋め込み層の上面まで引き出して第２の電極を形
成する第６工程とを有することを特徴とする半導体レー
ザの製造方法。 - 【請求項３】 半絶縁性半導体基板上に第１導電形バッ
ファ層、活性層、第２導電形クラッド層、第２導電形電
極層を順次積層する第１工程と、 前記第２導電形電極層の表面にストライプ状のマスクを
形成し、少なくとも前記第１導電形バッファ層までエッ
チングしてメサストライプを形成する第２工程と、 前記メサストライプを含む前記第１導電形バッファ層の
所定の範囲を残し、前記第１導電形バッファ層の他の部
分を除去する第３工程と、 前記メサストライプから離れた前記第１導電形バッファ
層上に、高抵抗半導体埋め込み層の成長を阻止するマス
クを形成する第４工程と、 前記メサストライプおよび前記第１導電形バッファ層の
上のマスクを選択成長マスクとして、高抵抗半導体埋め
込み層を前記メサストライプの上面まで埋め込む第５工
程と、 前記メサストライプ上に第１の電極を形成し、前記第１
導電形バッファ層から前記高抵抗半導体埋め込み層の上
面まで引き出して第２の電極を形成する第６工程とを有
することを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28241193A JP3230785B2 (ja) | 1993-11-11 | 1993-11-11 | 半導体レーザおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28241193A JP3230785B2 (ja) | 1993-11-11 | 1993-11-11 | 半導体レーザおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135369A true JPH07135369A (ja) | 1995-05-23 |
| JP3230785B2 JP3230785B2 (ja) | 2001-11-19 |
Family
ID=17652065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28241193A Expired - Lifetime JP3230785B2 (ja) | 1993-11-11 | 1993-11-11 | 半導体レーザおよびその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3230785B2 (ja) |
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| JP6813138B1 (ja) * | 2020-03-19 | 2021-01-13 | 三菱電機株式会社 | 光半導体素子 |
| US11870212B2 (en) | 2018-03-28 | 2024-01-09 | Mitsubishi Electric Corporation | Semiconductor laser device and method for manufacturing the same |
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1993
- 1993-11-11 JP JP28241193A patent/JP3230785B2/ja not_active Expired - Lifetime
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