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JPH07105460B2 - 半導体装置 - Google Patents

半導体装置

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JPH07105460B2
JPH07105460B2 JP62262635A JP26263587A JPH07105460B2 JP H07105460 B2 JPH07105460 B2 JP H07105460B2 JP 62262635 A JP62262635 A JP 62262635A JP 26263587 A JP26263587 A JP 26263587A JP H07105460 B2 JPH07105460 B2 JP H07105460B2
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Japan
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insulating plate
metallized
metal base
joint
semiconductor element
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裕代 藤野
登 杉浦
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Hitachi Ltd
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  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特に発熱体となる半導体
素子を積層するのに適したメタライズパターンを有する
絶縁板に関する。
〔従来の技術〕
一般に半導体素子用絶縁板は、半導体素子をヒートシン
ク(金属ベース)等に取付ける場合の電気的絶縁のため
に用いられるもので、金属ベース板上にはんだ,銀ろう
等のろう付により接合されている。このような絶縁板
は、電気的な絶縁を行なう他に、特に発熱性の半導体素
子を搭載する場合には、半導体素子のそのものに発生し
た熱を金属ベース板側に放熱させる役割をも兼ねるもの
で、絶縁板としては、例えばアルミナ等の絶縁部材が用
いられる。
ところで、この種の絶縁板に半導体素子を搭載したり、
絶縁板自身を金属ベース板上に取付ける場合には、はん
だ等のろう付を用いて行なわれるが、絶縁板となるアル
ミナ等は、ろう付けに適さないため、絶縁板の表裏面に
半導体素子と接合するためのメタライズ面や、金属ベー
ス板と接合するためのメタライズ面を設けている。メタ
ライズ面は、モリブデン,タングステン膜等が用いられ
る。
更に従来のこの種の絶縁板では、例えば特開昭55−1186
41号公報等に開示されるように、絶縁板に施されたメタ
ライズ面に複数のスリツトを設けて、はんだ等のろう付
け時に発生するボイドをスリツトから逃してボイドのの
低減を図つたり、或いは、はんだ等の接合部に生じるク
ラツク発生率は、接合される部材の線膨張係数差の大き
さに左右される他に、接合部の長さが長い程、部材間の
歪が大きくなつてクラツクが生じ易いので、例えば特開
昭55−165656号公報等に開示されるように、絶縁板の裏
面メタライズ面を表面側に搭載される半導体素子の真下
に配置して、絶縁板と金属ベース板との接合部(ろう付
部)を半導体素子真下に集中させ、このようにしてメタ
ライズ面ひいては接合部の長さをできるだけ短かくし
て、接合部のクラツクの発生を減少させたり、また、こ
の半導体素子真下のメタライズの面の他の半導体素子チ
ツプ取付け面の水平を保つため、第2のメタライズ面を
設ける等種々の配慮がなされている。
〔発明が解決しようとする問題点〕
前述した如く、従来よりこの種絶縁板には、メタライズ
面にスリツトを形成したり、メタライズ面の配置位置を
特定しつつ接合部の長さをできるだけ短かくする等、メ
タライズパターンに種々の配慮を施して、熱伝導低下原
因たるボイド発生を防止したり、クラツクの減少化を図
つている。
しかしながら、上記従来技術の中で、メタライズ面にス
リツトを形成する従来例では、ボイド低減を図る点に重
点が置かれ、絶縁板と金属ベース板間の接合部のクラツ
ク低減を図る点については充分な配慮がなされていなか
つた。すなわち、従来のスリツト方式は、メタライズ面
21に施されるはんだ等の接合部に発生するボイドや熱を
第4図の従来例に示すように、絶縁板1のメタライズ面
21に設けた十文字のスリツト部22を介して外部に逃して
いる。しかし、熱応力の長期繰返し印加により生じるク
ラツクは、図の矢印に示すように絶縁板の四隅及び絶縁
板の端面より中心方向に進行する性質を有しているた
め、十文字スリツトで区分されるはんだ等の接合部がす
べてクラツクで侵される傾向があつた。特に、一度クラ
ツクが発生すると、クラツクが切欠きとなつて切欠部に
応力集中が発生する切欠き効果が働き、クラツクの進行
を助長する。なお、第4図の斜線23で示す部分は、クラ
ツクが末だ進行していない部分をクラツク進行状況とし
て表わしたもので、同図では、絶縁板1のA側よりもB
側の方がクラツクの信号が著るしいが、このようになる
のは、接合部の厚みがA側よりB側の方が薄いといつた
場合に起こる。すなわち、接合部が薄いほど熱応力が増
大する傾向にあるためである。
このような接合部の厚みの不均衡は、特に絶縁板上の半
導体素子の搭載される箇所とそれ以外の箇所の重量に不
均衡に起因して生じる。
また、上記従来技術の中で、絶縁板の裏面メタライズを
半導体素子搭載箇所の真下に形成する方式のものは、ク
ラツクの発生を減少できる反面、絶縁板と金属ベース板
間に空間が存在するため、その分、絶縁板から金属ベー
ス板側への熱伝導が低下して、半導体素子のチツプ温度
が上昇する傾向があつた。特に電流制限付イグナイタの
場合には、電流制限時に発熱が増大するため、初期的に
も熱応力が増大し、長期的な信頼性の面で改善すべき点
があつた。
本発明は以上の点に鑑みてなされたものであり、その目
的とするところは、金属ベース板との接合箇所における
ボイド,クラツク等の発生を有効に抑制し、しかも放熱
面積を充分に確保して、半導体素子,絶縁板,金属ベー
ス等で構成される半導体組立体の耐久性,信頼性の向上
化を図り得る半導体素子用絶縁板を提供することにあ
る。
〔課題を解決するための手段〕
本発明は上記目的を達成するために、次のように構成す
る。なお、構成要素に付した符号は第1図,第2図
(a),(b)のものを引用した。
すなわち、本発明は、半導体素子5を伝熱性,電気絶縁
性を有する絶縁板1上に接合剤9により直接或いはヒー
トシンク6を介して接合し、前記絶縁板1を金属ベース
7上に接合剤10により接合して積層構造を成す半導体装
置において、 前記絶縁板1の裏面には前記金属ベース7との接合のた
めに用いるメタライズ面が形成され、且つこのメタライ
ズ面は、前記半導体素子或いは前記ヒートシンク6の搭
載箇所の真下に形成された第1のメタライズ面2と、こ
の第1のメタライズ面2の周囲にメタライズを施さない
スリット部3を介して配設される第2のメタライズ面4
とで構成され、 このうち前記第1のメタライズ面2は、前記半導体素子
5を前記絶縁板1上に前記ヒートシンク6を介さないで
搭載した場合には、前記半導体素子5の真上からの正投
影がすべて収まる面積を有し、前記半導体素子5を前記
絶縁板1上に前記ヒートシンク6を介して搭載した場合
には、前記ヒートシンク6の真上からの正投影がすべて
収まる面積を有し、 且つ、前記スリット部3は、前記絶縁板1の縁まで延設
されていることを特徴とする。
〔作用〕
既に「発明が解決しようとする課題」でも述べたよう
に、絶縁板1と金属ベース7間の接合部のクラックは、
絶縁板1の縁及び四隅から中央に向かって進行し、且つ
絶縁板1が傾きをもって接合された場合には、接合部の
厚みの薄い方がクラックの進行度合いが大きい。しか
も、クラック部には、クラック自身の切欠効果が働き、
応力集中を生じるため、更にクラックは進行する性質を
有する。
ところで、絶縁板1を金属ベース7に積層する場合に
は、絶縁板裏面の第1,第2のメタライズ面(2,4)と金
属ベース7の間がはんだ等のろう剤(接合剤)10により
接合されるが、第1のメタライズ面2の周囲には、メタ
ライズの施されないスリット3が存在するため、この部
分は、接合剤10の存在しない非接合箇所となる。すなわ
ち、絶縁板1の第1のメタライズ面2と金属ベース7間
の接合部(これを第1の接合部と称する)と、第1の接
合部の周りに配される第2のメタライズ面4と金属ベー
ス7間の接合部(これを第2の接合部と称する)との間
には、スリット状の非接合部が存在することになる。
このような接合構造によれば、第1の接合部の周囲、す
なわち第2の接合部に絶縁板1の四隅及び縁からクラッ
クが生じたとしても、そのクラックがスリット状の非接
合部に至ることにより、切欠効果が消失し応力集中がな
くなるため、クラックの進行を止め、第1の接合部側に
クラックが及びことを有効に防止することができる。
さらに、第1の接合部は、スリット3を介して第2の接
合部の区分けされ、第1の接合部の長さを必要最小程度
に短くすることができるので、金属ベース7と絶縁板1
間の接合部(第1の接合部)の熱ひずみを極力小さく
し、及び、接合部の厚みに傾きがあって厚さの不均衡が
生じても、半導体5或いは半導体素子付きヒートシンク
6の搭載箇所の真下の接合部(第1の接合部)は、傾き
の始点(絶縁板1一端の接合箇所で接合部の厚さが最も
薄いところ)から外れた位置にあるので、その厚みも充
分に確保され、熱応力も低減されるので、第1の接合部
自身がクラックの生じにくい構造特性を持たせたことか
ら、第1の接合部の健全性を充分に保持できる。
この充分な健全性を確保できる第1の接合部に対応の第
1のメタライズ面2は、半導体素子5を絶縁板1上にヒ
ートシンク6を介さないで搭載した場合には、半導体素
子5の真上からの正投影がすべて収まる面積を有し、半
導体素子5を絶縁板1上にヒートシンク6を介して搭載
した場合には、ヒートシンク6の真上からの正投影がす
べて収まる面積を有するように設定したので、半導体素
子5或いは半導体素子5付きヒートシンク6の面積分だ
けは最低限でも金属ベース7に対する接合の健全性(ク
ラック阻止)を充分に維持でき、半導体素子5や半導体
素子5付きヒートシンク6の剥離防止の確実性を高め
る。また、半導体阻止5或いは半導体阻止付きヒートシ
ンク6の真下は、スリット3ひいては非接合領域が存在
せずすべて接合領域とすることができるので、金属ベー
ス7への放熱効果を高めることができる。
さらに、第1のメタライズ面2の他に、この周りに配設
される第2のメタライズ面4もはんだ等の接合剤10を介
して接合するので、熱伝導性が向上し半導体素子の温度
上昇を低減できる。このため、各接合部に印加される熱
応力を低減でき、初期的なクラックが入るまでの時間も
遅らせることができる。
さらに、本発明においても、従来同様に金属ベース7と
絶縁板1の接合部をスリット3により分断し、そのスリ
ット3を3′のように絶縁板1の縁まで延設したので、
3′によって形成される非接合溝を介してボイドを逃す
ことができる。
〔実施例〕
本発明の実施例を図面に基づき説明する。
第1図は本発明の第1実施例に係る半導体素子用絶縁板
の裏面図である。
図中、1は絶縁板で、例えばアルミナ,窒化アルミニウ
ム等で形成され、絶縁板1の裏面に以下に述べる第1の
メタライズ面2、スリット部3,3′、第2のメタライズ
面4が配設される。
第1,第2のメタライズ面2,4は、例えば、絶縁材1の裏
面に施されるモリブデン膜或いはタングステン膜等で構
成され、更に、通常は、モリブデン膜等が酸化し易いの
で、これらの膜上に更にニツケル等の金属メツキを施し
てなる。これらのメタライズ面の中で、第1のメタライ
ズ面2は、絶縁板における半導体素子搭載位置の真下に
形成される。また、第1のメタライズ面2の周囲にメタ
ライズを施さないスリツト部3が確保され、このスリツ
ト部3を介して第1のメタライズ面2の周囲に第2のメ
タライズ面4が配設されるパターン構成となつている。
第2のメタライズ面4は、複数のスリツト部3′により
複数のメタライズパターンに区分されている。本実施例
の各スリツト部3′はスリツト部3を夫々絶縁板1の各
端面に至るまで直線的に延長したものである。
スリツト部3,3′は、その幅dが3mm以上確保されてい
る。これは、スリツト幅を3mm以下にすると、後述する
金属ベース板7を絶縁板1の各メタライズ面2,4をはん
だ等で接合した場合に、各接合部のフイレツト部がスリ
ツトを超えて接合してしまい、スリツトの存在意義がな
くなるためである。なお、絶縁板1の表面にも、半導体
素子或いは別のヒートシンク板を接合するためのメタラ
イズ面(図示せず)が形成されている。
このような絶縁板1を用いた半導体組立体の積層構造例
を第2図(a),(b)に示す。
第2図(a)は第1の積層構造例で、図中、5は半導体
素子(パワートランジスタ等)、6はヒートシンク(例
えばモリブデン板)、7はニツケルメツキを施した銅又
はアルミニウムよりなる第2の金属ベース板であり、上
から順に、半導体素子5,ヒートシンク6,絶縁板1,金属ベ
ース板7が積層され、且つこれらの部品間は符号8,9,10
で示すはんだにて接合されている。なお、本実施例で
は、絶縁板1は、アルミナよりなり、絶縁板1上には、
ヒートシンク6を介して半導体素子5を搭載する。
絶縁板1の裏面における第1,第2のメタライズ面2,4
は、はんだ10にて金属ベース板7に接合される。11はワ
イヤボンデイング用の部材であり、はんだ12により絶縁
板1に接続される。
ここで、第1のメタライズ面2は、ヒートシンク6の真
上からの正投影がすべて収まる面積を有する。
第2図(b)は第2の積層構造例に示すもので、本例で
は、絶縁板1を窒化アルミニウム基板としたときの積層
構造を示し、図中、第2図(a)と同じ一符号は同一部
品を示すものであり、特に本例では、絶縁板1が高熱伝
導性を有する窒化アルミニウムで構成するので、半導体
素子5をはんだ9を介して直接絶縁板1上に搭載したも
のである。しかして、第2図(a),(b)に示すよう
に、絶縁板1の第1,第2のメタライズ面2,4と金属ベー
ス板7をはんだ10を介して接合した場合には、スリツト
部3に対応する部分にスリツト状の非接合部15が形成さ
れる。
第1のメタライズ面2は、半導体素子5の真上からの正
投影がすべて収まる面積を有する。
第3図は、第2図(a)の積層構造を全体的にみた半導
体組立体の平面図で、同図に示すように金属ベース板7
上には、半導体5,ヒートシンク6等が配設される他に印
刷基板13が接合され、半導体素子5と印刷基板13上のワ
イヤボンデイング部材11とワイヤ14により接続され、電
気的導通がとられている。
次に本実施例の作用を説明する。
一般に金属ベース板と絶縁板間の接合部に生じるクラツ
クは、線膨張係数差の大きい被接合部材間で発生しやす
く、且つ接合部の長さが長くなる程、接合部における被
接合部間の熱膨張差(熱歪)が大きいので生じやすい。
第2図(a)を例にとれば各部材の線膨張係数は絶縁板
1がアルミナ基板であり6.8×10-6,はんだ10は28×1
0-6,金属ベース7は銅で17×10-6,アルミニウムの場合
で24×10-6である。すなわち、最もはんだ付け面積の大
きく、線膨張係数差の大きい絶縁板1と第2の金属ベー
ス板(金属ベース)7間のはんだ接合部10にクラツクが
発生しやすい。
また第2図(b)の場合は、絶縁板1は窒化アルミニウ
ムで線膨張係数は4.3×10-6であり、第2図(a)と同
様にクラツクははんだ10で発生しやすい。クラツクの発
生及び進行は、熱伝導率を低下させ、ひいては装置の信
頼性を低下させる。これらのクラツクの進行は、〔発明
が解決しようとする問題点〕の項でも既述したように、
その性質上、絶縁基板1の四隅及び端面から進行するも
ので、且つ接合部10に傾きがある場合には、接合部の薄
い方に生じ易い。
第2図(a),(b)では、絶縁板1及び接合部10に傾
きが生じた場合、第1のヒートシンク6及び半導体素子
5の自重により、接合部10のA側の厚みが薄くなる傾向
にある。そして、一端クラツクが発生すると、クラツク
自身応力集中を発生させる切欠効果が働き、クラツクの
進行を助長することになる。
しかして、本実施例の場合の絶縁板1と金属ベース板7
間の接合部10では、長期的な熱疲労サイクルが加わる
と、絶縁板1の一端及び四隅にある第2の接合部(第2
のメタライズ面4に対応するもの)10bからクラツクが
生じることになるが、本実施例では、スリツト状の非接
合部15にクラツクが至ると、クラツクの切欠効果が消失
してクラツクの進行が止まる。更に第1の接合部10a
は、スリツト状の非接合部15を介して第2の接合部10b
と区分けされ、第1の接合部10aの長さをできるだけ短
かくすることができるので、金属ベース板7と絶縁板1
の接合部10a間の熱ひずみを極力小さくできること、及
び接合部10全体の厚みに傾きがあつて厚さの不均衡が生
じても、半導体搭載箇所の真下の接合部10aは、傾きの
始点(絶縁板1一端の接合箇所10bで接合部の厚さが最
も薄いところ)から外れた位置にあるので、その厚みも
充分に確保され、熱応力も低減されるので、第1接合部
10a自身がクラツクの生じにくい状態にある。従つて、
本実施例によれば、第2の接合部10bにクラツクが生じ
たとしても、第1の接合部10aは、前記スリツト状非接
合部15によりクラツク信号防止効果と第1接合部自身が
クラツクの生じにくい構造特性をもたせたことから、両
者の相乗効果で接合箇所の必要範囲での健全性を充分に
保持できる。
更に、第1のメタライズ面2の他に、この周りに配され
る第2のメタライズ面4も金属ベース板とろう材により
接合するので、熱伝導性が向上し半導体の温度上昇を低
減できる。このため、各接合部に印加される熱応力を減
少でき、初期的なクラツクが入るまでの時間も長くでき
る。
更に、金属ベース板7と絶縁板1の接合部10をスリツト
3により分断できるので、スリツトによりボイド低減を
行ない得る。
第5図(a),(b)は、本発明の第2,第3実施例を示
す絶縁板1の裏面図である。
第5図(a)における符号2で示す部分が第1実施例と
同様に半導体素子真下の第1のメタライズ面であり、そ
の周囲にスリツト3を介して配される第2のメタライズ
面4を複数のスリツト3′を介して更に細分化した例で
あり、また、第5図(b)はスリツト3′の入れ方を変
更した例である。これらの実施例によるメタライズパタ
ーンでも第1実施例と同様の効果を奏し得る。
第6図(a)は本発明の第4実施例を示す絶縁板の表面
図、同図(b)はその裏面図を示すものである。本実施
例は、半導体素子を複数搭載するための絶縁板の具体例
を示したもので、斜線部はメタライズ面である。第6図
(a)のメタライズ面2′a〜2′cには、各半導体素
子5が接合を介して搭載され、また、各メタライズ面
2′a〜2′cは互いの耐圧性を保持するため所定の間
隔で分離配置されている。第6図(b)は裏面のメタラ
イズパターンを示し、2a〜2cが各半導体素子搭載箇所の
2′a〜2′cの真下に配置される第1のメタライズ面
で、この第1のメタライズ面2a〜2cの夫々の周囲に第2
のメタライズ面4がスリツト部3を介して配設されてい
る。また、第2のメタライズ面4はスリツト部3に通じ
るスリツト部3′により複数に細分化されている。
第6図(c)は絶縁板1の裏面メタライズパターンの変
形例(第5実施例)を示すものである。
第7図(a),(b)は、第4実施例の絶縁板1を用い
た半導体組立体の積層構造例を示すものであり、既述し
た第2図(a),(b)の積層構造例と同一符号は、同
一或いは共通する要素を示すものである。第7図(a)
では、複数の半導体素子5、絶縁板(アルミナ基板)
1、金属ベース板7、金属ベース7′をはんだ9、10,1
0′を介して順次接合したもので、特に金属ベース板7
と金属ベース7′とを別個にし、且つ絶縁板1と接合す
べき金属ベース板7を半導体素子5を数に応じて分割し
てなる。そして、絶縁板1と金属ベース板7の接合部10
は、第1のメタライズ面2a,2b,2cの夫々と金属ベース板
7とが接合される第1の接合部10aと、第2のメタライ
ズ面4と金属ベース板7とが接合される第2の接合部10
bとで構成され、第1の接合部10aと第2の接合部10bと
の間にスリツト状の非接合部15が確保される。
第7図(b)は、第7図(a)と異なり金属ベース板7
を分割せずに1個の金属ベース板7としたもので、ま
た、金属ベース板7を上記金属ベース板7′と兼用さ
せ、絶縁板1を窒化アルミニウムで構成したものであ
る。
第8図は、第7図(a)の積層構造を全体的にみた半導
体組立体の平面図で、金属ベース7′に接着された印刷
基板13上のワイヤボンデイング部材11とアルミワイヤ14
とにより、各々の半導体素子5が印刷基板13と電気的に
接続されている。また、絶縁板1上のワイヤボンデイン
グ部材11は、図示しない外部端子とアルミワイヤで超音
波接続される。なお、第7図(a)の金属ベース板7と
アルミベース7′は、はんだ等のろう付を用いることな
く、超音波溶接も可能であり、このような接合によれ
ば、接合の信頼性を大幅に向上させることができる。
しかして、本実施例においても、絶縁板1と金属ベース
板(或いは金属ベース)7間接合部10にクラツクが生じ
易いが、既述した他の実施例同様に、スリツト3に対応
する非接合部15のクラツク進行防止効果、及び第1メタ
ライズ面2a,2b,2cに対応する第1接合部10aの接合長を
できるだけ短くし且つ接合部10aの厚みは、充分に確保
できる構造特性から、第1接合部10aの自身でのクラツ
ク発生を有効に防止し、且つスリツト3,3′を介して接
合部のボイド発生を低減できるので、第1メタライズ面
2a,2b,2cでの接合部10aにて必要最小限の放熱面積を確
保できる。
従つて、接合部の信頼性の向上を図り、且つ半導体組立
体の耐久性,信頼性を向上させることができ、また、本
実施例では、一枚の絶縁板に複数の半導体素子を実装で
き、半導体素子ごとに個別に絶縁板を用意して接合する
ことがないので、半導体組立体の製造工程の簡略化を図
り得る。
第9図は、本発明の第6実施例を示すもので、本実施例
は、絶縁板1の裏面に形成される第1のメタライズ面2
a,2b,2cの周囲にスリツト3を介して配設される第2の
メタライズ面4を、多数のスリツト3′を介して細分化
したものである。
〔発明の効果〕
以上のように本発明によれば、絶縁板と金属ベース板間
の接合部のボイド,クラツク等の発生を有効に抑制し、
しかも放熱面積を充分に確保して、半導体素子,絶縁
板,金属ベース板等で構成される半導体組立体の耐久
性,信頼性の向上化を図ることができる。
【図面の簡単な説明】
第1図は本発明の第1実施例たる絶縁板の裏面図、第2
図(a),(b)は上記第1実施例の絶縁板を用いた半
導体組立体の積層構造例を表わす側面図、第3図は第2
図(a)の半導体組立体の全体を表わす平面図、第4図
は従来の絶縁板の裏面図、第5図(a),(b)は本発
明の第2,第3実施例たる絶縁板の裏面図、第6図
(a),(b)は本発明の第4実施例たる絶縁板の表面
図及び裏面図、第6図(c)は本発明の第5実施例たる
絶縁板の裏面図、第7図(a),(b)は上記第4実施
例を用いた半導体組立体の積層構造例を表わす側面図、
第8図は第7図(a)の半導体組立体の全体を表わす平
面図、第9図は本発明の第6実施例たる絶縁板の裏面図
である。 1……絶縁板、2……第1のメタライズ面、2a,2b,2c…
…第1のメタライズ面、3……第1のメタライズ面周囲
のスリツト部、3′……スリツト部、4……第2のメタ
ライズ面、5……半導体素子、7……金属ベース、10…
…接合部(ろう付部)、10a……第1接合部、10b……第
2接合部、15……スリツト状の非接合部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−203354(JP,A) 特開 昭55−118641(JP,A) 特開 昭55−68661(JP,A)

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】半導体素子(5)を伝熱性,電気絶縁性を
    有する絶縁板(1)上に接合剤(9)により接合し、前
    記絶縁板(1)を金属ベース(7)上に接合剤(10)に
    より接合して積層構造を成す半導体装置において、 前記絶縁板(1)の裏面には前記金属ベース(7)との
    接合のために用いるメタライズ面が形成され、このメタ
    ライズ面は、前記半導体素子(5)の搭載箇所の真下に
    形成された第1のメタライズ面(2)と、この第1のメ
    タライズ面(2)の周囲にメタライズを施さないスリッ
    ト部(3)を介して配設される第2のメタライズ面
    (4)とで構成され、このうち前記第1のメタライズ面
    (2)は、前記半導体素子(5)の真上からの正投影が
    すべて収まる面積を有し、 且つ、前記スリット部(3)は、前記絶縁板(1)の縁
    まで延設されていることを特徴とする半導体装置。
  2. 【請求項2】半導体素子(5)を伝熱性,電気絶縁性を
    有する絶縁板(1)上に接合剤(9)によりヒートシン
    ク(6)を介して接合し、前記絶縁板(1)を金属ベー
    ス(7)上に接合剤(10)により接合して積層構造を成
    す半導体装置において、 前記絶縁板(1)の裏面には前記金属ベース(7)との
    接合のために用いるメタライズ面が形成され、このメタ
    ライズ面は、前記ヒートシンク(6)の搭載箇所の真下
    に形成された第1のメタライズ面(2)と、この第1の
    メタライズ面(2)の周囲にメタライズを施さないスリ
    ット部(3)を介して配設される第2のメタライズ面
    (4)とで構成され、このうち前記第1のメタライズ面
    (2)は、前記ヒートシンク(6)の真上からの正投影
    がすべて収まる面積を有し、 且つ、前記スリット部(3)は、前記絶縁板(1)の縁
    まで延設されていることを特徴とする半導体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2777464B2 (ja) * 1990-07-18 1998-07-16 株式会社日立製作所 電子装置と、これを用いたエンジンの点火装置
WO2000034539A1 (en) * 1998-12-07 2000-06-15 Hitachi, Ltd. Composite material and use thereof
JP2008294280A (ja) 2007-05-25 2008-12-04 Showa Denko Kk 半導体装置
JP5210935B2 (ja) * 2009-03-26 2013-06-12 本田技研工業株式会社 半導体装置
JP5268994B2 (ja) * 2010-05-31 2013-08-21 三菱電機株式会社 半導体モジュールとその製造方法
JP6014419B2 (ja) * 2012-08-29 2016-10-25 日立オートモティブシステムズ株式会社 電子制御装置
JP6422726B2 (ja) * 2014-10-17 2018-11-14 株式会社Uacj 回路基板付きヒートシンク及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62203354A (ja) * 1986-03-03 1987-09-08 Mitsubishi Electric Corp 半導体装置

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