Nothing Special   »   [go: up one dir, main page]

JPH07105160B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH07105160B2
JPH07105160B2 JP1127524A JP12752489A JPH07105160B2 JP H07105160 B2 JPH07105160 B2 JP H07105160B2 JP 1127524 A JP1127524 A JP 1127524A JP 12752489 A JP12752489 A JP 12752489A JP H07105160 B2 JPH07105160 B2 JP H07105160B2
Authority
JP
Japan
Prior art keywords
transistor
circuit
substrate
burn
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1127524A
Other languages
English (en)
Other versions
JPH02306493A (ja
Inventor
満 清水
秀壮 藤井
昇三 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1127524A priority Critical patent/JPH07105160B2/ja
Priority to US07/509,212 priority patent/US5119337A/en
Priority to DE69011738T priority patent/DE69011738T2/de
Priority to EP90107996A priority patent/EP0399240B1/en
Priority to KR1019900007079A priority patent/KR930004177B1/ko
Publication of JPH02306493A publication Critical patent/JPH02306493A/ja
Publication of JPH07105160B2 publication Critical patent/JPH07105160B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特にバーンイン試験
時に通常動作時よりもワード線電位を高くするように制
御する回路に関する。
（従来の技術） 半導体記憶装置、例えばダイナミック型ランダムアクセ
スメモリ（DRAM）のワード線駆動回路は、従来、第３図
に示すように構成されている。第３図において、TN1お
よびTN2は絶縁ゲート型（MOS型）のＮチャネルの第１の
トランジスタおよび第２のトランジスタである。第１の
トランジスタTN1の一端には行デコーダ（図示せず）か
ら行デコード出力信号Ａが入力し、そのゲートにはVcc
電源電位（例えば5V）が与えられており、その他端は第
２のトランジスタTN2のゲートに接続されている。この
第２のトランジスタTN2の一端にはワード線駆動制御信
号WDRVが与えられ、その他端から出力するブートストラ
ップされたワード線駆動信号Ｃがワード線WLに供給され
る。このワード線WLには、多数のセルトランジスタ（図
示せず）の各ゲートが接続されている。
次に、上記第３図に示した回路の動作を第４図を参照し
て説明する。第４図は、行デコード出力信号Ａが活性レ
ベル（Vcc電源レベル）になった時のノードＢとノード
Ｃのレベルの変化を示している。ここでは、Vcc電源レ
ベル＝5V、ワード線駆動制御信号WDRV＝7.5V、トランジ
スタTN1,TN2の閾値電圧Vth1,Vth2＝1.5V、Ｎチャネルト
ランジスタのソース・ドレイン用のＮ型高濃度不純物拡
散領域とＰ型基板あるいはＰウェル領域との間のジャン
クション・ブレークダウン（Junction Breakdown）電圧
VBD＝12V、Ｎチャネルトランジスタが形成されている基
板（Ｐ型基板あるいはＰウェル領域）のバイアス電圧V
BB＝−3Vとする。
トランジスタTN1は常時オン状態にあるので、ワード線W
Lが選択されて行デコード出力信号ＡがVcc電源レベルに
なると、その他端側（第２のトランジスタTN2のゲート
側）のノードＢの電位はVcc-|Vth1|（＝3.5V）になる。
この状態でワード線駆動制御信号WDRVが高レベル（＝7.
5V）に立ち上がると、ノードＢの電位はトランジスタTN
2のドレイン，ゲート間の寄生容量によるカップリング
により、このトランジスタTN2がジャンクション・ブレ
ークダウンするまで上昇する。トランジスタTN2には−3
Vのバックゲートバイアスが印加されているため、最終
的にはノードＢの電位はVBD‐｜VBB｜（＝9V）となる。
一方、ワード線駆動信号Ｃ、すなわちワード線WLの電位
は、ノードＢの電位の上昇によってトランジスタTN2が
オンするので緩やかに上昇し、最終的にはVBD‐｜VBB|-
|Vth2|（＝7.5V）となる。
ところで、上記したようなワード線駆動回路を有するDR
AMのバーンイン試験時には、Vcc電源レベルを5Vから7V
程度まで上昇させるが、ノードＢの電位は上述したよう
にVBD‐｜VBB｜で決まってしまい、ワード線駆動信号Ｃ
のレベルはVBD‐｜VBB|-|Vth2|以上にできないので、セ
ルトランジスタに十分大きなストレスを与えることがで
きず、スクリーニングを正しく行うことができない。
なお、半導体記憶装置に内蔵されている基板バイアス発
生回路には、基板バイアス発生回路自身が動作すること
により消費する電流を軽減させるための基板電位制限回
路を有しているものがあり、その一例を第５図に示す。
この基板電位制限回路は、基板60の電位を検知する基板
電位検知回路62と、この基板電位検知回路62の出力に基
ずいて基板バイアス発生回路61の動作をオン／オフ制御
するスイッチ回路63とからなる。
この基板電位制限回路によれば、基板電位が低下して一
定値に達すると、基板電位検知回路62が働いてスイッチ
回路63が基板バイアス発生回路61の動作を停止させるの
で、基板電位が基板電位検知回路62の閾値を再び越える
まで、基板バイアス発生回路61自身は電流を消費しな
い。
（発明が解決しようとする課題） 上記したように従来の半導体記憶装置は、バーンイン試
験時にVcc電源レベルを上昇させた時、ワード線駆動信
号の電圧が通常動作時とほぼ同じであり、セルトランジ
スタに高レベルのワード線駆動信号を印加することがで
きず、セルトランジスタのスクリーニングを正しく行う
ことができないという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、バーンイン試験時にVcc電源レベルを上昇さ
せた時、ワード線駆動信号の電圧が通常動作時よりも高
くなり、セルトランジスタに高レベルのワード線駆動信
号を印加することができ、セルトランジスタのスクリー
ニングを正しく行うことができる半導体記憶装置を提供
することにある。
［発明の構成］ （課題を解決するための手段） 請求項１に記載した本発明の半導体記憶装置は、一端に
行デコード出力信号が入力し、ゲートに所定電位が与え
られる第１のMOSトランジスタと、この第１のMOSトラン
ジスタの他端にゲートが接続され、一端にワード線駆動
制御信号が与えられ、他端から出力するワード線駆動信
号がワード線に供給される第２のMOSトランジスタとか
らなるワード線駆動回路を有し、前記MOSトランジスタ
が形成されている半導体基板にバイアス電圧を供給する
基板バイアス発生回路を有する半導体記憶装置におい
て、外部から供給されるバーンイン試験モード信号入力
を検知するバーンインモード検知回路と、このバーンイ
ンモード検知回路のバーンイン試験モード検知出力によ
り前記バイアス電圧が浅くなるように基板バイアス発生
回路を制御する基板バイアス制御回路とを具備すること
を特徴としている。
請求項２に記載した本発明の半導体記憶装置は、半導体
基板にバイアス電圧を供給する基板バイアス発生回路
と、通常動作時に設定されるべき前記半導体基板の電位
を検知する第１の基板電位検知回路と、前記第１の基板
電位検知回路の検知出力に基づいて前記基板バイアス発
生回路の動作をオン／オフ制御する第１のスイッチ回路
と、外部から供給されるバーンイン試験モード信号の入
力を検知するバーンインモード検知回路と、前記バーン
インモード検知回路のバーンイン試験モード検知出力に
より前記バイアス電圧が浅くなるように前記基板バイア
ス発生回路を制御する基板バイアス制御回路と、前記半
導体基板上に形成され、ワード線を駆動するワード線駆
動回路とを具備することを特徴としている。
また、請求項２に記載の半導体記憶装置において、前記
基板バイアス制御回路は、バーンイン試験時に設定され
るべき前記半導体基板の電位を検知する第２の基板電位
検知回路と、前記バーンインモード検知回路のバーンイ
ン試験モード検知出力により活性状態に制御され、前記
第２の基板電位検知回路の検知出力に基づいて前記基板
バイアス発生回路の動作をオン／オフ制御する第２のス
イッチ回路とを備えることを特徴とする。
請求項３に記載の半導体記憶装置において、前記第２の
基板電位検知回路は、電流通路の一端が第１の電位供給
源に接続され、ゲートが第２の電位供給源に接続された
第１導電型の第１トランジスタと、電流通路の一端が前
記第１トランジスタの電流通路の他端に接続され、ゲー
トが前記第１の電位供給源に接続された第２導電型の第
２トランジスタと、電流通路の一端が前記第２トランジ
スタの電流通路の他端に接続され、ゲート及び電流通路
の他端が前記半導体基板に電気的に接続された第１導電
型の第３トランジスタと、電流通路の一端が前記第１の
電位供給源に接続され、ゲートが前記第１トランジスタ
と前記第２トランジスタとの接続点に接続された第１導
電型の第４トランジスタと、電流通路の一端が前記第４
トランジスタの電流通路の他端に接続され、ゲートが前
記第２の電位供給源に接続された第１導電型の第５トラ
ンジスタと、電流通路の一端が前記第５トランジスタの
電流通路の他端に接続され、電流通路の他端が前記第２
の電位供給源に接続され、ゲートが前記第１トランジス
タと前記第２トランジスタとの接続点に接続された第２
導電型の第６トランジスタとを備え、前記第５トランジ
スタと前記第６トランジスタとの接続点から出力される
検知信号を前記第２のスイッチ回路に供給することを特
徴とする。
請求項２ないし４いずれか１つの項に記載の半導体記憶
装置において、前記第２のスイッチ回路は、前記バーン
インモード検知回路のバーンイン試験モード検知出力に
より活性状態に制御されている時、前記第２の基板電位
検知回路の出力が低レベルの時には前記基板バイアス発
生回路を動作せしめ、前記第２の基板電位検知回路の検
知出力が高レベルの時には前記基板バイアス発生回路を
非動作状態にすることを特徴とする。
更に、請求項２ないし５いずれか１つの項に記載の半導
体記憶装置において、前記ワード線駆動回路は、電流通
路の一端に行デコード出力信号が供給され、ゲートが第
１の電位供給源に接続された第７トランジスタと、電流
通路の一端にワード線駆動制御信号が供給され、電流通
路の他端がワード線に接続され、ゲートが前記第７トラ
ンジスタの電流通路の他端に接続された第８トランジス
タとを備えることを特徴とする。
（作用） 上記のような構成によれば、バーンインモード検知回路
によってバーンイン試験モードを検知すると、基板バイ
アス制御回路により基板バイアス発生回路を制御して基
板バイアスが浅く（基板バイアス電圧が負の場合には高
く、正の場合には低く）なるように制御するので、バー
ンイン試験時にワード線駆動回路の出力電圧をより高く
して、セルトランジスタに十分大きなストレスを与える
ことができ、セルトランジスタのスクリーニングを正し
く行うことができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、DRAMの一部を示しており、10は半導体基板、
11は基板10にバイアス電圧を供給する基板バイアス発生
回路、12は通常動作時に設定されるべき基板電位を検知
する第１の基板電位検知回路、13は第１の基板電位検知
回路12の検知出力に基ずいて基板バイアス発生回路10の
動作をオン／オフ制御する第１のスイッチ回路、14は外
部から供給されるバーンイン試験モード信号入力を検知
するバーンインモード検知回路、15はバーンインモード
検知回路14のバーンイン試験モード検知出力により前記
バイアス電圧が浅くなるように基板バイアス発生回路11
を制御する基板バイアス制御回路、16は基板10上に形成
されているワード線駆動回路である。
ワード線駆動回路16は、第３図を参照して前述した従来
のワード線駆動回路と同様な回路構成を有する。即ち、
Ｎチャネルの第１のトランジスタTN1の一端には行デコ
ーダ（図示せず）から行デコード出力信号Ａが入力し、
そのゲートにはVcc電源電位（例えば5V）が与えられて
おり、その他端はＮチャネルの第２のトランジスタTN2
のゲートに接続されている。この第２のトランジスタTN
2の一端にはワード線駆動制御信号WDRVが与えられ、そ
の他端からワード線WLにワード線駆動信号Ｃが供給され
る。このワード線WLには、多数のセルトランジスタ（図
示せず）の各ゲートが接続されている。
基板バイアス制御回路15は、バーンイン試験時に設定さ
れるべき基板電位を検知する第２の基板電位検知回路17
と、バーンインモード検知回路14のバーンイン試験モー
ド検知出力により活性状態に制御され、第２の基板電位
検知回路17の検知出力に基ずいて基板バイアス発生回路
11の動作をオン／オフ制御する第２のスイッチ回路18と
からなる。
第２の基板電位検知回路17は、例えば図示のように構成
されている。即ち、Vcc電源ノードと基板10との間に直
列に、ゲートが接地電位（Vss）ノードに接続されてい
る第１のＰチャネルトランジスタP1と、ゲートがVcc電
源ノードに接続されている第１のＮチャネルトランジス
タN1と、ゲート・ドレイン相互が接続されている第２の
ＰチャネルトランジスタP2とが接続され、VccノードとV
ssノードとの間に直列に、第３のＰチャネルトランジス
タP3と、ゲートがVssノードに接続されている第４のＰ
チャネルトランジスタP4と、第２のＮチャネルトランジ
スタN2とが接続され、第１のＮチャネルトランジスタN1
のドレインが第３のＰチャネルトランジスタP3および第
２のＮチャネルトランジスタN2の各ゲートに接続されて
いる。第３のＰチャネルトランジスタP3と第４のチャネ
ルトランジスタP4と第２のＮチャネルトランジスタN2と
は、インバータINVを構成している。
第１のＰチャネルトランジスタP1および第１のＮチャネ
ルトランジスタN1は、貫通電流の制御および基板電位を
決めるためのレシオ動作を行う。また、第２のＮチャネ
ルトランジスタN2と第３のＰチャネルトランジスタP3お
よび第４のＰチャネルトランジスタP4とのサイズ比を大
きくとっており、この第３のＰチャネルトランジスタP3
および第２のＮチャネルトランジスタN2のゲート電位が
第２のＮチャネルトランジスタN2の閾値電圧Vtnを少し
越えると、出力点（ＮチャネルトランジスタN2のドレイ
ン）Ｄの電位を直ぐに低レベルにさせるように設定して
おく。
第２のスイッチ回路18は、バーンインモード検知回路14
のバーンイン試験モード検知出力により活性状態に制御
されている時、第２の基板電位検知回路17の出力点Ｄの
検知出力が低レベルの時には基板バイアス発生回路11の
動作をオンさせ、第２の基板電位検知回路17の検知出力
が高レベルの時には基板バイアス発生回路11の動作をオ
フさせるように構成されている。
ここで、バーンイン試験時における基板バイアス制御回
路15の動作を説明する。基板電位がバーンイン試験時に
設定されるべき基板電位より低い時には、第２の基板電
位検知回路17の出力点Ｄが高レベルになっており、第２
のスイッチ回路18が基板バイアス発生回路11の動作をオ
フさせている。ジャンクションリーク等によって基板電
位が徐々に引き上げられ、バーンイン試験時に設定され
るべき基板電位より高くなると、第２の基板電位検知回
路17が働いてその出力点Ｄが低レベルになり、第２のス
イッチ回路18が基板バイアス発生回路11の動作をオンさ
せる。
次に、上記第１図に示した回路の動作を第２図を参照し
て説明する。第２図は、行デコード出力信号Ａが活性レ
ベル（Vcc電源レベル）になった時のノードＢとノード
Ｃのレベルの変化を示している。ここでは、Vcc電源レ
ベル＝5V、ワード線駆動制御信号WDRV＝7.5V、トランジ
スタTN1,TN2の閾値電圧Vth1,Vth2＝1.5V、Ｎチャネルト
ランジスタのジャンクション・ブレークダウン電圧VBD
＝12V、Ｎチャネルトランジスタが形成されている基板
（Ｐ型基板あるいはＰウェル領域）の通常動作時（Vcc
電源レベルが5V）におけるバイアス電圧VBB＝−3V、バ
ーンイン試験時（Vcc電源レベルが例えば7V）における
バイアス電圧VBB＝0Vとする。
通常動作時のワード線駆動回路16の動作は従来と同じで
あり、トランジスタTN1は常時オン状態にあるので、ワ
ード線WLが選択されて行デコード出力信号ＡがVcc電源
レベル（5V）になると、ノードＢの電位はVcc-|Vth1|
（＝3.5V）になる。この状態でワード線駆動制御信号WD
RVが高レベル（＝7.5V）に立ち上がると、ノードＢの電
位はトランジスタTN2のドレイン，ゲート間の寄生容量
によるカップリングにより、このトランジスタTN2がジ
ャンクション・ブレークダウンするまで上昇する。トラ
ンジスタTN2には−3Vのバックゲートバイアスが印加さ
れているため、最終的にはノードＢの電位はVBD‐｜VBB
｜（＝9V）となる。
一方、ワード線駆動信号Ｃ、すなわちワード線WLの電位
は、ノードＢの電位の上昇によってトランジスタTN2が
オンするので緩やかに上昇し、最終的にはVBD‐｜VBB|-
|Vth2|（＝7.5V）となる。
これに対し、バーンインモード検知回路14によってバー
ンイン試験モードであることが検知されると、基板バイ
アス制御回路14によって基板バイアス発生回路11が制御
され、基板バイアス電圧が浅くなるように、すなわち−
3Vから例えば0Vに変化する。この際、Vcc電源レベルは
例えば7Vになっている。
トランジスタTN1は常時オン状態にあるので、行デコー
ド出力信号ＡがVcc電源レベル（7V）になるとノードＢ
の電位はVcc-|Vth1|（＝5.5V）になる。この状態でワー
ド線駆動制御信号WDRVが高レベル（10.5V以上）に立ち
上がると、ノードＢの電位はトランジスタTN2のドレイ
ン・ゲート間の寄生容量によるカップリングにより、こ
のトランジスタTN2がジャンクション・ブレークダウン
するまで上昇する。この際、トランジスタTN2には0Vの
バックゲートバイアスが印加されているため、最終的に
はノードＢの電位はVBD‐｜VBB｜（＝12V）まで上昇す
る。
これによって、ワード線駆動信号Ｃ、すなわちワード線
WLの電位は、上記ノードＢの電位の上昇によってトラン
ジスタTN2がオンするので緩やかに上昇し、最終的にはV
BD‐｜VBB|-|Vth2|（＝10.5V）まで上昇する。よって、
バーンイン試験モードにおいては、ワード線駆動信号Ｃ
の電圧を高くでき、セルトランジスタに十分大きなスト
レスを与えることができ、セルトランジスタのスクリー
ニングを正しく行える。
なお、上記実施例におけるバーンインモード検知回路14
は、バーンインモード指定専用の外部端子からバーンイ
ン試験モード信号入力が供給される場合を検知するだけ
でなく、任意の外部信号端子の入力を三値制御すること
によって、バーンイン試験モード信号入力が供給される
場合を検知するなど、各種の構成が可能である。
また、基板バイアス制御回路15は、上記実施例の構成に
限らず、バーンインモード検知回路14のバーンイン試験
モード検知出力により基板バイアス電圧が浅くなるよう
に基板バイアス発生回路11を制御する構成であればよ
い。
［発明の効果］ 上述したように本発明の半導体記憶装置によれば、バー
ンイン試験時にVcc電源レベルを上昇させた時、ワード
線駆動信号の電圧を通常動作時よりも高くすることがで
きるので、セルトランジスタに高レベルのワード線駆動
信号を印加することができ、セルトランジスタのスクリ
ーニングを正しく行うことができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るDRAMの一部を示す構成
説明図、第２図は第１図中のワード線駆動回路の動作を
示す波形図、第３図は従来のDRAMにおけるワード線駆動
回路を示す回路図、第４図は第３図のワード線駆動回路
の動作を示す波形図、第５図は従来の基板電位制限回路
の一例を示すブロック図である。 10……基板、11……基板バイアス発生回路、12……第１
の基板電位検知回路、13……第１のスイッチ回路、14…
…バーンインモード検知回路、15……基板バイアス制御
回路、16……ワード線駆動回路、17……第２の基板電位
検知回路、18……第２のスイッチ回路、TN1,TN2……Ｎ
チャネルMOSトランジスタ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】一端に行デコード出力信号が入力し、ゲー
    トに所定電位が与えられる第１のMOSトランジスタと、
    この第１のMOSトランジスタの他端にゲートが接続さ
    れ、一端にワード線駆動制御信号が与えられ、他端から
    出力するワード線駆動信号がワード線に供給される第２
    のMOSトランジスタとからなるワード線駆動回路を有
    し、前記MOSトランジスタが形成されている半導体基板
    にバイアス電圧を供給する基板バイアス発生回路を有す
    る半導体記憶装置において、 外部から供給されるバーンイン試験モード信号入力を検
    知するバーンインモード検知回路と、 このバーンインモード検知回路のバーンイン試験モード
    検知出力により前記バイアス電圧が浅くなるように基板
    バイアス発生回路を制御する基板バイアス制御回路と を具備することを特徴とする半導体記憶装置。
  2. 【請求項２】半導体基板にバイアス電圧を供給する基板
    バイアス発生回路と、通常動作時に設定されるべき前記
    半導体基板の電位を検知する第１の基板電位検知回路
    と、前記第１の基板電位検知回路の検知出力に基づいて
    前記基板バイアス発生回路の動作をオン／オフ制御する
    第１のスイッチ回路と、外部から供給されるバーンイン
    試験モード信号の入力を検知するバーンインモード検知
    回路と、前記バーンインモード検知回路のバーンイン試
    験モード検知出力により前記バイアス電圧が浅くなるよ
    うに前記基板バイアス発生回路を制御する基板バイアス
    制御回路と、前記半導体基板上に形成され、ワード線を
    駆動するワード線駆動回路とを具備することを特徴とす
    る半導体記憶装置。
  3. 【請求項３】前記基板バイアス制御回路は、バーンイン
    試験時に設定されるべき前記半導体基板の電位を検知す
    る第２の基板電位検知回路と、前記バーンインモード検
    知回路のバーンイン試験モード検知出力により活性状態
    に制御され、前記第２の基板電位検知回路の検知出力に
    基づいて前記基板バイアス発生回路の動作をオン／オフ
    制御する第２のスイッチ回路とを備えることを特徴とす
    る請求項２に記載の半導体記憶装置。
  4. 【請求項４】前記第２の基板電位検知回路は、電流通路
    の一端が第１の電位供給源に接続され、ゲートが第２の
    電位供給源に接続された第１導電型の第１トランジスタ
    と、電流通路の一端が前記第１トランジスタの電流通路
    の他端に接続され、ゲートが前記第１の電位供給源に接
    続された第２導電型の第２トランジスタと、電流通路の
    一端が前記第２トランジスタの電流通路の他端に接続さ
    れ、ゲート及び電流通路の他端が前記半導体基板に電気
    的に接続された第１導電型の第３トランジスタと、電流
    通路の一端が前記第１の電位供給源に接続され、ゲート
    が前記第１トランジスタと前記第２トランジスタとの接
    続点に接続された第１導電型の第４トランジスタと、電
    流通路の一端が前記第４トランジスタの電流通路の他端
    に接続され、ゲートが前記第２の電位供給源に接続され
    た第１導電型の第５トランジスタと、電流通路の一端が
    前記第５トランジスタの電流通路の他端に接続され、電
    流通路の他端が前記第２の電位供給源に接続され、ゲー
    トが前記第１トランジスタと前記第２トランジスタとの
    接続点に接続された第２導電型の第６トランジスタとを
    備え、前記第５トランジスタと前記第６トランジスタと
    の接続点から出力される検知信号を前記第２のスイッチ
    回路に供給することを特徴とする請求項３に記載の半導
    体記憶装置。
  5. 【請求項５】前記第２のスイッチ回路は、前記バーンイ
    ンモード検知回路のバーンイン試験モード検知出力によ
    り活性状態に制御されている時、前記第２の基板電位検
    知回路の出力が低レベルの時には前記基板バイアス発生
    回路を動作せしめ、前記第２の基板電位検知回路の検知
    出力が高レベルの時には前記基板バイアス発生回路を非
    動作状態にすることを特徴とする請求項２ないし４いず
    れか１つの項に記載の半導体記憶装置。
  6. 【請求項６】前記ワード線駆動回路は、電流通路の一端
    に行デコード出力信号が供給され、ゲートが第１の電位
    供給源に接続された第７トランジスタと、電流通路の一
    端にワード線駆動制御信号が供給され、電流通路の他端
    がワード線に接続され、ゲートが前記第７トランジスタ
    の電流通路の他端に接続された第８トランジスタとを備
    えることを特徴とする請求項２ないし５いずれか１つの
    項に記載の半導体記憶装置。
JP1127524A 1989-05-20 1989-05-20 半導体記憶装置 Expired - Lifetime JPH07105160B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1127524A JPH07105160B2 (ja) 1989-05-20 1989-05-20 半導体記憶装置
US07/509,212 US5119337A (en) 1989-05-20 1990-04-16 Semiconductor memory device having burn-in test function
DE69011738T DE69011738T2 (de) 1989-05-20 1990-04-26 Halbleiter-Speichereinrichtung.
EP90107996A EP0399240B1 (en) 1989-05-20 1990-04-26 Semiconductor memory device
KR1019900007079A KR930004177B1 (ko) 1989-05-20 1990-05-17 반도체 기억장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1127524A JPH07105160B2 (ja) 1989-05-20 1989-05-20 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH02306493A JPH02306493A (ja) 1990-12-19
JPH07105160B2 true JPH07105160B2 (ja) 1995-11-13

Family

ID=14962149

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1127524A Expired - Lifetime JPH07105160B2 (ja) 1989-05-20 1989-05-20 半導体記憶装置

Country Status (5)

Country Link
US (1) US5119337A (ja)
EP (1) EP0399240B1 (ja)
JP (1) JPH07105160B2 (ja)
KR (1) KR930004177B1 (ja)
DE (1) DE69011738T2 (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063304A (en) * 1990-04-27 1991-11-05 Texas Instruments Incorporated Integrated circuit with improved on-chip power supply control
JP3158420B2 (ja) * 1990-08-30 2001-04-23 日本電気株式会社 温度検出回路および温度検出回路を備えた半導体装置
JP3050326B2 (ja) * 1990-11-30 2000-06-12 日本電気株式会社 半導体集積回路
JP3084759B2 (ja) * 1991-01-29 2000-09-04 日本電気株式会社 ダイナミックランダムアクセスメモリ装置
US5315598A (en) * 1991-04-04 1994-05-24 Texas Instruments Incorporated Method to reduce burn-in time and inducing infant failure
KR940004408B1 (ko) * 1991-08-23 1994-05-25 삼성전자 주식회사 반도체 메모리 장치의 자동 스트레스 모드 테스트장치
US5422852A (en) * 1992-02-27 1995-06-06 Texas Instruments Incorporated Method and system for screening logic circuits
US5212442A (en) * 1992-03-20 1993-05-18 Micron Technology, Inc. Forced substrate test mode for packaged integrated circuits
US5353254A (en) * 1992-05-21 1994-10-04 Texas Instruments Incorporated Semiconductor memory device having burn-in test circuit
JP3147991B2 (ja) * 1992-05-25 2001-03-19 株式会社東芝 半導体記憶装置
JP2848117B2 (ja) * 1992-05-27 1999-01-20 日本電気株式会社 半導体記憶回路
JPH0620471A (ja) * 1992-06-30 1994-01-28 Hitachi Ltd ダイナミック型ｒａｍ
JPH0628853A (ja) * 1992-07-08 1994-02-04 Mitsubishi Electric Corp 半導体記憶装置の基板電圧発生回路
KR950003014B1 (ko) * 1992-07-31 1995-03-29 삼성전자 주식회사 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법
JP2977385B2 (ja) * 1992-08-31 1999-11-15 株式会社東芝 ダイナミックメモリ装置
KR960005387Y1 (ko) * 1992-09-24 1996-06-28 문정환 반도체 메모리의 번 인 테스트(Burn-In Test) 장치
JP3016998B2 (ja) * 1993-09-24 2000-03-06 日本電気株式会社 半導体記憶装置
KR0122100B1 (ko) * 1994-03-10 1997-11-26 김광호 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법
JP2822881B2 (ja) * 1994-03-30 1998-11-11 日本電気株式会社 半導体集積回路装置
US5497348A (en) * 1994-05-31 1996-03-05 Texas Instruments Incorporated Burn-in detection circuit
US5619459A (en) * 1995-05-31 1997-04-08 Micron Technology, Inc. On-chip mobile ion contamination test circuit
JP3629308B2 (ja) * 1995-08-29 2005-03-16 株式会社ルネサステクノロジ 半導体装置およびその試験方法
US5905682A (en) * 1997-08-22 1999-05-18 Micron Technology, Inc. Method and apparatus for biasing the substrate of an integrated circuit to an externally adjustable voltage
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US5949726A (en) * 1998-07-22 1999-09-07 Vanguard International Semiconductor Corporation Bias scheme to reduce burn-in test time for semiconductor memory while preventing junction breakdown
US6563367B1 (en) * 2000-08-16 2003-05-13 Altera Corporation Interconnection switch structures
US6661253B1 (en) * 2000-08-16 2003-12-09 Altera Corporation Passgate structures for use in low-voltage applications
JP3866111B2 (ja) * 2002-01-18 2007-01-10 株式会社ルネサステクノロジ 半導体集積回路及びバーンイン方法
US6900650B1 (en) 2004-03-01 2005-05-31 Transmeta Corporation System and method for controlling temperature during burn-in
US7248988B2 (en) * 2004-03-01 2007-07-24 Transmeta Corporation System and method for reducing temperature variation during burn in
US6897671B1 (en) * 2004-03-01 2005-05-24 Transmeta Corporation System and method for reducing heat dissipation during burn-in
JP4789917B2 (ja) * 2004-03-01 2011-10-12 インテレクチュアル ベンチャー ファンディング エルエルシー バーンイン中に温度を調節するためのシステムおよび方法
US7292065B2 (en) * 2004-08-03 2007-11-06 Altera Corporation Enhanced passgate structures for reducing leakage current
US7800143B2 (en) * 2006-07-13 2010-09-21 Globalfoundries Inc. Dynamic random access memory with an amplified capacitor
US7679955B2 (en) * 2006-08-02 2010-03-16 Advanced Micro Devices, Inc. Semiconductor switching device
JP5135608B2 (ja) * 2007-12-27 2013-02-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5187852B2 (ja) * 2009-03-30 2013-04-24 国立大学法人神戸大学 不良メモリセルの予知診断アーキテクチャーと予知診断方法
CN114487790B (zh) * 2022-04-06 2022-07-22 海光信息技术股份有限公司 老化监测电路、模组、方法及芯片
CN118641921A (zh) * 2023-03-13 2024-09-13 华为技术有限公司 一种芯片老化方法及装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55162257A (en) * 1979-06-05 1980-12-17 Fujitsu Ltd Semiconductor element having substrate bias generator circuit
JPS598913B2 (ja) * 1980-04-01 1984-02-28 富士通株式会社 記憶装置
US4527254A (en) * 1982-11-15 1985-07-02 International Business Machines Corporation Dynamic random access memory having separated VDD pads for improved burn-in
JPS59107493A (ja) * 1982-12-09 1984-06-21 Ricoh Co Ltd テスト回路付きｅｐｒｏｍメモリ装置
US4730279A (en) * 1985-03-30 1988-03-08 Kabushiki Kaisha Toshiba Static semiconductor memory device
JPS62114200A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体メモリ装置
JPS62136919A (ja) * 1985-12-10 1987-06-19 Mitsubishi Electric Corp ドライバ−回路
JPS62170094A (ja) * 1986-01-21 1987-07-27 Mitsubishi Electric Corp 半導体記憶回路
JPS62229600A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 不揮発性半導体記憶装置
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ
US4819212A (en) * 1986-05-31 1989-04-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with readout test circuitry
JPS6334796A (ja) * 1986-07-28 1988-02-15 Oki Electric Ind Co Ltd 半導体記憶装置
US4751679A (en) * 1986-12-22 1988-06-14 Motorola, Inc. Gate stress test of a MOS memory

Also Published As

Publication number Publication date
DE69011738D1 (de) 1994-09-29
EP0399240A2 (en) 1990-11-28
EP0399240A3 (en) 1991-07-03
KR900019039A (ko) 1990-12-22
JPH02306493A (ja) 1990-12-19
KR930004177B1 (ko) 1993-05-21
EP0399240B1 (en) 1994-08-24
DE69011738T2 (de) 1995-02-02
US5119337A (en) 1992-06-02

Similar Documents

Publication Publication Date Title
JPH07105160B2 (ja) 半導体記憶装置
US6377508B1 (en) Dynamic semiconductor memory device having excellent charge retention characteristics
KR940001251B1 (ko) 전압 제어회로
US4658156A (en) Voltage detection circuit for detecting input voltage larger in absolute value than power supply voltage
US6937074B2 (en) Power-up signal generator in semiconductor device
US5973552A (en) Power savings technique in solid state integrated circuits
KR100363142B1 (ko) 3상태논리게이트회로를갖는반도체집적회로
KR0155078B1 (ko) 강전계용의 mos 회로를 갖춘 반도체 회로
EP0461788A2 (en) Semiconductor integrated circuit device
EP1885066A2 (en) Driver circuits for integrated circuit devices that are operable to reduce gate induced drain leakage (GIDL) current in a transistor and methods of operating the same
US5946243A (en) Signal line driving circuits with active body pull-up capability for reducing boost delay
US5886942A (en) Word line driver and semiconductor device
US6441647B2 (en) Circuit for inhibiting power consumption in low voltage dynamic logic
JPH08181598A (ja) 半導体装置
JP3133673B2 (ja) 基板電圧発生回路
US6157581A (en) Semiconductor memory having a restore voltage control circuit
US5786719A (en) Mode setting circuit and mode setting apparatus used to select a particular semiconductor function
KR970001697B1 (ko) 레벨 변환 회로
US6456559B1 (en) Semiconductor integrated circuit
JPH07239348A (ja) パワーオンリセット回路及び電源電圧検出回路
US5907283A (en) Power supply voltage detecting circuit for use in semiconductor memory device
US5602792A (en) Semiconductor device having supply voltage converting circuits
US6348717B1 (en) Semiconductor integrated circuit having an improved voltage switching circuit
KR950000533B1 (ko) 데이타 출력버퍼
US5881004A (en) Burn-in stress control circuit for a semiconductor memory device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071113

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081113

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091113

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091113

Year of fee payment: 14