JPH0636592A

JPH0636592A - 半導体記憶装置

Info

Publication number: JPH0636592A
Application number: JP20957792A
Authority: JP
Inventors: Kiyoyasu Akai; 清恭赤井; Nobuyuki Kokubo; 信幸小久保
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-13
Filing date: 1992-07-13
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】冗長回路を使用してもアクセスタイムが遅れ
ることのない半導体記憶装置を得る。【構成】冗長ロウが選択されたとき、通常セルブロッ
クをディスエーベルとする信号は出力されず、冗長セル
５５と通常セル２４とがともに選択された状態となり、
かつ冗長メモリセルの面積が通常メモリセルの面積より
大きいことによって、冗長メモリセルと不良である通常
メモリセルとを二重選択状態としても冗長メモリセル５
５の正しいデータがビット線に出力される。【効果】冗長回路使用後通常セルを選択する時のアク
セスタイムが速くなり、また配線が少なくなり回路を簡
略化出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に冗長回路において冗長ロウが選択されたとき、
通常セルブロックをディスエーブルにする信号は用いず
冗長セルを通常セルより大きくすることで、不良である
通常セルと冗長セルがマルチ選択された状態でも冗長セ
ルの正しいデータが出力されるような冗長メモリセルを
備えた半導体記憶装置に関するものである。

【０００２】

【従来の技術】図４は従来の半導体記憶装置の一例を示
すブロック図である。図において、１は行アドレスデー
タ入力、２は行アドレス入力１を増幅または反転するた
めの行アドレス・バッファ、３は行アドレス入力１に与
えられた行アドレス信号を復号化するための行アドレス
・デコーダ、４は列アドレスデータ入力、５は列アドレ
ス入力４を増幅または反転するための列アドレス・バッ
ファ、６は列アドレス入力４に与えられた列アドレス信
号を復号化するための列アドレス・デコーダである。７
は情報を記憶するメモリセルがマトリクス状に配列され
たメモリセルアレイ、８はマルチプレクサ、９は小振幅
の読みだし電圧を感知増幅するセンスアンプ、１０はセ
ンスアンプ９の出力を更に半導体記憶装置の外部に取り
出すレベルまで増幅するための出力データ・バッファ、
１１は読みだしデータ出力、１２は書き込みデータ入
力、１３は書き込みデータ入力１２に与えられた信号を
増幅するための入力データ・バッファである。１４はチ
ップ選択入力、１５は読みだし／書き込み制御入力、１
６はチップ選択／非選択とデータ読みだし／書き込みモ
ードに応じてセンスアンプ９、出力データ・バッファ１
０、書き込みデータ・バッファ１３などを制御する読み
だし／書き込み制御回路である。

【０００３】図５は図４の半導体記憶装置のメモリセル
周辺部を示したものである。ここでは簡単のため２行２
列の構成のものを示している。図５において、２０ａ、
２０ｂと２１ａ、２１ｂとはそれぞれ対応するビット線
対であり、２２と２３は行アドレス・デコーダ３の出力
点に接続されたワード線、２４ａ〜２４ｂはワード線２
２、２３とビット線対２０ａ、２０ｂ，２１ａ、２１ｂ
との交点に配置されたメモリセル、２５ａ、２５ｂと２
６ａ、２６ｂは一端を電源電位１８に、他端をビット線
に接続されたビット線負荷である。２７ａ、２７ｂと２
８ａ、２８ｂは図４の列アドレス・デコーダ６の出力信
号がゲートに入力され、ドレインまたはソースがそれぞ
れビット線２０ａ、２０ｂと２１ａ、２１ｂに接続さ
れ、図４のマルチプレクサ８を構成するトランスファ・
ゲートである。９はＩ／Ｏ線対２９ａ、２９ｂの電位差
を検出するセンスアンプ、１０はセンスアンプ９の出力
を増幅する出力バッファである。

【０００４】図５のメモリセル２４には、例えば図６
(a) に示す高抵抗負荷型ＮＭＯＳメモリセルや、図６
(b) に示すＣＭＯＳ型メモリセルが用いられる。図６
(a) 、(b)において、４１ａ、４１ｂはドレインを記憶
ノード４５ａ、４６ｂに、ゲートを互いに他方のドレイ
ンに、ソースを接地に接続したＮチャネルのドライバ・
トランジスタ、４２ａ、４２ｂはドレインまたはソース
を記憶ノード４５ａ、４５ｂに、ゲートをワード線２２
または２３に、ソースまたはドレインをビット線２０
ａ，２０ｂまたは２１ａ，２１ｂに接続したＮチャネル
のアクセス・トランジスタ、４３ａ、４３ｂは一端を電
源電位１８に、他端を記憶ノード４５ａ、４５ｂに接続
した負荷抵抗、４４ａ、４４ｂはドレインを記憶ノード
４５ａ、４５ｂに、ゲートを互いに他のドレインに、ソ
ースを電源電位１８に接続したＰチャネル・トランジス
タである。

【０００５】次に動作について、図７の動作タイミング
図を参照しつつ説明する。Ａｉｎはアドレス入力、Ａｏ
ｕｔはアドレス・バッファ出力、ＷＬはワード線、Ｉ／
ＯはＩ／Ｏ線、ＳＡｏｕｔはセンスアンプ出力、Ｄｏｕ
ｔはデータ出力である。メモリモル２４ａを選択する場
合には、行アドレス入力１から選択すべきメモリセル２
４ａが位置する行に対応した行アドレス信号が入力さ
れ、メモリセル２４ａが接続されたワード線２２が選択
（例えばＨｉｇｈ）レベルになり、他のワード線２３は
非選択（例えばＬｏｗ）レベルにされる。同様にビット
線の選択も列アドレス入力４から選択すべきメモリセル
２４ａと、そのメモリセル２４ａが接続されたビット線
対２０ａ、２０ｂとが位置する列に対応した列アドレス
信号が入力され、そのビット線２０ａ、２０ｂに接続さ
れたトランスファ・ゲート２７ａ、２７ｂのみが導通す
るので、選択されたビット線２０ａ、２０ｂのみＩ／Ｏ
線対２９ａ、２９ｂに接続され、他のビット線２１ａ、
２１ｂは非選択となり、Ｉ／Ｏ線対２９ａ、２９ｂから
切り離される。

【０００６】次に選択されたメモリセル２４ａの読み出
し動作につき説明する。いまメモリセル２４ａの記憶ノ
ード４５ａがＨｉｇｈレベルであり、記憶ノード４５ｂ
がＬｏｗレベルであるとする。この時メモリセル２４ａ
の一方のドライバ・トランジスタ４１ａは非導通状態に
あり、他方のドライバ・トランジスタ４１ｂは導通状態
にある。ワード線２２がＨｉｇｈで選択された状態にあ
るから、メモリセル２４ａのアクセス・トランジスタ４
２ａ、４２ｂは共に導通状態にある。従って、Ｖｃｃ１
８→ビット線負荷２５ｂ→ビット線２０ｂ→アクセス・
トランジスタ４２ｂ→ドライバ・トランジスタ４１ｂ→
接地１９の経路に直流電流が発生する。しかもう一方の
経路である、電源Ｖｃｃ１８→ビット線負荷２５ａ→ビ
ット線２０ａ→アクセス・トランジスタ４２ａ→ドライ
バ・トランジスタ４１ａ→接地１９の経路では、ドライ
バ・トランジスタ４１ａが非導通であるので直流電流は
流れない。この時直流電流の流れない方のビット線２０
ａの電位は、ビット線負荷トランジスタ２５ａ、２５
ｂ、２６ａ、２６ｂのしきい値電圧をＶｔｈとすると、
“電源電位−Ｖｔｈ”となる。また、直流電流の流れる
方のビット線２０ａの電位は、ドライバ・トランジスタ
４１ｂ、アクセス・トランジスタ４２ｂとビット線負荷
２５ｂとの導通抵抗で抵抗分割されて、“電源電位−Ｖ
ｔｈ”からΔＶだけ電位が低下し、“電源電位−Ｖｔｈ
−ΔＶ”になる。ここでΔＶはビット線振幅と呼ばれ、
通常５０ｍＶ〜５００ｍＶ程度であり、ビット線負荷の
大きさにより調節される。このビット線振幅はトランス
ファ・ゲート２７ａ、２７ｂを介してＩ／Ｏ線２９ａ、
２９ｂに現れ、これをセンスアンプ９により増幅し、さ
らに出力バッファ１０で増幅し、データ出力１１として
読み出される。なお、読みだしの場合には、入力データ
・バッファ１３は読みだし／書き込み制御回路１６によ
りＩ／Ｏ線対２９ａ、２９ｂを駆動しないようにできて
いる。書き込みの場合には、Ｌｏｗデータを書き込む側
のビット線の電位を強制的に低電位に引き下げ、他方の
ビット線の電位を高電位に引き上げることにより書き込
みを行う。例えば、メモリセル２４ａに反転データを書
き込むには、データ入力バッファ１３により一方のＩ／
Ｏ線２９ａをＬｏｗレベルに、他方のＩ／Ｏ線２９ａを
Ｈｉｇｈレベルにし、一方のビット線２０ａをＬｏｗレ
ベルに、他方のビット線２０ａをＨｉｇｈレベルにして
書き込み動作を行う。

【０００７】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているが、該従来の半導体記憶
装置は、生産時の歩留まりを向上させるために、さらに
図８に示すような冗長回路を備えている。この冗長回
路、特に冗長Ｒｏｗメモリセル５５を使用するときは、
アドレスデータ５０がプログラム回路５１をＨｉｔする
と該プログラム回路５１からＮＥＤＲ（Normal Element
Disable Row) 信号５２が出力される。このＮＥＤＲ信
号５２は、冗長ローカルデコーダ５４に入力され冗長Ｒ
ＯＷセル５５のワード線５７を立ち上げると共に、不良
ビットのある通常ＲＯＷをディスエーブルとするためデ
コーダバッファ３に入力される。そのためデコーダバッ
ファ３以降はディスエーブル状態のままとなり、通常ロ
ーカルデコーダ５３の出力である通常ワード線は選択さ
れず、メモリセルアレイ７も選択されず、ビット線には
冗長セル５５からの正しいデータのみが出力される。

【０００８】従来の冗長ＲＯＷ回路は上記のように構成
されていたため、冗長セルをアクセスした後通常セルを
アクセスすると、冗長プログラム回路５１の出力である
ＮＥＤＲ信号が立ち下がる→デコーダ３がイネーブル状
態となる→通常ローカルデコーダ５３がイネーブル状態
となる→ワード線が選択される，という動作のシーケン
スが起こることによって、ＮＥＤＲ信号が立ち下がるま
での待ち時間だけ、通常アクセスよりアクセス時間が遅
れることになるという問題点があった。この発明は上記
のような問題点を解消するためになされたもので、冗長
回路を使用してもアクセス時間が遅れることのない半導
体記憶装置を得ることを目的としている。

【０００９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、冗長ＲＯＷを構成するセル回路を、通常セル
を非選択とするＮＥＤＲ信号を用いて選択するのではな
く、冗長セル，通常セルの両方が選択された状態とし、
このマルチセレクション状態において、冗長セル，不良
である通常セルの両データの合成出力が、冗長セルの正
しいデータと同じとなってビット線に出力されるような
冗長セル構造としたものである。

【００１０】この発明に係る半導体記憶装置は、冗長セ
ルを、通常セルより面積が大きいものとしたものであ
る。この発明に係る半導体記憶装置は、冗長セルを、通
常セルと同じ面積のものを複数設けて構成したものであ
る。

【００１１】

【作用】この発明における冗長ＲＯＷ回路の構成では、
冗長セルを通常セルより面積が大きいものとする等によ
り、マルチセレクション状態において、冗長セル，通常
セルの合成出力として、冗長セルの正しいデータと同じ
ものが出力されるようにしたので、通常セルを非選択と
する信号，及び回路を全く必要とすることがなく、冗長
回路使用時にアクセスタイムが遅れるということがな
い。また通常セルを非選択とする信号を必要としないた
め、回路構成は簡単になり配線も少なくなる。

【００１２】

【実施例】以下、この発明の実施例を図について説明す
る。実施例１．図１は、この発明の一実施例による半導体記
憶装置における冗長ＲＯＷ回路を示し、図２は図１の冗
長セル５５と通常セル２４によるビット線電位の状態を
模式的に示しており、実線は冗長メモリセルによるビッ
ト線電位を示し、上側のものが冗長セルの記憶内容が
“Ｈｉｇｈ”時の電位、下側のものが“Ｌｏｗ”時の電
位であり、破線は通常メモリセルによるビット線電位を
示し、同じく上側のものが“Ｈｉｇｈ”時、下側のもの
が“Ｌｏｗ”時の電位である。

【００１３】本実施例では、図に示しているように、冗
長メモリセル５５の面積を通常メモリセル２４の面積よ
りも大きくしている。即ち、冗長メモリセル５５のアク
セストランジスタ（図６の４２ａ，４２ｂ），ドライバ
トランジスタ（図６の４１ａ，４１ｂ）を通常メモリセ
ル２４のそれよりも４〜５倍等，レイアウト上で出来る
限り大きくしている。そして本実施例においては、冗長
ワード線５７により冗長セル５５が選択されたときも、
上記従来の構成における，通常セルブロックをディスエ
ーブルとするＮＥＤＲ信号５２のような信号は出力され
ない。かつ、この冗長セル５５が選択されたときは、こ
れに加えて通常ワード線５６のうちの、行アドレス入力
１に応じて行デコーダ３により選択された１つの通常ワ
ード線により通常セル２４のうちの１つが選択されて、
冗長セル５５と通常セル２４のマルチセレクション状態
となる。そしてこのマルチセレクション時において、不
良セルである通常セル２４のデータが“Ｈｉｇｈ”、冗
長セル５５のデータが“Ｌｏｗ”であり、これらのデー
タがビット線２０，２１に出力されたとしても、冗長セ
ル５５は通常セル２４の４〜５倍とその面積が大きいた
め、そのときのビット線電位は、図２の冗長メモリセル
の“Ｌｏｗ”データによるｂｉｔ線電位より若干上がる
だけで（図２に示す通常セルの“Ｌｏｗ”データによる
ビット線電位以上に上がることは全くない）、このｂｉ
ｔ線電位がセンスアンプによりやはり“Ｌｏｗ”として
検出されるので、該冗長セル５５のデータは反転しな
い。一方、冗長セル５５のデータが“Ｈｉｇｈ”のとき
は通常セル２４のデータが“Ｌｏｗ”であっても該“Ｈ
ｉｇｈ”のデータはビット線負荷を介して電源から直接
供給されるので、通常セルの“Ｌｏｗ”のデータにより
影響されることはほとんどなく、ｂｉｔ線から検出され
るデータは“Ｈｉｇｈ”となる。また、不良セルである
通常セル２４のデータが冗長セル５５と同一データであ
る時は、その合成された出力データは冗長セルのデータ
と同じであるため全く問題は生じない。

【００１４】このように本実施例によれば、冗長メモリ
セル５５と不良である通常メモリセル２４とを二重選択
状態としても冗長セルのアクセストランジスタ，ドライ
バトランジスタが通常セルのそれより５〜６倍と大きい
ことによって冗長セルの正しいデータがビット線に出力
されるようにしているため、冗長回路使用後の通常セル
のアクセス時にアクセスタイムが遅れるということがな
い。また通常セルを非選択とする信号を必要としないた
め、回路構成も簡単になり配線も少なくなるという効果
がある。

【００１５】実施例２．図３は本発明の第２の実施例に
よる半導体記憶装置における冗長セルのレイアウト法を
示す。

【００１６】図１の実施例１におけるように、レイアウ
ト上、大きなアクセストランジスタ及びドライバートラ
ンジスタを設ける面積がなく、一つのメモリセルでは冗
長セルのデータが通常セルのデータと合成されたとき反
転することがないようにすることが出来ない場合は、図
３のように通常セル２４と全く同じパターンの冗長セル
１〜冗長セル４（５５）を同じビット線２０，２１上に
複数並べ、これらの対応する冗長ワード線１〜冗長ワー
ド線４を同時に選択することにより、等価的に通常セル
の４〜５倍の冗長セルをレイアウトしたのと同じ構成を
得ることができる。従って本実施例においても実施例１
と同様、冗長回路使用後の通常セルのアクセス時にアク
セスタイムが遅れることがない。また通常セルを非選択
とする信号を必要とせず、回路構成が簡単になり、配線
も少なくなるという効果が得られる。

【００１７】

【発明の効果】以上のように、この発明によれば、冗長
メモリセルの構成を通常メモリセルより面積を大きく
し、あるいは複数設けることにより、冗長メモリセルと
不良である通常メモリセルとを二重選択状態としても冗
長セルの正しいデータがビット線に出力されるような冗
長メモリセル構造としたので、冗長回路を使用してもア
クセスタイムが遅れることがなく、また通常セルを非選
択とする手段を必要としないため、回路構成が簡単にな
り配線も少なくなるという効果が得られる。

【図面の簡単な説明】

【図１】この発明一実施例による半導体記憶装置におけ
る冗長ＲＯＷセルのセル構造を示す図。

【図２】図１の実施例における冗長セルと通常セルによ
るビット線電位を示す図。

【図３】この発明の第２の実施例における冗長ＲＯＷセ
ルのレイアウト方法を示す図。

【図４】従来の半導体記憶装置の一例の構成を示すブロ
ック図。

【図５】図４の半導体記憶装置のメモリセル周辺部を示
す図。

【図６】高抵抗負荷型ＮＭＯＳメモリセル（図(a))およ
びＣＭＯＳ型メモリセル (図(b))を示す図。

【図７】図4 の従来の半導体記憶装置の動作タイミング
図。

【図８】従来の半導体記憶装置における冗長ＲＯＷ回路
の模式図。

【符号の説明】

１行アドレス入力２行アドレス・バッファ３行アドレス・デコーダ４列アドレス入力５列アドレス・バッファ６列アドレス・デコーダ７メモリセルアレイ８マルチプレクサ９センスアンプ１０出力データ・バッファ１１読みだしデータ出力１２書き込みデータ入力１３入力データ・バッファ１４チップ選択入力１５読みだし／書き込み制御入力１６読みだし／書き込み制御回路１８Ｖｃｃ１９アース２０，２１，２０ａ，２０ｂ，２１ａ，２１ｂビット
線２２，２３ワード線２４，２４ａ，２４ｂ，２４ｃ，２５ｄメモリセル２５ａ，２５ｂ，２６ａ，２６ｂビット線負荷２７ａ，２７ｂ，２８ａ，２８ｂトランファ・ゲート４１ａ，４１ｂＮチャネルのドライバ・トランジスタ４２ａ，４２ｂＮチャネルのアクセス・トランジスタ４３ａ，４３ｂ負荷抵抗４４ａ，４４ｂＰＭＯＳトランジスタ５０アドレスデータ５１冗長プログラム回路５２ＮＥＤＲ信号５３通常ローカルデコーダ５４冗長ローカルデコーダ５５冗長メモリセル５６通常ワード線５７冗長ワード線

【手続補正書】

【提出日】平成４年１１月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、冗長ＲＯＷを構成するセル回路を、通常セル
を非選択とするＮＥＤＲ信号を用いて選択するのではな
く、冗長セル，通常セルの両方が選択された状態とし、
このマルチセレクション状態において、不良である通常
セルのデータが、冗長セルの正しいデータと合成されビ
ット線に出力されるような冗長セル構造としたものであ
る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】このように本実施例によれば、冗長メモリ
セル５５と不良である通常メモリセル２４とを二重選択
状態としても冗長セルのアクセストランジスタ，ドライ
バトランジスタが通常セルのそれより４〜５倍と大きい
ことによって冗長セルの正しいデータがビット線に出力
されるようにしているため、冗長回路使用後の通常セル
のアクセス時にアクセスタイムが遅れるということがな
い。また通常セルを非選択とする信号を必要としないた
め、回路構成も簡単になり配線も少なくなるという効果
がある。

Claims

【特許請求の範囲】

【請求項１】冗長回路を備えた半導体記憶装置におい
て、冗長ロウが選択されたとき、通常セルブロックをディス
エーブルとする信号が出力されず冗長セルと通常セルと
がともに選択された状態となり、かつ該両セルの両出力が合成された出力は冗長セルの出
力と論理的に同じであることを特徴とする半導体記憶装
置。
【請求項２】請求項１記載の半導体記憶装置におい
て、冗長セルは通常セルより面積が大きいことを特徴とする
半導体記憶装置。
【請求項３】請求項１記載の半導体記憶装置におい
て、冗長セルは通常セルと同じ面積のものが複数設けられて
いることを特徴とする半導体記憶装置。